JP2001274324A - 積層型半導体装置用半導体搭載用基板、半導体装置及び積層型半導体装置 - Google Patents
積層型半導体装置用半導体搭載用基板、半導体装置及び積層型半導体装置Info
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- Wire Bonding (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 半導体パッケージの小型高集積化を実現する
積層型半導体装置用半導体搭載用基板、半導体装置及び
積層型半導体装置を提供する。 【解決手段】 樹脂基板の第一面に第一の配線と凹部を
備え、第一の配線にはチップ接続部、第一の積層接続部
及び第一の層間接続部を備え、第二面には第二の積層接
続部及び第二の層間接続部を備えている半導体搭載用基
板において、チップ接続端子は凹部が形成された領域に
形成されており、第一の層間接続部は凹部が形成された
領域外に形成されており、チップ接続部と第一の層間接
続部を含む配線が第一面に沿って形成されている積層型
半導体装置用半導体搭載用基板。この基板に１つ以上の
半導体チップが搭載された半導体装置。この半導体装置
が複数個積層された積層型半導体装置。
積層型半導体装置用半導体搭載用基板、半導体装置及び
積層型半導体装置を提供する。 【解決手段】 樹脂基板の第一面に第一の配線と凹部を
備え、第一の配線にはチップ接続部、第一の積層接続部
及び第一の層間接続部を備え、第二面には第二の積層接
続部及び第二の層間接続部を備えている半導体搭載用基
板において、チップ接続端子は凹部が形成された領域に
形成されており、第一の層間接続部は凹部が形成された
領域外に形成されており、チップ接続部と第一の層間接
続部を含む配線が第一面に沿って形成されている積層型
半導体装置用半導体搭載用基板。この基板に１つ以上の
半導体チップが搭載された半導体装置。この半導体装置
が複数個積層された積層型半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、積層型半導体装置
用半導体搭載用基板、半導体装置（半導体パッケージ）
及び積層型半導体装置に関するもので、特に高密度実装
が必要な電子機器に用いられる。
用半導体搭載用基板、半導体装置（半導体パッケージ）
及び積層型半導体装置に関するもので、特に高密度実装
が必要な電子機器に用いられる。
【０００２】
【従来の技術】電子機器の小型・高性能化に伴って、半
導体装置の高密度化（小型化）が進行している。そのた
めに、ＱＦＰなどのリードフレームパッケージに代わっ
て、ＢＧＡ、ＣＳＰなどのエリアアレイ型のパッケージ
が普及してきた。最近では、フラッシュメモリーやＳＲ
ＡＭを中心に、パッケージ内にチップを積層させたスタ
ックドＣＳＰなどによって、半導体チップを３次元に積
層させることによってさらなる高集積化が図られてい
る。
導体装置の高密度化（小型化）が進行している。そのた
めに、ＱＦＰなどのリードフレームパッケージに代わっ
て、ＢＧＡ、ＣＳＰなどのエリアアレイ型のパッケージ
が普及してきた。最近では、フラッシュメモリーやＳＲ
ＡＭを中心に、パッケージ内にチップを積層させたスタ
ックドＣＳＰなどによって、半導体チップを３次元に積
層させることによってさらなる高集積化が図られてい
る。
【０００３】
【発明が解決しようとする課題】しかし、このようなパ
ッケージ内積層型の半導体パッケージでは積層できる半
導体チップ数に限界があるために高密度化に限界がある
という問題がある。また、ロジック系の半導体チップと
メモリー系などの半導体チップを混載させたパッケージ
を実現する場合には、パッケージ化したあとに行う工程
（バーンイン工程、検査工程等）が異なるために、効率
が悪かったり、実現できない場合も有るという問題があ
る。また半導体チップ単体での検査には限界があるため
に、パッケージにしてから検査する必要がある。しか
し、パッケージ内に多数個のチップを搭載してしまう
と、１つでも不良の半導体チップが混入するとパッケー
ジ全体が不良となってしまうという問題があった。一
方、パッケージの状態で積層する積層型半導体装置（パ
ッケージ）として、例えばリードフレーム型のパッケー
ジを積層したものなども提案されているが、小型化や多
端子化には対応できていない。本発明はこのような背景
のもとになされれたものであり、半導体パッケージの小
型高集積化を実現するものである。
ッケージ内積層型の半導体パッケージでは積層できる半
導体チップ数に限界があるために高密度化に限界がある
という問題がある。また、ロジック系の半導体チップと
メモリー系などの半導体チップを混載させたパッケージ
を実現する場合には、パッケージ化したあとに行う工程
（バーンイン工程、検査工程等）が異なるために、効率
が悪かったり、実現できない場合も有るという問題があ
る。また半導体チップ単体での検査には限界があるため
に、パッケージにしてから検査する必要がある。しか
し、パッケージ内に多数個のチップを搭載してしまう
と、１つでも不良の半導体チップが混入するとパッケー
ジ全体が不良となってしまうという問題があった。一
方、パッケージの状態で積層する積層型半導体装置（パ
ッケージ）として、例えばリードフレーム型のパッケー
ジを積層したものなども提案されているが、小型化や多
端子化には対応できていない。本発明はこのような背景
のもとになされれたものであり、半導体パッケージの小
型高集積化を実現するものである。
【０００４】
【課題を解決するための手段】本発明は、樹脂基板の第
一面に第一の配線と凹部を備え、第一の配線にはチップ
接続部、第一の積層接続部及び第一の層間接続部を備
え、第二面には第二の積層接続部及び第二の層間接続部
を備えている半導体搭載用基板において、チップ接続部
（端子）は凹部が形成された領域に形成されており、第
一の層間接続部は凹部が形成された領域外に形成されて
おり、チップ接続部と第一の層間接続部を含む配線が第
一面に沿って形成されていることを特徴とする積層型半
導体装置用半導体搭載基板である。また、第一面の凹部
が設けられた領域と樹脂基板を挟んで対向する位置に有
る第二面の領域が、第二面の他の箇所に対して実質的に
平面または凹部となっていると好ましい上記に記載の積
層型半導体装置用半導体搭載基板である。さらに、第一
の配線が樹脂基板内に埋めこまれていると好ましい上記
に記載の積層型半導体装置用半導体搭載基板である。本
発明は、上記のいずれかに記載の積層型半導体装置用半
導体搭載基板に少なくとも１つ以上の半導体チップが搭
載されており、チップ接続部と半導体チップ端子が電気
的に結線されている積層型半導体装置に用いる半導体装
置である。さらに、本発明は、上記の半導体装置が複数
個積層されており、上記の半導体装置の第一面に設けら
れた第一の積層接続部と上記の別の半導体装置の第二面
に設けられた第二の積層接続部が電気的に接続されてい
る積層型半導体装置である。
一面に第一の配線と凹部を備え、第一の配線にはチップ
接続部、第一の積層接続部及び第一の層間接続部を備
え、第二面には第二の積層接続部及び第二の層間接続部
を備えている半導体搭載用基板において、チップ接続部
（端子）は凹部が形成された領域に形成されており、第
一の層間接続部は凹部が形成された領域外に形成されて
おり、チップ接続部と第一の層間接続部を含む配線が第
一面に沿って形成されていることを特徴とする積層型半
導体装置用半導体搭載基板である。また、第一面の凹部
が設けられた領域と樹脂基板を挟んで対向する位置に有
る第二面の領域が、第二面の他の箇所に対して実質的に
平面または凹部となっていると好ましい上記に記載の積
層型半導体装置用半導体搭載基板である。さらに、第一
の配線が樹脂基板内に埋めこまれていると好ましい上記
に記載の積層型半導体装置用半導体搭載基板である。本
発明は、上記のいずれかに記載の積層型半導体装置用半
導体搭載基板に少なくとも１つ以上の半導体チップが搭
載されており、チップ接続部と半導体チップ端子が電気
的に結線されている積層型半導体装置に用いる半導体装
置である。さらに、本発明は、上記の半導体装置が複数
個積層されており、上記の半導体装置の第一面に設けら
れた第一の積層接続部と上記の別の半導体装置の第二面
に設けられた第二の積層接続部が電気的に接続されてい
る積層型半導体装置である。
【０００５】
【発明の実施の形態】本発明の実施の形態を図面を用い
て説明する。本発明の積層型半導体装置に用いる積層型
半導体装置用半導体搭載基板の第一の実施形態について
図１を用いて説明する。図１は第一の実施形態を説明す
る断面図である。樹脂基板１の第一面８に凹部２と、チ
ップ接続部３及び第一の層間接続部４を含む第一の配線
５が形成されている。樹脂基板１としては、エポキシ樹
脂やポリイミド樹脂などを主成分としたものが用いら
れ、これらの樹脂とガラスクロスや無機もしくは有機フ
ィラーと樹脂による複合材料なども含んでいる。樹脂基
板１の厚みは特に制限ないが、例えば５〜５００μｍの
範囲のものが用いられる。第一の配線５は、銅に必要に
応じてニッケル、パラジウム、半田、錫などの表面めっ
きをしたものが通常用いられるが、必要な電気特性を満
たせば、特に材料を限定しない。第二面９には第二の層
間接続部７５及び第二の積層接続部６が形成されてい
る。本形態では、第二の層間接続部７５と第二の積層接
続部６は同一の箇所に形成されている例を示すが、これ
らは必ずしも同一箇所にある必要はない。その場合に
は、必要に応じて両者は配線で電気的に結線されていて
もよい。第二の積層接続部６は第二面９中で突起状に飛
び出している方が好ましいが、特に制限するものではな
い。また、第二の積層接続部（端子）６の表面には必要
に応じてニッケル、金、はんだなどの表面処理が施され
る。表面処理の形成方法には無電解めっき、電解めっ
き、印刷形成、搭載法などが用いられる。第一の層間接
続部４と第二の層間接続部７５間は導電性材料による層
間接続部７が形成されている。層間接続部には銅、ニッ
ケル、金などの金属や樹脂中にニッケル、銀などの金属
が分散されたいわゆる導電性樹脂が用いられる。金属は
例えば無電解もしくは電解めっきにより形成される。導
電樹脂は主に印刷法によって形成される。
て説明する。本発明の積層型半導体装置に用いる積層型
半導体装置用半導体搭載基板の第一の実施形態について
図１を用いて説明する。図１は第一の実施形態を説明す
る断面図である。樹脂基板１の第一面８に凹部２と、チ
ップ接続部３及び第一の層間接続部４を含む第一の配線
５が形成されている。樹脂基板１としては、エポキシ樹
脂やポリイミド樹脂などを主成分としたものが用いら
れ、これらの樹脂とガラスクロスや無機もしくは有機フ
ィラーと樹脂による複合材料なども含んでいる。樹脂基
板１の厚みは特に制限ないが、例えば５〜５００μｍの
範囲のものが用いられる。第一の配線５は、銅に必要に
応じてニッケル、パラジウム、半田、錫などの表面めっ
きをしたものが通常用いられるが、必要な電気特性を満
たせば、特に材料を限定しない。第二面９には第二の層
間接続部７５及び第二の積層接続部６が形成されてい
る。本形態では、第二の層間接続部７５と第二の積層接
続部６は同一の箇所に形成されている例を示すが、これ
らは必ずしも同一箇所にある必要はない。その場合に
は、必要に応じて両者は配線で電気的に結線されていて
もよい。第二の積層接続部６は第二面９中で突起状に飛
び出している方が好ましいが、特に制限するものではな
い。また、第二の積層接続部（端子）６の表面には必要
に応じてニッケル、金、はんだなどの表面処理が施され
る。表面処理の形成方法には無電解めっき、電解めっ
き、印刷形成、搭載法などが用いられる。第一の層間接
続部４と第二の層間接続部７５間は導電性材料による層
間接続部７が形成されている。層間接続部には銅、ニッ
ケル、金などの金属や樹脂中にニッケル、銀などの金属
が分散されたいわゆる導電性樹脂が用いられる。金属は
例えば無電解もしくは電解めっきにより形成される。導
電樹脂は主に印刷法によって形成される。
【０００６】図２を用いて本発明の第二の実施の形態の
積層型半導体装置に用いる半導体装置について説明す
る。図２は第二の実施の形態を説明する断面図である。
第一の実施の形態の半導体搭載基板１３の凹部２が形成
された箇所に半導体チップ１０が搭載されており、半導
体チップ端子１１とチップ接続部３が接続されている。
本例ではフィルム１２を用いたフリップチップ接続の例
を示している。フィルム１２としては、エポキシ樹脂等
を主成分とする樹脂中に必要に応じて金属微粒子を分散
させてなる接着フィルムなどが用いられる。半導体チッ
プ１０を半導体搭載基板１３に圧着することで半導体チ
ップ端子１１と半導体搭載基板１３のチップ接続部３が
接続するとともに、半導体チップ１０が基板上に接着す
る。この時、半導体チップ端子１１または半導体搭載基
板１３のチップ接続部３には必要に応じて金属突起が設
けられる。他の方法としてC４と呼ばれる、半田ボール
を用い、半田を溶融させて接続させる方法もある。この
場合、例えば後の工程で共晶半田接続を用いる場合は、
通常の共晶半田より融点の高い半田を用いることが望ま
しい。また、必要に応じて半導体チップ１０と半導体搭
載基板１３の間にアンダーフィルと呼ばれる樹脂を挿入
する。
積層型半導体装置に用いる半導体装置について説明す
る。図２は第二の実施の形態を説明する断面図である。
第一の実施の形態の半導体搭載基板１３の凹部２が形成
された箇所に半導体チップ１０が搭載されており、半導
体チップ端子１１とチップ接続部３が接続されている。
本例ではフィルム１２を用いたフリップチップ接続の例
を示している。フィルム１２としては、エポキシ樹脂等
を主成分とする樹脂中に必要に応じて金属微粒子を分散
させてなる接着フィルムなどが用いられる。半導体チッ
プ１０を半導体搭載基板１３に圧着することで半導体チ
ップ端子１１と半導体搭載基板１３のチップ接続部３が
接続するとともに、半導体チップ１０が基板上に接着す
る。この時、半導体チップ端子１１または半導体搭載基
板１３のチップ接続部３には必要に応じて金属突起が設
けられる。他の方法としてC４と呼ばれる、半田ボール
を用い、半田を溶融させて接続させる方法もある。この
場合、例えば後の工程で共晶半田接続を用いる場合は、
通常の共晶半田より融点の高い半田を用いることが望ま
しい。また、必要に応じて半導体チップ１０と半導体搭
載基板１３の間にアンダーフィルと呼ばれる樹脂を挿入
する。
【０００７】図３を用いて本発明の第三の実施の形態の
積層型半導体装置について説明する。本実施の形態の積
層型半導体装置は、第二の実施の形態と同様な構造を備
える第一の半導体装置１４と同じく第二の半導体装置１
５とが接着フィルム１６を介して積層されている。第一
の半導体装置１４の第一面に設けられた第一の積層接続
部（端子）１７と、第二の半導体装置１５に設けられた
第二の積層接続部（端子）１８は電気的に結線されてい
る。このような積層型半導体装置の製造方法の一例とし
ては、第一の半導体装置及び第二の半導体装置を準備し
ておき、Bステージ状態の熱硬化性接着フィルムをこれ
らの半導体装置の装置間に載置した状態で加熱圧着する
ことにより、積層用接続部（端子）同士を接続するとも
に、接着フィルムを硬化させることにより半導体装置同
士を固着させる方法などがある。この時に積層用接続部
（端子）の少なくとも一方が突起となっていることが望
ましい。第一の半導体装置には、さらに外部接続端子１
９に半田ボール６７が形成されている。
積層型半導体装置について説明する。本実施の形態の積
層型半導体装置は、第二の実施の形態と同様な構造を備
える第一の半導体装置１４と同じく第二の半導体装置１
５とが接着フィルム１６を介して積層されている。第一
の半導体装置１４の第一面に設けられた第一の積層接続
部（端子）１７と、第二の半導体装置１５に設けられた
第二の積層接続部（端子）１８は電気的に結線されてい
る。このような積層型半導体装置の製造方法の一例とし
ては、第一の半導体装置及び第二の半導体装置を準備し
ておき、Bステージ状態の熱硬化性接着フィルムをこれ
らの半導体装置の装置間に載置した状態で加熱圧着する
ことにより、積層用接続部（端子）同士を接続するとも
に、接着フィルムを硬化させることにより半導体装置同
士を固着させる方法などがある。この時に積層用接続部
（端子）の少なくとも一方が突起となっていることが望
ましい。第一の半導体装置には、さらに外部接続端子１
９に半田ボール６７が形成されている。
【０００８】図４を用いて、本発明の第四の実施の形態
である積層型半導体装置用半導体搭載基板を説明する。
樹脂基板２１の第一面２２に凹部２３、チップ接続部２
４及び第一の層間接続部２５を含む配線２６が形成され
ている。第二面２７には第二の層間接続部２８及び第二
の積層接続部２９が設けられている。第一の層間接続部
２５と第二の層間接続部２８を連結する層間接続穴３０
が設けられ、第一の層間接続部２５から層間接続穴３０
の中途まで導電物質３２が充填されている。第一面２２
の凹部２３が形成されている領域には、第二面２７に至
る開口部７１が形成されている。第二面２７には、この
開口部７１の少なくとも一部を閉口するように薄い樹脂
フィルム(厚み：１０〜５０μｍ程度)等によるサポート
材３１が形成されている。このサポート材３１の第一面
側にチップ搭載部７２がある。第一面２２には、ソルダ
ーマスク７６が形成されており、その一部を開口して第
一の積層接続部（端子）７７が設けられている。
である積層型半導体装置用半導体搭載基板を説明する。
樹脂基板２１の第一面２２に凹部２３、チップ接続部２
４及び第一の層間接続部２５を含む配線２６が形成され
ている。第二面２７には第二の層間接続部２８及び第二
の積層接続部２９が設けられている。第一の層間接続部
２５と第二の層間接続部２８を連結する層間接続穴３０
が設けられ、第一の層間接続部２５から層間接続穴３０
の中途まで導電物質３２が充填されている。第一面２２
の凹部２３が形成されている領域には、第二面２７に至
る開口部７１が形成されている。第二面２７には、この
開口部７１の少なくとも一部を閉口するように薄い樹脂
フィルム(厚み：１０〜５０μｍ程度)等によるサポート
材３１が形成されている。このサポート材３１の第一面
側にチップ搭載部７２がある。第一面２２には、ソルダ
ーマスク７６が形成されており、その一部を開口して第
一の積層接続部（端子）７７が設けられている。
【０００９】図５を用いて、本発明の第五の実施の形態
である積層型半導体装置に用いる半導体装置を説明す
る。第四の実施の形態の積層型半導体装置用半導体搭載
基板に加えて、半導体チップ３３がチップ搭載部７２に
搭載されている。チップ端子３４とチップ接続部２４は
金線３５などによるワイヤーボンド接続により接続され
ている。チップ端子３４及びその周囲等に半導体用の封
止樹脂７３が形成されている。さらに第二の積層接続部
（端子）２９に半田ボール３６が形成されており、層間
接続穴に形成された導電物質３２を介して、第一の層間
接続部２５と第二の層間接続部２８が接続されている。
本半導体装置では、サポート材３１は必ずしも必要な
い。
である積層型半導体装置に用いる半導体装置を説明す
る。第四の実施の形態の積層型半導体装置用半導体搭載
基板に加えて、半導体チップ３３がチップ搭載部７２に
搭載されている。チップ端子３４とチップ接続部２４は
金線３５などによるワイヤーボンド接続により接続され
ている。チップ端子３４及びその周囲等に半導体用の封
止樹脂７３が形成されている。さらに第二の積層接続部
（端子）２９に半田ボール３６が形成されており、層間
接続穴に形成された導電物質３２を介して、第一の層間
接続部２５と第二の層間接続部２８が接続されている。
本半導体装置では、サポート材３１は必ずしも必要な
い。
【００１０】図６を用いて、本発明の第六の実施の形態
である積層型半導体装置を説明する。第五の実施の形態
の半導体装置３７、３８、３９が積層した構造を備えて
いる。ここで、ある半導体装置の第一の積層接続部（端
子）と隣接する第二の積層接続部（端子）同士を接続し
た構造を備えている。本形態では半導体装置３個の例を
示すが、２個以上であれば何個でも可能である。
である積層型半導体装置を説明する。第五の実施の形態
の半導体装置３７、３８、３９が積層した構造を備えて
いる。ここで、ある半導体装置の第一の積層接続部（端
子）と隣接する第二の積層接続部（端子）同士を接続し
た構造を備えている。本形態では半導体装置３個の例を
示すが、２個以上であれば何個でも可能である。
【００１１】
【実施例】本発明の一実施例について説明する。図７〜
図9は、本発明の積層型半導体装置用半導体搭載基板及
び積層型半導体装置に用いる半導体装置の一実施例の製
造工程を説明する断面図である。まず、銅からなるキャ
リア層４１（厚み：3５μｍ）、ニッケルからなるバリ
ア層４２（厚み：０．５μｍ）及び銅からなる配線層４
３（厚み：５μｍ）の３層構成からなる転写用金属箔４
４を用意する（図７（ａ））。この転写用金属箔の構成
としては、少なくともキャリア層と配線層を有していれ
ば良く、キャリア層と配線層が同種の金属からなる場合
は、異種の金属からなるバリア層を層間に設ける。な
お、キャリア層及びバリア層は後の工程で順次選択的に
エッチング除去可能な構成及びエッチング液、エッチン
グ条件を選択する必要がある。
図9は、本発明の積層型半導体装置用半導体搭載基板及
び積層型半導体装置に用いる半導体装置の一実施例の製
造工程を説明する断面図である。まず、銅からなるキャ
リア層４１（厚み：3５μｍ）、ニッケルからなるバリ
ア層４２（厚み：０．５μｍ）及び銅からなる配線層４
３（厚み：５μｍ）の３層構成からなる転写用金属箔４
４を用意する（図７（ａ））。この転写用金属箔の構成
としては、少なくともキャリア層と配線層を有していれ
ば良く、キャリア層と配線層が同種の金属からなる場合
は、異種の金属からなるバリア層を層間に設ける。な
お、キャリア層及びバリア層は後の工程で順次選択的に
エッチング除去可能な構成及びエッチング液、エッチン
グ条件を選択する必要がある。
【００１２】次に配線層４３を、通常のフォトレジスト
法によりレジストパターンを形成しエッチングして配線
４５を形成し、配線付き銅箔４６を作製した（図7
（ｂ））。エッチング液は、ニッケルをエッチングせず
銅をエッチングする選択性が必要である。プリント板業
界で一般的に用いられているアルカリエッッチング液が
好適である。厚さ３５μｍのキャリア層４１はエッチン
グされないようレジストで保護した。本例で配線形成に
用いたレジストは、感光性のドライフィルムレジスト
（日立化成工業株式会社製商品名：フォテックＮＨ６４
０）である。レジストラミネート条件はロール圧力０．
２０ＭＰａ（２．０ｋｇｆ／ｃｍ2）、ロール温度１０
０℃、送り速度１．０ｍ／分とした。露光は平行露光機
（オーク株式会社製商品名、ＥＸＭ−１６００−Ａ）を
使用し、露光量８０ｍＪ／ｃｍ2で行った。現像は、炭
酸ナトリウム水溶液（濃度：１．０ｗｔ％、液温度：２
８℃）を使用し、スプレー圧０．１５ＭＰａ（１．５ｋ
ｇｆ／ｃｍ2）で行った。エッチング液として、アルカ
リエッチング液（メルテックス社製商品名、Ａプロセ
ス）を用いた。液温度４０℃、スプレー圧０．１２ＭＰ
ａ（１．２ｋｇｆ／ｃｍ2）で行い、図7（ｂ）に示す配
線付き銅箔４６を得た。
法によりレジストパターンを形成しエッチングして配線
４５を形成し、配線付き銅箔４６を作製した（図7
（ｂ））。エッチング液は、ニッケルをエッチングせず
銅をエッチングする選択性が必要である。プリント板業
界で一般的に用いられているアルカリエッッチング液が
好適である。厚さ３５μｍのキャリア層４１はエッチン
グされないようレジストで保護した。本例で配線形成に
用いたレジストは、感光性のドライフィルムレジスト
（日立化成工業株式会社製商品名：フォテックＮＨ６４
０）である。レジストラミネート条件はロール圧力０．
２０ＭＰａ（２．０ｋｇｆ／ｃｍ2）、ロール温度１０
０℃、送り速度１．０ｍ／分とした。露光は平行露光機
（オーク株式会社製商品名、ＥＸＭ−１６００−Ａ）を
使用し、露光量８０ｍＪ／ｃｍ2で行った。現像は、炭
酸ナトリウム水溶液（濃度：１．０ｗｔ％、液温度：２
８℃）を使用し、スプレー圧０．１５ＭＰａ（１．５ｋ
ｇｆ／ｃｍ2）で行った。エッチング液として、アルカ
リエッチング液（メルテックス社製商品名、Ａプロセ
ス）を用いた。液温度４０℃、スプレー圧０．１２ＭＰ
ａ（１．２ｋｇｆ／ｃｍ2）で行い、図7（ｂ）に示す配
線付き銅箔４６を得た。
【００１３】図7（ｃ）に示すように、プレス上型４７
とプレス下型４８との間に上から、クッション用の複数
のアルミ箔４９、配線付き銅箔４６、複数のガラス布プ
リプレグ５０、および銅箔５１、複数のアルミ箔５２を
配置し、温度１８０°Ｃ、圧力２．５ＭＰａ（２５ｋｇ
／ｃｍ2）で２時間加熱加圧した。プレス上型４７の突
起部４７ａはその断面が台形形状をしており、その高さ
は０.１ｍｍで、その側面の勾配角度は４５度のものを
用いた。クッション用のアルミ箔４９、５２としては、
厚さ２５μｍのものを各々２枚用いた。ガラス布プリプ
レグ５０は、ガラス布に耐熱エポキシ樹脂を含浸した
（日立化成工業株式会社製商品名、ＧＥＡ―６７９、厚
み０．１ｍｍ）ものを２枚用い、凹部が形成しやすいよ
うに凸付き金型（プレス上型４７）に近い方のプリプレ
グに突起部に合わせて開口部７４を設けた。これらプリ
プレグの枚数、金型の形状などは、所望の厚みなどによ
って変更可能である。以上のような方法によって、厚さ
０．２ｍｍの樹脂基板の第一面５４に深さ約０.１ｍｍ
の凹部５５を有し、凹部５５を含む第一面に連続的に第
一の配線４５を形成した（図7（ｄ））。次に、第二面
５６側の銅箔５１だけをエッチング除去した（図８
（ｅ））。このとき、第一面５４側には保護用のドライ
フィルムレジストを形成しておき、エッチング後に剥離
した。次に、層間接続となる個所に、第二面５６側から
炭酸ガスレーザを用いて、樹脂基板５３に層間接続用穴
５７（直径：０．３ｍｍ）を形成し、プリント配線板の
標準的工程である過マンガン酸溶液によるデスミア処理
を行った（図8（ｆ））。次に前述のアルカリエッチン
グ液を用いて、キャリア層４１をエッチング除去した
（図８（ｇ））。この時に第二面５６側には保護用のド
ライフィルムレジストを配置し、エッチング後にこのレ
ジストは除去する。次に、第一面５４の一部を除いてド
ライフィルムで保護し、その一部を電極にして層間接続
穴を電解銅めっきによって層間接続ピラー５８を形成し
た後、ドライフィルムを剥離した（図8（ｈ））。この
とき、全ての層間接続ピラー５８が第二面５６に達して
マッシュルーム状に突起させるようにした。次にバリア
層４２をエッチング除去し（図８（ｉ））、第二面５６
のマッシュルーム状に突起となった層間接続ピラー５８
を研磨により樹脂基板５３の第二面５６の高さまで研磨
した（図９（ｉ））。この研磨したピラーの先端が第二
の層間接続部７６及び第二の積層接続部６６となる。次
に第一面５４の一部にソルダーレジスト（ソルダーマス
ク）７８を形成し、露出した配線部などにニッケル／金
めっき（不図示、厚みは５μｍ／１μｍ）を施した（図
９（ｋ））。このとき、ソルダーレジスト７８の開口部
を設け、この一部が第一の積層接続部（端子）６０とし
た。このソルダーレジスト７８は、積層接続部端子を半
田で接続する際の半田の流れ止めとなる。以上のような
工程により、本発明の積層型半導体装置用半導体搭載基
板を作製した。次に異方導電性フィルム６１（日立化成
工業株式会社製商品名、フリップタック）を凹部５５の
チップ搭載部に仮接着した（図９（ｌ））。仮接着条件
はチップ加熱温度９０℃、１．１９ＭＰａ（１２．１ｋ
ｇｆ／ｃｍ2）、圧着及び加熱時間５秒とした。次に、
チップ端子６３に金ボール６４（高さ、４０μｍ）が設
けてある半導体チップ６２（端子数、１８４端子）を用
いて、金ボール６４を半導体搭載基板のチップ接続部８
０に対向させて圧着することにより、対応するチップ端
子６３とチップ接続部８０を接続した（図９（ｍ））。
圧着の条件は、チップ加熱温度１８５度、圧力１．８０
ＭＰａ（１８．４ｋｇｆ／ｃｍ2）、加熱圧着時間２０
秒とした。次に第二面５６の第二の積層接続部６６に半
田（共晶半田）ボール８１をフラックスを介して載置し
た後に窒素リフロー装置で半田を溶融させて搭載した
（図９（ｎ））。以上のような方法によって、本発明の
積層型半導体装置に用いる半導体装置を作製した。次に
同様な多数の半導体装置６８、６９，７０を用意してお
いて、図１０に示すように半田ボール８１をリフロー炉
で溶融させることによって、これらの半導体装置を積層
するとともに、半導体装置の積層接続部の積層接続端子
同士を接続した。ここで、リフロー温度は２４５℃、１
０秒間とした。本実施例では半田として共晶半田を用い
たが、必要に応じて高温半田を用いてもよい。
とプレス下型４８との間に上から、クッション用の複数
のアルミ箔４９、配線付き銅箔４６、複数のガラス布プ
リプレグ５０、および銅箔５１、複数のアルミ箔５２を
配置し、温度１８０°Ｃ、圧力２．５ＭＰａ（２５ｋｇ
／ｃｍ2）で２時間加熱加圧した。プレス上型４７の突
起部４７ａはその断面が台形形状をしており、その高さ
は０.１ｍｍで、その側面の勾配角度は４５度のものを
用いた。クッション用のアルミ箔４９、５２としては、
厚さ２５μｍのものを各々２枚用いた。ガラス布プリプ
レグ５０は、ガラス布に耐熱エポキシ樹脂を含浸した
（日立化成工業株式会社製商品名、ＧＥＡ―６７９、厚
み０．１ｍｍ）ものを２枚用い、凹部が形成しやすいよ
うに凸付き金型（プレス上型４７）に近い方のプリプレ
グに突起部に合わせて開口部７４を設けた。これらプリ
プレグの枚数、金型の形状などは、所望の厚みなどによ
って変更可能である。以上のような方法によって、厚さ
０．２ｍｍの樹脂基板の第一面５４に深さ約０.１ｍｍ
の凹部５５を有し、凹部５５を含む第一面に連続的に第
一の配線４５を形成した（図7（ｄ））。次に、第二面
５６側の銅箔５１だけをエッチング除去した（図８
（ｅ））。このとき、第一面５４側には保護用のドライ
フィルムレジストを形成しておき、エッチング後に剥離
した。次に、層間接続となる個所に、第二面５６側から
炭酸ガスレーザを用いて、樹脂基板５３に層間接続用穴
５７（直径：０．３ｍｍ）を形成し、プリント配線板の
標準的工程である過マンガン酸溶液によるデスミア処理
を行った（図8（ｆ））。次に前述のアルカリエッチン
グ液を用いて、キャリア層４１をエッチング除去した
（図８（ｇ））。この時に第二面５６側には保護用のド
ライフィルムレジストを配置し、エッチング後にこのレ
ジストは除去する。次に、第一面５４の一部を除いてド
ライフィルムで保護し、その一部を電極にして層間接続
穴を電解銅めっきによって層間接続ピラー５８を形成し
た後、ドライフィルムを剥離した（図8（ｈ））。この
とき、全ての層間接続ピラー５８が第二面５６に達して
マッシュルーム状に突起させるようにした。次にバリア
層４２をエッチング除去し（図８（ｉ））、第二面５６
のマッシュルーム状に突起となった層間接続ピラー５８
を研磨により樹脂基板５３の第二面５６の高さまで研磨
した（図９（ｉ））。この研磨したピラーの先端が第二
の層間接続部７６及び第二の積層接続部６６となる。次
に第一面５４の一部にソルダーレジスト（ソルダーマス
ク）７８を形成し、露出した配線部などにニッケル／金
めっき（不図示、厚みは５μｍ／１μｍ）を施した（図
９（ｋ））。このとき、ソルダーレジスト７８の開口部
を設け、この一部が第一の積層接続部（端子）６０とし
た。このソルダーレジスト７８は、積層接続部端子を半
田で接続する際の半田の流れ止めとなる。以上のような
工程により、本発明の積層型半導体装置用半導体搭載基
板を作製した。次に異方導電性フィルム６１（日立化成
工業株式会社製商品名、フリップタック）を凹部５５の
チップ搭載部に仮接着した（図９（ｌ））。仮接着条件
はチップ加熱温度９０℃、１．１９ＭＰａ（１２．１ｋ
ｇｆ／ｃｍ2）、圧着及び加熱時間５秒とした。次に、
チップ端子６３に金ボール６４（高さ、４０μｍ）が設
けてある半導体チップ６２（端子数、１８４端子）を用
いて、金ボール６４を半導体搭載基板のチップ接続部８
０に対向させて圧着することにより、対応するチップ端
子６３とチップ接続部８０を接続した（図９（ｍ））。
圧着の条件は、チップ加熱温度１８５度、圧力１．８０
ＭＰａ（１８．４ｋｇｆ／ｃｍ2）、加熱圧着時間２０
秒とした。次に第二面５６の第二の積層接続部６６に半
田（共晶半田）ボール８１をフラックスを介して載置し
た後に窒素リフロー装置で半田を溶融させて搭載した
（図９（ｎ））。以上のような方法によって、本発明の
積層型半導体装置に用いる半導体装置を作製した。次に
同様な多数の半導体装置６８、６９，７０を用意してお
いて、図１０に示すように半田ボール８１をリフロー炉
で溶融させることによって、これらの半導体装置を積層
するとともに、半導体装置の積層接続部の積層接続端子
同士を接続した。ここで、リフロー温度は２４５℃、１
０秒間とした。本実施例では半田として共晶半田を用い
たが、必要に応じて高温半田を用いてもよい。
【００１４】
【発明の効果】本発明のようにパッケージを積層する構
造とすることにより、積層するパッケージの数に制約も
なく、より高密度化が可能となる。また、パッケージ単
位での検査も可能になるために積層型半導体装置の歩留
まりを上げることが可能になり、種類の異なる半導体チ
ップの積層が可能となる。凹部内にチップ接続部を設け
ることによって、チップや封止材などの少なくとも一部
を凹部内に収納することが可能となり、積層型半導体装
置の薄型化を実現する。フリップチップ法による実装も
可能であるために、多ピン化にも容易に対応でき、より
一層の薄型化も実現する。チップ接続部と積層接続部及
び層間接続部等を接続する配線が樹脂基板の基板表面に
沿って形成されているために、通常のビアホールやスル
ーホールを用いて接続する方法に比べて接続信頼性が上
がる。簡易な工程で製造可能であり、歩留まりは上昇
し、製造コストの低減や納期の短縮が可能となる。ま
た、配線が樹脂内に埋めこまれた構造にすることによっ
て、配線が微細化でき高密度な配線形成が可能となり、
微細化しても樹脂との密着性が上昇し、さらに配線の接
続信頼性が良くなる。微細な配線を予め形成しておいて
樹脂基板に転写する方法を用いているために、基板表面
の凹部にも微細配線が容易に形成でき、積層接続部の狭
ピッチ化に対応できるとともに、多ピン化に対応可能で
ある。
造とすることにより、積層するパッケージの数に制約も
なく、より高密度化が可能となる。また、パッケージ単
位での検査も可能になるために積層型半導体装置の歩留
まりを上げることが可能になり、種類の異なる半導体チ
ップの積層が可能となる。凹部内にチップ接続部を設け
ることによって、チップや封止材などの少なくとも一部
を凹部内に収納することが可能となり、積層型半導体装
置の薄型化を実現する。フリップチップ法による実装も
可能であるために、多ピン化にも容易に対応でき、より
一層の薄型化も実現する。チップ接続部と積層接続部及
び層間接続部等を接続する配線が樹脂基板の基板表面に
沿って形成されているために、通常のビアホールやスル
ーホールを用いて接続する方法に比べて接続信頼性が上
がる。簡易な工程で製造可能であり、歩留まりは上昇
し、製造コストの低減や納期の短縮が可能となる。ま
た、配線が樹脂内に埋めこまれた構造にすることによっ
て、配線が微細化でき高密度な配線形成が可能となり、
微細化しても樹脂との密着性が上昇し、さらに配線の接
続信頼性が良くなる。微細な配線を予め形成しておいて
樹脂基板に転写する方法を用いているために、基板表面
の凹部にも微細配線が容易に形成でき、積層接続部の狭
ピッチ化に対応できるとともに、多ピン化に対応可能で
ある。
【図１】 図１は、本発明の積層型半導体装置に用いら
れる半導体搭載基板の一実施の形態を説明する断面図で
ある。
れる半導体搭載基板の一実施の形態を説明する断面図で
ある。
【図２】 図２は、本発明の積層型半導体装置に用いら
れる半導体装置の一実施の形態を説明する断面図であ
る。
れる半導体装置の一実施の形態を説明する断面図であ
る。
【図３】 図３は、本発明の積層型半導体装置の一実施
の形態を説明する断面図である。
の形態を説明する断面図である。
【図４】 図４は、本発明の積層型半導体装置に用いら
れる半導体搭載基板の一実施の形態を説明する断面図で
ある。
れる半導体搭載基板の一実施の形態を説明する断面図で
ある。
【図５】 図５は、本発明の積層型半導体装置に用いら
れる半導体装置の一実施の形態を説明する断面図であ
る。
れる半導体装置の一実施の形態を説明する断面図であ
る。
【図６】 図６は、本発明の積層型半導体装置の一実施
の形態を説明する断面図である。
の形態を説明する断面図である。
【図７】 図7（ａ）〜（ｄ）は本発明の積層型半導体
装置用半導体搭載基板の製造工程の一実施例を説明する
断面図である。
装置用半導体搭載基板の製造工程の一実施例を説明する
断面図である。
【図８】 図８（ｅ）〜（ｉ）は本発明の積層型半導体
装置用半導体搭載基板の製造工程の一実施例を説明する
断面図である。
装置用半導体搭載基板の製造工程の一実施例を説明する
断面図である。
【図９】 図９（ｊ）〜（ｎ）は本発明の積層型半導体
装置用半導体搭載基板及び積層型半導体装置に用いる半
導体装置の製造工程の一実施例を説明する断面図であ
る。
装置用半導体搭載基板及び積層型半導体装置に用いる半
導体装置の製造工程の一実施例を説明する断面図であ
る。
【図１０】 図１０は本発明の積層型半導体装置の一実
施例を説明する断面図である。
施例を説明する断面図である。
１，２１，５３：樹脂基板 ２，２３，５５：凹部 ３，２４：チップ接続部 ４，２５，７９：第一の層間接続部 ５，４５：第一の配線 ６，１８：第二の積層接続部 ７：層間接続部 ８，２２，５４：第一面 ９，２７，５６：第二面 １０，３３，６２：半導体チップ １１：半導体チップ端子 １２：フィルム １３：半導体搭載基板 １４：第一の半導体装置 １５：第二の半導体装置 １６：接着フィルム １７，６０，７７：第一の積層接続部（端子） １９：外部接続端子 ２６：配線 ２８，７５，７６：第二の層間接続部 ２９，６６：第二の積層接続部 ３０：層間接続穴 ３１：サポート材 ３２：導電物質 ３４：チップ端子 ３５：金線 ３６，６７，８１：半田ボール ３７，３８，３９：半導体装置 ４１：キャリア層 ４２：バリア層 ４３：配線層 ４４：転写用金属箔 ４６：配線付き銅箔 ４７：プレス上型 ４７ａ：突起部 ４８：プレス下型 ４９，５２：アルミ箔 ５０：ガラス布プリプレグ ５１：銅箔 ５７：層間接続用穴 ５８：層間接続ピラー ５９，７６，７８：ソルダーレジスト（マスク） ６１：異方導電性フィルム ６３：チップ端子 ６４：金ボール ６８，６９，７０：半導体装置 ７１：開口部 ７２：チップ搭載部 ７３：封止樹脂 ７４：開口部 ８０：チップ接続部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｋ 3/46 Ｆターム(参考） 5E346 AA42 AA43 CC32 CC37 CC38 DD25 DD45 FF15 FF33 FF34 FF37 FF45 GG15 GG17 GG19 GG28 HH07 HH31 5F044 KK07 RR03
Claims (5)
- 【請求項１】 樹脂基板の第一面に第一の配線と凹部を
備え、第一の配線にはチップ接続部、第一の積層接続部
及び第一の層間接続部を備え、第二面には第二の積層接
続部及び第二の層間接続部を備えている半導体搭載用基
板において、チップ接続端子は凹部が形成された領域に
形成されており、第一の層間接続部は凹部が形成された
領域外に形成されており、チップ接続部と第一の層間接
続部を含む配線が第一面に沿って形成されていることを
特徴とする積層型半導体装置用半導体搭載用基板。 - 【請求項２】 第一面の凹部が設けられた領域と樹脂基
板を挟んで対向する位置に有る第二面の領域が、第二面
の他の箇所に対して実質的に平面または凹部となってい
ることを特徴とする請求項１に記載の積層型半導体装置
用半導体搭載基板。 - 【請求項３】 第一の配線が樹脂基板内に埋めこまれて
いることを特徴とする請求項１または請求項２に記載の
積層型半導体装置用半導体搭載基板。 - 【請求項４】 請求項１ないし請求項３のいずれかに記
載の積層型半導体装置用半導体搭載基板に少なくとも１
つ以上の半導体チップが搭載されており、チップ接続部
と半導体チップ端子が電気的に結線されていることを特
徴とする積層型半導体装置に用いる半導体装置。 - 【請求項５】 請求項4の半導体装置が複数個積層され
ており、請求項4の半導体装置の第一面に設けられた第
一の積層接続部と請求項4の別の半導体装置の第二面に
設けられた第二の積層接続部が電気的に接続されている
ことを特徴とする積層型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000088545A JP2001274324A (ja) | 2000-03-24 | 2000-03-24 | 積層型半導体装置用半導体搭載用基板、半導体装置及び積層型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000088545A JP2001274324A (ja) | 2000-03-24 | 2000-03-24 | 積層型半導体装置用半導体搭載用基板、半導体装置及び積層型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001274324A true JP2001274324A (ja) | 2001-10-05 |
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|---|---|---|---|
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Country Status (1)
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|---|---|
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Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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