CN103579206A - 堆叠封装器件及其制造方法 - Google Patents
堆叠封装器件及其制造方法 Download PDFInfo
- Publication number
- CN103579206A CN103579206A CN201310548113.0A CN201310548113A CN103579206A CN 103579206 A CN103579206 A CN 103579206A CN 201310548113 A CN201310548113 A CN 201310548113A CN 103579206 A CN103579206 A CN 103579206A
- Authority
- CN
- China
- Prior art keywords
- package assembling
- substrate
- semiconductor wafer
- package
- link
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
- H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
Landscapes
- Packaging Frangible Articles (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
本发明公开了一种堆叠封装器件,其包括堆叠安装在一起的多个封装组件。每一个封装组件包括具有第一表面和第二表面的基板、在基板的第一表面上开设的凹槽、安装于所述凹槽内的半导体晶片和将半导体晶片密封于所述凹槽内的内密封材料,其中所述半导体晶片的上表面低于所述基板的第一表面,所述内密封材料的上表面与所述基板的第一表面基本平齐。每个封装组件还包括连接于所述基板的第二表面上的多个连接部件。在相邻的两个封装组件堆叠安装时,位于上部的封装组件的连接部件电性连接于位于下部的封装组件的基板上的第一表面上。这样,每个封装组件的上表面还是一个全平结构,这样就降低了后期堆叠封装的难度,也给后续的堆叠封装提供了更多的方式。
Description
技术领域
本发明涉及半导体封装领域,尤其涉及一种多层堆叠封装(Package onpackage,简称POP)器件及其制造方法。
背景技术
随着电子装置的尺寸减小,可以通过在一个半导体封装中堆叠多个芯片或堆叠多个单独的半导体封装来实现高集成密度。近来,针对移动电子设备应用等已经引进了堆叠式半导体封装。所述堆叠式半导体封装的一种是将逻辑封装器件和存储器封装器件堆叠设置的堆叠封装(POP)。利用POP技术,可以在一个半导体封装中包括不同类型的半导体芯片。
然而,现有技术中的多层堆叠封装器件不容易拓展,堆叠层数有限制,如果需要增加堆叠层数,则需要对其他所有层的封装组件进行改动设计,同时也需要对整个堆叠装置器件的生产线及工艺进行大规模的调整,成本较高。因此,确有必要提出一种改进的堆叠封装器件及其制造方法。
发明内容
针对现有技术中存在的问题,本发明提出一种堆叠封装器件,具有很强的可拓展性,其降低了后期堆叠封装的难度。
本发明还提出一种堆叠封装器件的制造方法,其得到的堆叠封装器件具有很强的可拓展性,降低了后期堆叠封装的难度。
为了解决上述问题,根据本发明的一个方面,本发明提出一种堆叠封装器件,其包括:堆叠安装在一起的多个封装组件,每一个封装组件包括具有相对的第一表面和第二表面的基板、在基板的第一表面上开设的凹槽、安装于所述凹槽内的半导体晶片和将所述半导体晶片密封于所述凹槽内的内密封材料,其中所述半导体晶片的上表面低于所述基板的第一表面,所述半导体晶片的下表面靠近所述凹槽的底部,所述内密封材料的上表面与所述基板的第一表面基本平齐,每个封装组件还包括电性连接于所述基板的第二表面上的多个连接部件,在相邻的两个封装组件堆叠安装时,位于上部的封装组件的连接部件电性连接于位于下部的封装组件的基板上的第一表面上。
进一步的,每个封装组件的连接部件为焊接球,其中最下部的封装组件的焊接球在纵向上的尺寸小于其他封装组件的焊接球在纵向上的尺寸。
进一步的,每个封装组件内的半导体晶片通过键合线或焊接球的方式电性连接于所述基板上。
进一步的,每个封装组件的基板的与连接部件、半导体晶片相连接的位置都布置有连接垫片,所述基板还包括布置于其内的连接各个连接垫片的电路线。
进一步的,所述多个封装组件中的至少一个还包括有通过键合线或焊接球的方式电性连接于其基板的第二表面上的半导体晶片,其基板的第二表面上连接有半导体晶片的封装组件的连接部件在纵向上的尺寸大于其基板的第二表面上未连接有半导体晶片的封装组件的连接部件在纵向上的尺寸。
进一步的,所述堆叠封装器件还包括有填充相邻的两个堆叠安装的封装组件之间的缝隙的外密封材料。
进一步的,所述外密封材料为不导电热压胶膜,该不导电热压胶膜具有对应上部的封装组件的连接部件的通孔,在进行两个封装组件的安装时,先将不导电热压胶膜放置于上部的封装组件的第二表面或下部的封装组件的第一表面上,随后通过热压的方式使得上部的封装组件的连接部件与下部的封装组件的基板的第一表面上的连接垫片电性连接在一起。
根据本发明的另一个方面,本发明还提供一种堆叠封装器件的制造方法,其包括:提供两个封装组件,每一个封装组件包括具有相对的第一表面和第二表面的基板、在基板的第一表面上开设的凹槽、安装于所述凹槽内的半导体晶片和将所述半导体晶片密封于所述凹槽内的内密封材料,其中所述半导体晶片的上表面低于所述基板的第一表面,所述半导体晶片的下表面靠近所述凹槽的底部,所述内密封材料的上表面与所述基板的第一表面基本平齐,每个封装组件还包括电性连接于所述基板的第二表面上的多个连接部件;将两个封装组件堆叠安装在一起,堆叠安装后上部的封装组件的连接部件电性连接于下部的封装组件的基板上的第一表面上。
进一步的,所述将两个封装组件堆叠安装在一起包括:提供不导电热压胶膜,该不导电热压胶膜具有对应上部的封装组件的连接部件的通孔;将不导电热压胶膜放置于上部的封装组件的第二表面或下部的封装组件的第一表面上;通过热压的方式使得上部的封装组件的连接部件与下部的封装组件的基板的第一表面上的连接垫片电性连接在一起。
进一步的,提供每个封装组件的过程包括:提供具有相对的第一表面和第二表面的基板;在所述基板的第一表面上开设凹槽;将半导体晶片通过键合线或焊接球的方式安装于所述凹槽内;利用内密封材料将安装有所述半导体晶片的凹槽进行填充密封;将连接部件焊接于所述基板的第二表面的连接垫片上。
与现有技术相比,本发明中每个封装组件的基板上开设凹槽,所述半导体晶片安装于所述凹槽内,这样降低了单个封装组件的整体厚度,从而也可以进一步降低堆叠器件的整体厚度。同时,每个封装组件的上表面还是一个全平结构,这样就降低了后期堆叠封装的难度。
附图说明
图1示出了本发明中的堆叠封装器件在一个实施例中的结构剖视示意图;
图2A、图2B和图2C分别示出了图1中的三个封装组件的结构剖视示意图;
图3A和图3B示出了本发明在另一个实施例中的两个封装组件安装的过程示意图结构剖视示意图。
图4示意出了本发明中的堆叠封装器件的制造方法的流程示意图;
图5示意出了提供每个封装组件的方法的一个示例。
具体实施方式
下面结合附图对本发明做详细说明。
本发明的详细描述主要通过程序、步骤、逻辑块、过程或其他象征性的描述来直接或间接地模拟本发明技术方案的运作。为透彻的理解本发明,在接下来的描述中陈述了很多特定细节。而在没有这些特定细节时,本发明则可能仍可实现。所属领域内的技术人员使用此处的这些描述和陈述向所属领域内的其他技术人员有效的介绍他们的工作本质。换句话说,为避免混淆本发明的目的,由于熟知的方法和程序已经容易理解,因此它们并未被详细描述。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例,也不是单独的或选择性的与其他实施例互相排斥的实施例。
本发明提供了一种堆叠封装器件(POP),其包括堆叠安装在一起的多个(两个和两个以上)封装组件,图1示出了本发明中的堆叠封装器件10在一个实施例中的结构剖视示意图,在图1中示意出了堆叠安装在一起的三个封装组件100A、100B和100C。图2A、图2B和图2C分别示出了图1中的三个封装组件100A、100B和100C的结构剖视示意图。很显然,在其他实施例中,可以有两个、四个或更多个封装组件堆叠形成堆叠封装器件。
结合参考图2A、图2B和图2C所述,每一个封装组件100A、100B或100C包括具有相对的第一表面111A、111B或111C和第二表面112A、112B或112C的基板110A、110B或110C、在基板110A、110B或110C的第一表面111A、111B或111C上开设的凹槽120A、120B或120C、安装于所述凹槽120A、120B或120C内的半导体晶片130A、130B或130C和将所述半导体晶片130A、130B或130C密封于所述凹槽120A、120B或120C内的内密封材料140A、140B或140C,其中所述半导体晶片130A、130B或130C的上表面低于所述基板110A、110B或110C的第一表面111A、111B或111C,所述半导体晶片130A、130B或130C的下表面靠近所述凹槽120A、120B或120C的底部,所述内密封材料140A、140B或140C填充满了所述凹槽120A、120B或120C并密封包裹所述半导体晶片130A、130B或130C,所述内密封部140A、140B或140C的上表面与所述基板110A、110B或110C的第一表面111A、111B或111C基本平齐。
每个封装组件100A、100B或100C还包括电性连接于所述基板110A、110B或110C的第二表面112A、112B或112C上的多个连接部件150A、150B或150C。在相邻的两个封装组件堆叠安装时,位于上部的封装组件的连接部件电性连接于位于下部的封装组件的基板上的第一表面上,比如位于上部的封装组件100A的连接部件150A电性连接于位于下部的封装组件100B的基板110B上的第一表面111A上,再比如位于上部的封装组件100B的连接部件150B电性连接于位于下部的封装组件100C的基板110C上的第一表面111C上。
最下部的封装组件100C可以通过连接部件150C电性安装于电子设备(比如智能手机或平板电脑等)的电路板上,以实现一定的电子功能。
可以看出,在安装有半导体晶片130A、130B或130C后,每个封装组件100A、100B和100C的上表面还是一个全平结构,这样就降低了后期堆叠封装的难度,也给后续的堆叠封装提供了更多的方式。从图1中的示例来看,其完全还可以根据需要在上面堆叠无数个封装组件,有很强的可拓展性。此外,假如此前开发了一个双层堆叠的堆叠器件,那么后续在开发三层堆叠的堆叠器件时,还可以借用此前的设计以及制造工艺和产线,大大的降低了开发或制造新产品的成本和时间。进一步的,由于在所述基板上开设凹槽,所述半导体晶片安装于所述凹槽内,这样降低了单个封装组件的整体厚度,从而也可以进一步降低堆叠器件的整体厚度,提高了提成密度。
在一个实施例中,图2A中的半导体晶片130A通过键合线((bonding wire)的方电性连接于所述基板110A上,图2B中的半导体晶片130B通过焊接球(solder ball)的方电性连接于所述基板110B上,图2C中的半导体晶片130C通过焊接球(solder ball)的方电性连接于所述基板110C上。在本发明中,每个封装组件内的半导体晶片可以通过键合线((bonding wire)方式电性连接于所述基板上,也可以通过焊接球(solder ball)的方式电性连接于所述基板上,可以根据要求为各个封装组件的半导体晶片选择合适的电性连接方式。
在一个实施例中,如图1所示,所述封装组件100A或100B中包括有一个半导体晶片,而所述封装组件100C中包括有两个半导体晶片。所属领域内的普通技术人员能够想到的是,还是可以根据需要在所述封装组件中安装三个或更多个并排设置的半导体晶片。
在一个实施例中,所述第一半导体晶片130A、130B或130C可以是存储器晶片,也可以是其他类型的晶片,比如逻辑功能晶片等。如图2A、2B和2C所示,每个封装组件100A、100B或100C的基板110A、110B或110C上的与连接部件150A、150B或150C、半导体晶片130A、130B或130C相连接的位置都布置有连接垫片(未标记),所述基板110A、110B或110C还包括布置于其内的连接各个连接垫片的电路线,从而可以实现互连。
在一个实施例中,所述内密封材料140A、140B或140C可以为成型材料,比如环氧模制化合物,其利用成型工艺填充所述基板110A、110B或110C的凹槽,并覆盖和密封所述凹槽内的半导体晶片130A、130B或130C。
在一个实施例中,每个封装组件的连接部件150A、150B或150C可以是焊接球,其可以电性连通互连的两个封装组件。
在一个优选的实施例中,为了进一步的提高集成密度,所述多个封装组件100A、100B或100C中的至少一个100A、100B还包括有通过键合线或焊接球的方式电性连接于其基板110A、110B的第二表面112A、112B上的半导体晶片160A、160B,其基板的第二表面上连接有半导体晶片的封装组件100A、110B的连接部件150A、150B在纵向上的尺寸大于其基板的第二表面上未连接有半导体晶片的封装组件100C的连接部件150C在纵向上的尺寸。虽然所述封装组件之间的间隙会较大,但是这样可以多堆叠一层半导体晶片,提高了集成密度。
如图1所示,所述堆叠封装器件10还包括有密封相邻的两个堆叠安装的封装组件100A和100B,100B和100C之间的缝隙的外密封材料200A和200B,用于包裹或覆盖两个堆叠安装的封装组件之间的连接部件150A和150B。在一个实施例中,所述外密封材料200A和200B为成型材料,比如环氧模制化合物,其可以利用成型工艺两个堆叠安装的封装组件100A和100B,100B和100C之间的缝隙,并覆盖和填充所述缝隙中的外密封材料200A和200B。
图3A和图3B示出了本发明在另一个实施例中的两个封装组件300A和300B的堆叠安装的过程示意图。其中所述封装组件300A的结构与图1中的所述封装组件100A的结构相同,所述封装组件300B的结构与图1中的所述封装组件100B的结构相同。
在此实施例中,两个封装组件之间的外密封材料为不导电热压胶膜400,该不导电热压胶膜400具有对应上部的封装组件300A的连接部件的通孔410。在进行两个封装组件300A和300B的堆叠安装时,先将不导电热压胶膜400放置于上部的封装组件300A的基板的第二表面和下部的封装组件300B的基板的第一表面上,图3A所示为封装组件300A的第一表面上,随后通过热压的方式使得上部的封装组件300A的连接部件与下部的封装组件300B的基板的第一表面上的连接垫片电性连接在一起。堆叠安装后,上部的封装组件300A的连接部件穿过并容纳于所述不导电热压胶400的通孔中。这种堆叠安装方式简化了POP封装的工艺难度,并且省略了容易出现问题的underfill(底部填充)工艺,尤其对于产业化过程中效率的提高有很大的好处。
根据本发明的另一个方面,本发明还可以实现为一种堆叠封装器件的制造方法。图4示意出了本发明中的堆叠封装器件的制造方法400的流程示意图。所述堆叠封装器件的制造方法400包括以下步骤。
步骤410,提供至少两个封装组件。
每一个封装组件包括具有相对的第一表面和第二表面的基板、在基板的第一表面上开设的凹槽、安装于所述凹槽内的半导体晶片和将所述半导体晶片密封于所述凹槽内的内密封材料,其中所述半导体晶片的上表面低于所述基板的第一表面,所述半导体晶片的下表面靠近所述凹槽的底部,所述内密封材料的上表面与所述基板的第一表面基本平齐,每个封装组件还包括电性连接于所述基板的第二表面上的多个连接部件。
在一个实施例中,图5示意出了提供每个封装组件的方法的示例流程图,该方法包括:
S1,提供具有相对的第一表面和第二表面的基板;
S2,在所述基板的第一表面上开设凹槽;
S3,将半导体晶片通过键合线或焊接球的方式安装于所述凹槽内,其中所述半导体晶片的上表面低于所述基板的第一表面;
S4,利用内密封材料将安装有所述半导体晶片的凹槽进行填充,所述内密封材料的上表面与所述基板的第一表面基本平齐;
S5,将连接部件连接于所述基板的第二表面的连接垫片上。
步骤420,将两个封装组件堆叠安装在一起,堆叠安装后,上部的封装组件的连接部件电性连接于下部的封装组件的基板上的第一表面上。
在一个实施例中,同时参考图3A和图3B所示,所述将两个封装组件堆叠安装在一起包括如下步骤。
S11,提供不导电热压胶膜400,该不导电热压胶膜具有对应上部的封装组件的连接部件的通孔。
S12,将不导电热压胶膜放置于下部的封装组件300A的第一表面上或放置于上部的封装组件300B的第二表面上。
S13,通过热压的方式使得上部的封装组件的连接部件300A与下部的封装组件300B的基板的第一表面上的连接垫片电性连接在一起,同时所述不导电热压胶膜也实现了对上部的封装组件300A与下部的封装组件300B之间的缝隙的密封和填充。堆叠安装后,上部的封装组件300A的连接部件穿过并容纳于所述不导电热压胶400的通孔中。这种堆叠安装方式简化了POP封装的工艺难度,并且省略了容易出现问题的underfill(底部填充)工艺,尤其对于产业化过程中效率的提高有很大的好处。
本发明中的“上”和“下”的概念都是相对的,比如在本文中图1中的封装组件100A相对于封装组件100B为“上”,封装组件100B相对于封装组件100C为“下”,最下部的封装组件为100C。普通领域的内的技术人员能够理解的是本文中的“上”和“下”的概念都是相对的,并不是空间上绝对的上和下。
虽然通过实施例描述了本发明,本领域普通技术人员知道,本发明有许多变形和变化而不脱离本发明的精神,希望所附的权利要求包括这些变形和变化而不脱离本发明的精神。
Claims (10)
1.一种堆叠封装器件,其特征在于,其包括:
堆叠安装在一起的多个封装组件,
每一个封装组件包括具有相对的第一表面和第二表面的基板、在基板的第一表面上开设的凹槽、安装于所述凹槽内的半导体晶片和将所述半导体晶片密封于所述凹槽内的内密封材料,其中所述半导体晶片的上表面低于所述基板的第一表面,所述半导体晶片的下表面靠近所述凹槽的底部,所述内密封材料的上表面与所述基板的第一表面基本平齐,
每个封装组件还包括电性连接于所述基板的第二表面上的多个连接部件,
在相邻的两个封装组件堆叠安装时,位于上部的封装组件的连接部件电性连接于位于下部的封装组件的基板上的第一表面上。
2.根据权利要求1所述的堆叠封装器件,其特征在于,每个封装组件的连接部件为焊接球,其中最下部的封装组件的焊接球在纵向上的尺寸小于其他封装组件的焊接球在纵向上的尺寸。
3.根据权利要求1所述的堆叠封装器件,其特征在于,每个封装组件内的半导体晶片通过键合线或焊接球的方式电性连接于所述基板上。
4.根据权利要求1所述的堆叠封装器件,其特征在于,每个封装组件的基板的与连接部件、半导体晶片相连接的位置都布置有连接垫片,所述基板还包括布置于其内的连接各个连接垫片的电路线。
5.根据权利要求1所述的堆叠封装器件,其特征在于,所述多个封装组件中的至少一个还包括有通过键合线或焊接球的方式电性连接于其基板的第二表面上的半导体晶片,其基板的第二表面上连接有半导体晶片的封装组件的连接部件在纵向上的尺寸大于其基板的第二表面上未连接有半导体晶片的封装组件的连接部件在纵向上的尺寸。
6.根据权利要求1所述的堆叠封装器件,其特征在于,其还包括有填充相邻两个堆叠安装的封装组件之间的缝隙的外密封材料。
7.根据权利要求6所述的堆叠封装器件,其特征在于,所述外密封材料为不导电热压胶膜,该不导电热压胶膜具有对应上部的封装组件的连接部件的通孔,
在进行两个封装组件的安装时,先将不导电热压胶膜放置于上部的封装组件的第二表面或下部的封装组件的第一表面上,随后通过热压的方式使得上部的封装组件的连接部件与下部的封装组件的基板的第一表面上的连接垫片电性连接在一起。
8.一种堆叠封装器件的制造方法,其特征在于,其包括:
提供两个封装组件,每一个封装组件包括具有相对的第一表面和第二表面的基板、在基板的第一表面上开设的凹槽、安装于所述凹槽内的半导体晶片和将所述半导体晶片密封于所述凹槽内的内密封材料,其中所述半导体晶片的上表面低于所述基板的第一表面,所述半导体晶片的下表面靠近所述凹槽的底部,所述内密封材料的上表面与所述基板的第一表面基本平齐,每个封装组件还包括电性连接于所述基板的第二表面上的多个连接部件;
将两个封装组件堆叠安装在一起,堆叠安装后上部的封装组件的连接部件电性连接于下部的封装组件的基板上的第一表面上。
9.根据权利要求8所述的制造方法,其特征在于,所述将两个封装组件堆叠安装在一起包括:
提供不导电热压胶膜,该不导电热压胶膜具有对应上部的封装组件的连接部件的通孔;
将不导电热压胶膜放置于上部的封装组件的第二表面或下部的封装组件的第一表面上;
通过热压的方式使得上部的封装组件的连接部件与下部的封装组件的基板的第一表面上的连接垫片电性连接在一起。
10.根据权利要求8所述的制造方法,其特征在于,提供每个封装组件的过程包括:
提供具有相对的第一表面和第二表面的基板;
在所述基板的第一表面上开设凹槽;
将半导体晶片通过键合线或焊接球的方式安装于所述凹槽内;
利用内密封材料将安装有所述半导体晶片的凹槽进行填充;
将连接部件连接于所述基板的第二表面的连接垫片上。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310548113.0A CN103579206B (zh) | 2013-11-07 | 2013-11-07 | 堆叠封装器件及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310548113.0A CN103579206B (zh) | 2013-11-07 | 2013-11-07 | 堆叠封装器件及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103579206A true CN103579206A (zh) | 2014-02-12 |
CN103579206B CN103579206B (zh) | 2016-09-21 |
Family
ID=50050631
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310548113.0A Active CN103579206B (zh) | 2013-11-07 | 2013-11-07 | 堆叠封装器件及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103579206B (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108793058A (zh) * | 2017-05-03 | 2018-11-13 | 北京万应科技有限公司 | 一种mems传感器系统封装结构及制造方法 |
CN111128910A (zh) * | 2019-12-10 | 2020-05-08 | 深圳宏芯宇电子股份有限公司 | 芯片堆叠封装方法及芯片堆叠结构 |
CN112447535A (zh) * | 2019-08-28 | 2021-03-05 | 美光科技公司 | 用于堆叠式微电子装置的集成群接合和包封的方法和设备 |
CN112445446A (zh) * | 2019-09-05 | 2021-03-05 | 芯盟科技有限公司 | 半导体结构及其形成方法和芯片及其形成方法 |
Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001274324A (ja) * | 2000-03-24 | 2001-10-05 | Hitachi Chem Co Ltd | 積層型半導体装置用半導体搭載用基板、半導体装置及び積層型半導体装置 |
CN2528113Y (zh) * | 2002-01-18 | 2002-12-25 | 胜开科技股份有限公司 | 多晶片封装组件 |
CN2613047Y (zh) * | 2003-03-11 | 2004-04-21 | 胜开科技股份有限公司 | 积体电路堆叠封装组件 |
CN101170095A (zh) * | 2006-10-27 | 2008-04-30 | 新光电气工业株式会社 | 半导体封装件和叠层式半导体封装件 |
CN101436590A (zh) * | 2007-11-16 | 2009-05-20 | 三星电子株式会社 | 具有提高的接合可靠性的层叠封装 |
CN102106194A (zh) * | 2006-12-14 | 2011-06-22 | 英特尔公司 | 具有凹嵌的器件的陶瓷封装衬底 |
CN102163590A (zh) * | 2011-03-09 | 2011-08-24 | 中国科学院上海微系统与信息技术研究所 | 基于埋置式基板的三维多芯片封装模块及方法 |
US20120061854A1 (en) * | 2010-09-14 | 2012-03-15 | Seng Guan Chow | Integrated circuit packaging system with package-on-package and method of manufacture thereof |
CN102403275A (zh) * | 2010-09-17 | 2012-04-04 | 深南电路有限公司 | 一种堆叠封装结构及其制作方法 |
CN103346131A (zh) * | 2013-06-25 | 2013-10-09 | 华进半导体封装先导技术研发中心有限公司 | 一种细间距pop式封装结构和封装方法 |
CN103354225A (zh) * | 2013-06-18 | 2013-10-16 | 华进半导体封装先导技术研发中心有限公司 | 堆叠封装器件 |
CN103367291A (zh) * | 2012-03-28 | 2013-10-23 | 台湾积体电路制造股份有限公司 | 封装件层叠结构及其形成方法 |
CN103579207A (zh) * | 2013-11-07 | 2014-02-12 | 华进半导体封装先导技术研发中心有限公司 | 堆叠封装器件及其制造方法 |
-
2013
- 2013-11-07 CN CN201310548113.0A patent/CN103579206B/zh active Active
Patent Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001274324A (ja) * | 2000-03-24 | 2001-10-05 | Hitachi Chem Co Ltd | 積層型半導体装置用半導体搭載用基板、半導体装置及び積層型半導体装置 |
CN2528113Y (zh) * | 2002-01-18 | 2002-12-25 | 胜开科技股份有限公司 | 多晶片封装组件 |
CN2613047Y (zh) * | 2003-03-11 | 2004-04-21 | 胜开科技股份有限公司 | 积体电路堆叠封装组件 |
CN101170095A (zh) * | 2006-10-27 | 2008-04-30 | 新光电气工业株式会社 | 半导体封装件和叠层式半导体封装件 |
CN102106194A (zh) * | 2006-12-14 | 2011-06-22 | 英特尔公司 | 具有凹嵌的器件的陶瓷封装衬底 |
CN101436590A (zh) * | 2007-11-16 | 2009-05-20 | 三星电子株式会社 | 具有提高的接合可靠性的层叠封装 |
US20120061854A1 (en) * | 2010-09-14 | 2012-03-15 | Seng Guan Chow | Integrated circuit packaging system with package-on-package and method of manufacture thereof |
CN102403275A (zh) * | 2010-09-17 | 2012-04-04 | 深南电路有限公司 | 一种堆叠封装结构及其制作方法 |
CN102163590A (zh) * | 2011-03-09 | 2011-08-24 | 中国科学院上海微系统与信息技术研究所 | 基于埋置式基板的三维多芯片封装模块及方法 |
CN103367291A (zh) * | 2012-03-28 | 2013-10-23 | 台湾积体电路制造股份有限公司 | 封装件层叠结构及其形成方法 |
CN103354225A (zh) * | 2013-06-18 | 2013-10-16 | 华进半导体封装先导技术研发中心有限公司 | 堆叠封装器件 |
CN103346131A (zh) * | 2013-06-25 | 2013-10-09 | 华进半导体封装先导技术研发中心有限公司 | 一种细间距pop式封装结构和封装方法 |
CN103579207A (zh) * | 2013-11-07 | 2014-02-12 | 华进半导体封装先导技术研发中心有限公司 | 堆叠封装器件及其制造方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108793058A (zh) * | 2017-05-03 | 2018-11-13 | 北京万应科技有限公司 | 一种mems传感器系统封装结构及制造方法 |
CN112447535A (zh) * | 2019-08-28 | 2021-03-05 | 美光科技公司 | 用于堆叠式微电子装置的集成群接合和包封的方法和设备 |
CN112447535B (zh) * | 2019-08-28 | 2022-03-01 | 美光科技公司 | 用于堆叠式微电子装置的集成群接合和包封的方法和设备 |
CN112445446A (zh) * | 2019-09-05 | 2021-03-05 | 芯盟科技有限公司 | 半导体结构及其形成方法和芯片及其形成方法 |
CN111128910A (zh) * | 2019-12-10 | 2020-05-08 | 深圳宏芯宇电子股份有限公司 | 芯片堆叠封装方法及芯片堆叠结构 |
CN111128910B (zh) * | 2019-12-10 | 2022-04-15 | 深圳宏芯宇电子股份有限公司 | 芯片堆叠封装方法及芯片堆叠结构 |
Also Published As
Publication number | Publication date |
---|---|
CN103579206B (zh) | 2016-09-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102598257B (zh) | 微电子封装及其制造方法 | |
US8022555B2 (en) | Semiconductor package and method of forming the same | |
KR100817091B1 (ko) | 적층형 반도체 패키지 및 그 제조방법 | |
CN101436590A (zh) | 具有提高的接合可靠性的层叠封装 | |
US7674640B2 (en) | Stacked die package system | |
US7863100B2 (en) | Integrated circuit packaging system with layered packaging and method of manufacture thereof | |
US7732901B2 (en) | Integrated circuit package system with isloated leads | |
CN103119711A (zh) | 形成完全嵌入式非凹凸内建层封装件的方法和由此形成的结构 | |
CN102163595B (zh) | 堆叠半导体封装 | |
CN103311230A (zh) | 芯片堆叠结构及其制造方法 | |
CN102646663B (zh) | 半导体封装件 | |
US20150041972A1 (en) | Semiconductor package and fabrication method thereof | |
CN103579206A (zh) | 堆叠封装器件及其制造方法 | |
CN103199075A (zh) | 具堆叠芯片的晶圆级半导体封装构造及其制造方法 | |
US20220102315A1 (en) | Semiconductor package | |
US10741499B2 (en) | System-level packaging structures | |
KR101247342B1 (ko) | 패키지 온 패키지 제조방법 | |
CN103208471B (zh) | 多芯片封装体 | |
US20150108662A1 (en) | Package module with offset stack device | |
CN102176419A (zh) | 高集成度系统级封装方法 | |
CN103579207A (zh) | 堆叠封装器件及其制造方法 | |
KR20080020393A (ko) | 멀티 칩 패키지 | |
CN103354226B (zh) | 堆叠封装器件 | |
CN103579207B (zh) | 堆叠封装器件及其制造方法 | |
CN203277350U (zh) | 多芯片封装体 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |