KR100817091B1 - 적층형 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 복수 개의 반도체 패키지들을 적층하여 형성하는 적층형 반도체 패키지에 있어서, 공정을 간단하게 할 수 있고, 불량율을 저하시킬 수 있으며 또한 기계적 안정성을 높일 수 있는 적층형 반도체 패키지 및 그 제조방법을 개시한다. 본 발명에 따른 적층형 반도체 패키지는, 기저 기판; 제1 내장(inner) 기판, 제1 내장 기판 상에 전기적으로 연결되도록 실장된 하나 또는 그 이상의 제1 반도체 칩, 제1 반도체 칩들을 봉지하는 제1 내장 봉지 수지 및 제1 콘택부를 포함하고, 기저 기판의 상면의 일부 영역에 실장되고 기저 기판과 제1 콘택부를 통하여 전기적으로 연결되는 하부 반도체 패키지; 제2 내장 기판, 제2 내장 기판 상에 전기적으로 연결되도록 실장된 하나 또는 그 이상의 제2 반도체 칩, 제2 반도체 칩들을 봉지하는 제2 내장 봉지 수지, 및 하부 반도체 패키지와 접촉하지 않도록 형성된 제2 콘택부를 포함하고, 하부 반도체 패키지를 덮도록 기저 기판의 상면에 실장되고 기저 기판과 제2 콘택부를 통하여 기저 기판의 상면과 전기적으로 연결되는 상부 반도체 패키지; 기저 기판의 상면을 덮으며, 하부 반도체 패키지, 및 상부 반도체 패키지를 봉지하는 외장 봉지 수지; 및 기저 기판의 하면에 형성되고 기저 기판을 외부와 전기적으로 연결하는 제3 콘택부를 포함한다.
적층형 반도체 패키지, 메모리 카드, 오버몰드(overmold), 상부 반도체 패키지, 하부 반도체 패키지, POP(package on package)

Description

적층형 반도체 패키지 및 그 제조방법{stacked semiconductor packages and the method of manufacturing the same}
도 1 및 도 2는 종래 기술에 의한 적층형 반도체 패키지의 구조를 보여주는 단면도들이다.
도 3 내지 도 6은 본 발명의 일 실시예에 의한 적층형 반도체 패키지의 제조방법을 공정에 따라 도시한 단면도들이다.
도 7 내지 도 9는 본 발명의 다른 실시예에 의한 적층형 반도체 패키지들을 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200, 300, 400: 적층형 반도체 패키지,
110, 210, 310, 410: 기저 기판,
120, 220, 320, 420: 하부 반도체 패키지,
122, 222, 322, 422: 제1 내장 기판,
124, 224, 324, 434: 제1 반도체 칩,
126, 326, 426: 제1 내장 와이어,
127, 327, 427: 제1 내장 봉지 수지,
128, 328, 428: 제1 콘택부,
130, 230, 330, 430: 상부 반도체 패키지,
132, 232, 332, 432: 제2 내장 기판,
134a, 134b, 234a, 234b, 334a, 334b, 434a, 434b: 제2 반도체 칩,
136a, 136b, 236a, 236b, 436a, 436b: 제2 내장 와이어,
336: 비아 콘택,
137, 237, 337, 437: 제2 내장 봉지 수지,
138, 238, 338, 438: 제2 콘택부,
147, 247, 347, 447: 외장 봉지 수지,
148, 248, 348, 448: 제3 콘택부,
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 반도체 소자의 고용량 실현 및 불량율 감소를 가능하게 하는 하나 이상의 반도체 패키지가 수직으로 적층되어 만들어진 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.
전자기기가 소형화됨에 따라, 특히 휴대용 전자기기의 급속한 수요 증가에 따라, 반도체 장치도 소형화, 박형화， 및 경량화의 요구가 점차 증대되고 있다. 이러한 요구를 만족시키기 위한 하나의 방안으로, 일정한 면적에 반도체 칩의 집적도를 높여 대용량화 하는 미세회로 가공기술에 대한 연구가 진행되고 있다. 그러나 반도체 칩의 집적도를 높이기 위해서는 반도체 칩 내의 소자 구현에의 많은 연 구가 필요할 뿐만 아니라, 제조장비의 개발도 뒤따라야 하는 등, 전체적으로 천문학적 비용이 소요되므로 그 실현에 많은 제한이 있다.
한편, 상기 요구에 대한 다른 방안으로서, 반도체 칩 혹은 반도체 패키지를 서로 적층시켜 집적화를 높이는 기술이 있다. 이와 같이 반도체 패키지 제조기술을 통하여 메모리 반도체 소자의 집적도를 높이는 방법은, 상술한 웨이퍼 제조단계에서 집적도를 높일 때와 비교하여, 비용, 연구개발에 소용되는 시간 및 공정의 실현 측면에서 많은 장점을 지니고 있기 때문에 이에 연구가 활발히 전개되고 있다. 또한, 반도체 패키지는 그 응용분야가 디지털 화상기기, MP3 플레이어, 모바일 폰(mobile phone), 대용량 저장수단 등으로 확장되는 추세이며, 이에 따라 다양한 종류의 반도체 패키지가 등장하고 있다.
반도체 패키지는 반도체 칩을 외부와의 전기적으로 연결하고, 또한 외부의 충격으로부터 보호하기 위해 반도체 칩을 봉지수지 등에 의하여 봉지한 것이다. 반도체 패키지는 실장방법에 따라 삽입형과 표면실장 형으로 분류할 수 있으며, 삽입형에는 DIP(Dual In-line Package), PGA(Pin Grid Array) 등이 있고, 표면실장형에는 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC (Ceramic Leaded Chip Carrier), 또는 BGA (Ball Grid Array) 등이 있다．
반도체 패키지는 다기능화, 고용량화 및 소형화를 위해 끊임없이 개발되고 발전을 지속해오고 있다. 특히, SIP(System In Package)는 비교적 쉬운 방법으로 다른 종류의 반도체 소자를 하나의 반도체 패키지 내에 만들 수 있기 때문에 최근 많은 주목을 받고 있다. 이는 하나의 반도체 칩 내부에 여러 다른 종류의 반도체 소자가 포함된 반도체 칩인 SOC(System On Chip)에 비하여 구현가능성이 높고 또한 낮은 비용으로 구현할 수 있다.
상기 SIP는 기존에 존재하던 여러 개의 반도체 패키지를 하나의 반도체 패키지 안으로 통합하여 전자장치의 크기를 획기적으로 줄일 수 있는 반도체 패키지이다. 이러한 SIP의 실현은 크게 두 가지 측면에서 진행되고 있다. 그 중 하나는 한 개의 반도체 패키지 내부에 여러 개의 반도체 칩을 적층하여 MCP(multi-chip package) 형태로 만드는 것이다. 그리고 SIP 실현을 위한 다른 하나의 방법은, 개별적으로 패키지되고 테스트가 완료된 반도체 패키지를 적층(stack)하여 POP(package on package) 형태로 만드는 방법이 그것이다. 이러한 POP는, 반도체 칩을 쌓을 때 발생하는 많은 문제점을 해결할 수 있기 때문에 그 응용분야가 점차 확대되고 있는 추세이며, 특히 반도체 칩 카드에 응용되고 있다.
도 1은 종래 기술에 의한 반도체 칩 카드(10)를 설명하기 위한 단면도이다.
도 1을 참조하면, 기판(12) 상에 메모리 칩(13)과 컨트롤러 칩(14)이 실장된다. 메모리 칩(13)과 컨트롤러 칩(14)은 각각 와이어(16a, 16b)에 의하여 기판(12) 상의 전극 패드(18a, 18b)에 전기적으로 연결되어 있다. 기판(12) 상에는 메모리 칩(13)과 컨트롤러 칩(14)을 덮는 봉지수지(22)가 선택적으로 형성된다. 또한, 기판(12)은 그 하부에 솔더볼(12), 또는 랜드 그리드 어래이(land grid array, LGA)에 의하여 외부와 연결된다. 이러한 구조는 기판(12)의 크기가 크거나, 저용량인 경우에 주로 사용된다.
도 2는 내부 구조가 다른 형태의 반도체 패키지(60, 70)가 고용량화 및 소형 화를 실현하기 위해 적층된 형태의 반도체 패키지(50)이다. 하부 반도체 패키지(60)는 기판(62) 위에 반도체 칩(64)이 와아어(66)을 통해 전기적으로 연결되고, 이러한 와이어(66) 및 반도체 칩(64)이 봉지수지(69)에 의해 밀봉된 형태이다. 또한 하부 반도체 패키지(60)는 기판(62) 하부에 외부 기판(미도시)와의 연결을 위한 솔더볼(68)이 부착되어 있다. 그리고 상부 반도체 패키지(70)는, 기판(72) 위에 크기를 달리하는 3개의 반도체 칩(74A, 74B, 74C)이 각각의 다른 와이어들(76A, 76B, 76C)에 의해 상기 기판(72)에 적층되어 전기적으로 접속되고, 상기 적층된 반도체 칩(74A, 74B, 74C)과 와이어들(76A, 76B, 76C)은 다시 봉지수지(79)에 의해 밀봉되어 있고, 상기 기판(72) 하부는 솔더볼(78)이 부착되어 있다. 이때 상기 상부 반도체 패키지(70)의 솔더볼(78)은 하부 반도체 패키지(60)의 기판(62) 상부에 전기적으로 접속되어 2개의 반도체 패키지(60, 70)가 서로 적층된 구조이다.
상술한 바와 같이, 이러한 구조의 적층형 반도체 패키지(90)는 상부 반도체 패키지(70)가 하부 반도체 패키지(60)의 기판(62)을 통하여 외부와 전기적으로 연결되므로, 하부 반도체 패키지(60)의 기판(62)은 추가적으로 상부 반도체 패키지(70)를 위한 배선을 더 마련하여야 하며, 이는 하부 반도체 패키지(60)의 공정을 복잡하게 할 뿐만 아니라 추가 구조에 따라 불량률을 증가시킬 우려가 있다. 또한, 하부 반도체 패키지(60)의 구조상의 변화, 예를 들어 하부 반도체 패키지(60) 내의 반도체 칩(64)의 크기나 형상을 변화하는데 제약이 있다. 또한, 하부 반도체 패키지(60)와 상부 반도체 패키지(70) 간에 봉지되지 않은 영역의 존재로 인하여 제조공정 중 또는 완성 후 동작 중에 기계적으로 안정하지 못할 수 있으며, 이는 반도체 패키지의 신뢰성을 저하시키는 요인이 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 복수 개의 반도체 패키지들을 적층하여 형성하는 적층형 반도체 패키지에 있어서, 공정을 간단하게 할 수 있고, 불량율을 저하시킬 수 있으며 또한 기계적 안정성을 높일 수 있는 적층형 반도체 패키지 및 그 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 적층형 반도체 패키지는, 기저 기판, 하부 반도체 패키지, 상부 반도체 패키지를 포함한다. 또한, 상기 적층형 반도체 패키지는 상기 기저 기판의 상면을 덮으며, 상기 하부 반도체 패키지, 및 상기 상부 반도체 패키지를 봉지하는 외장 봉지 수지; 및 상기 기저 기판의 하면에 형성되고 상기 기저 기판을 외부와 전기적으로 연결하는 제3 콘택부를 포함한다.
상기 하부 반도체 패키지는 제1 내장(inner) 기판, 상기 제1 내장 기판 상에 전기적으로 연결되도록 실장된 하나 또는 그 이상의 제1 반도체 칩, 상기 제1 반도체 칩들을 봉지하는 제1 내장 봉지 수지 및 상기 제1 콘택부를 포함하고, 상기 기저 기판의 상면의 일부 영역에 실장되고 상기 기저 기판과 상기 제1 콘택부를 통하여 전기적으로 연결된다.
상기 상부 반도체 패키지는 제2 내장 기판, 상기 제2 내장 기판 상에 전기적으로 연결되도록 실장된 하나 또는 그 이상의 제2 반도체 칩, 상기 제2 반도체 칩 들을 봉지하는 제2 내장 봉지 수지, 및 상기 하부 반도체 패키지와 접촉하지 않도록 형성된 제2 콘택부를 포함하고, 상기 하부 반도체 패키지를 덮도록 상기 기저 기판의 상면에 실장되고 상기 기저 기판과 상기 제2 콘택부를 통하여 기저 기판의 상면과 전기적으로 연결된다.
상기 하부 반도체 패키지 및 상기 상부 반도체 패키지는 상기 기저 기판을 통하여 전기적으로 서로 연결될 수 있다.
본 발명의 일부 실시예에 있어서, 상기 제2 반도체 칩들은 낸드(NAND) 또는 노아(NOR) 플래시 메모리 칩이고, 상기 제1 반도체 칩들은 상기 제2 반도체 칩들을 제어하는 플래시 메모리 컨트롤러 칩(flash memory controller chip, FCC)을 포함할 수 있다.
상기 제1 반도체 칩들은 상기 제1 내장 기판 상에 서로 수평으로 실장되거나 또는 서로 수직으로 적층되어 실장될 수 있다. 또한, 상기 제1 반도체 칩들은 와이어 본딩 또는 그 내부를 관통하여 형성된 비아 콘택(via contact)에 의하여 상기 제1 내장 기판과 전기적으로 연결될 수 있다.
본 발명의 일부 실시예에 있어서, 상기 하부 반도체 패키지는 BGA(Ball Grid Array), LGA(Land Grid Array), TSOP(Thin Small Outline Plastic), QFP (Quad Flat Pack), DIP(Dual-In-Line), PGA(Pin Grid Array), WLP(Wafer Level Package) 중의 하나일 수 있다.
상기 제2 반도체 칩들은 상기 제2 내장 기판 상에 서로 수평으로 실장되거나 또는 서로 수직으로 적층되어 실장될 수 있다. 또한, 상기 제2 반도체 칩들은 와 이어 본딩 또는 그 내부를 관통하여 형성된 비아 콘택에 의하여 상기 제2 내장 기판과 전기적으로 연결될 수 있다.
본 발명의 일부 실시예에 있어서, 상기 상부 반도체 패키지는 BGA(Ball Grid Array), TSOP(Thin Small Outline Plastic), QFP (Quad Flat Pack), DIP(Dual-In-Line), PGA(Pin Grid Array), WLP(Wafer Level Package) 중의 하나일 수 있다.
본 발명의 일부 실시예에 있어서, 상기 하부 반도체 패키지 및 상기 상부 반도체 패키지는 KGP(Known Good Package)일 수 있다.
본 발명의 일부 실시예에 있어서, 상기 하부 반도체 패키지의 상면은 상기 상부 반도체 패키지의 하면에 접착수단에 의하여 접착될 수 있다. 상기 제2 콘택부의 높이는 상기 기저 기판의 상면으로부터 상기 하부 반도체 패키지의 상면까지의 높이와 같거나 더 클 수 있다. 또한, 상기 제1 콘택부 및 상기 제2 콘택부는 각각 솔더 볼 또는 리드 프레임으로 형성될 수 있다.
본 발명의 일부 실시예에 있어서, 상기 외장 봉지 수지는 상기 제1 콘택부 및 그와 인접하는 영역과 상기 제2 콘택부 및 그와 인접하는 영역을 봉지할 수 있다. 또한, 상기 외장 봉지 수지는 상기 상부 반도체 패키지를 완전히 덮도록 형성될 수 있다.
본 발명의 일부 실시예에 있어서, 상기 제3 콘택부는 LGA(Line Grid Array) 또는 BGA(Ball Grid Array)를 포함할 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 적층형 반도체 패키지의 제조방법은, 기저 기판을 준비하는 단계; 제1 내장 기판, 상기 제1 내 장 기판 상에 전기적으로 연결되도록 실장된 하나 또는 그 이상의 제1 반도체 칩들, 상기 제1 반도체 칩을 봉지하는 제1 내장 봉지 수지 및 제1 콘택부를 각각 포함하는 복수의 하부 반도체 패키지들을, 상기 기저 기판과 상기 제1 콘택부를 통하여 전기적으로 연결되도록 상기 기저 기판의 상면의 일부 영역에 실장하는 단계; 제2 내장 기판, 상기 제2 내장 기판 상에 전기적으로 연결되도록 실장된 하나 또는 그 이상의 제2 반도체 칩, 상기 제2 반도체 칩을 봉지하는 제2 내장 봉지 수지, 및 상기 하부 반도체 패키지와 접촉하지 않도록 형성된 제2 콘택부를 각각 포함하는 복수의 상부 반도체 패키지들을, 상기 기저 기판과 상기 제2 콘택부를 통하여 기저 기판의 상면과 전기적으로 연결되고 상기 하부 반도체 패키지 중 하나를 포함하도록 상기 기저 기판의 상면의 일부 영역에 실장하는 단계; 외장 봉지 수지를 이용하여 상기 기저 기판의 상면을 덮으며, 상기 복수의 하부 반도체 패키지들 및 상기 복수의 상부 반도체 패키지들을 봉지하는 단계; 상기 기저 기판을 외부와 전기적으로 연결하도록 상기 기저 기판의 하면에 제3 콘택부를 형성하는 단계; 및 상기 하부 반도체 패키지, 상기 상부 반도체 패키지 및 상기 제3 콘택부를 각각 포함하도록 상기 기저 기판 및 그 상에 형성된 외장 봉지 수지를 분리하여 일 단위의 적층형 반도체 패키지로 개별화하는 단계를 포함한다.
본 발명의 일부 실시예에 있어서, 상기 봉지하는 단계는, 상기 제1 콘택부 및 그와 인접하는 영역과 상기 제2 콘택부 및 그와 인접하는 영역을 봉지하는 단계를 더 포함할 수 있다. 또한, 상기 봉지하는 단계는, 상기 복수의 상부 반도체 패키지들을 완전히 덮도록 봉지하는 단계를 더 포함할 수 있다.
본 발명의 일부 실시예에 있어서, 상기 개별화하는 단계는, 상기 외장 봉지 수지 상면에 상기 일단위의 적층형 반도체 패키지에 상응하는 각각의 영역에 마킹(marking)하는 단계; 및 상기 일단위의 적층형 반도체 패키지로 분리하도록 싱귤레이션(singulation)하는 단계를 더 포함할 수 있다.
본 발명의 일부 실시예에 있어서, 상기 개별화하는 단계는, 상기 일단위의 적층형 반도체 패키지로 분리하도록 싱귤레이션하는 단계; 및 상기 일단위의 적층형 반도체 패키지의 외장 봉지 수지 상면에 라벨링(labeling)하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 위에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/ 또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
일반적으로, 반도체 장치는 패키지 공정 및 경우에 따라서는 모듈 제조 공정을 거쳐서 완성된다. 이러한 반도체 장치는 수 많은 공정을 거쳐서 제작되며, 최종 반도체 장치의 불량율을 줄이기 위하여, 반도체 칩 제조단계(즉, 다이 단계), 패키지 제조 단계 및 모듈 제조 단계 마다 테스트를 거치게 된다. 표 1은 상술한 단계에 있어서 수행되는 테스트의 종류에 대하여 도시한다. 여기에서 "○"은 테스트가 수행됨을 의미하고, "△"는 부분적으로 테스트가 수행됨을 의미하고, "×"는 수행되지 못함을 의미한다.
테스트종류 반도체 칩 제조 단계 패키지 제조 단계 모듈 제조 단계
단선 ○ ○ ○
누설전류 ○ ○ △
기능 △ ○ △
속도 × ○ △
따라서, 복수의 반도체 칩을 적층하면서 패키지 제조 공정을 수행함에 의하여 적층형 반도체 패키지를 형성하는 경우, 비록, 개개의 반도체 칩은 테스트를 통과하였다고 하더라도 상기 패키지 제조 공정에서 불량이 될 우려가 있다. 또한, 테스트를 통과한 반도체 패키지에 복수의 반도체 칩을 더 적층하는 경우에도, 상기 복수의 반도체 칩에 대한 패키지 공정, 예를 들어 와이어 본딩 공정에서 불량이 발생할 우려가 있다. 이러한 경우, 상기 테스트를 통과한 반도체 패키지도 폐기하여야 하는 손실이 발생한다. 따라서, 적층형 반도체 패키지를 제조하고자 하는 경우에는 테스트를 통과한 복수의 반도체 패키지들을 적층하여 다시 패키지하는 것이 공정 비용상 유리한다. 본 발명은 이와 같이 테스트를 통과한 복수의 반도체 패키지들을 이용하여 적층형 반도체를 제조하고, 또한 가능한 한 제조 공정을 단순하게 함으로서 불량율을 감소하고자 한다.
도 3 내지 도 6은 본 발명의 일 실시예에 의한 적층형 반도체 패키지(100)의 제조방법을 공정에 따라 도시한 단면도들이다.
도 3을 참조하면, 기저 기판(110)을 준비한다. 기저 기판(110)은 통상적인 실리콘 등으로 형성된 기판 또는 인쇄 회로 기판일 수 있다. 기저 기판(110)은 배선 패턴(미도시)이 그 상면, 하면 및 내부에 형성되어 있어 이후에 실장되는 하부 반도체 패키지(120) 및 상부 반도체 패키지(130)를 서로 전기적으로 연결하고 또한 이들을 외부와 전기적으로 연결한다.
이어서, 기저 기판(110) 상의 일부 영역에 하부 반도체 패키지(120)를 실장한다. 하부 반도체 패키지(120)는 제1 내장(inner) 기판(122), 상기 제1 내장 기판(122) 상에 예를 들어 제1 내장 와이어(126)에 의하여 전기적으로 연결되도록 실장된 제1 반도체 칩(124), 상기 제1 반도체 칩을 봉지하는 제1 내장 봉지 수지(127) 및 제1 콘택부(128)를 포함한다. 하부 반도체 패키지(120)는 기저 기판(110)과 제1 콘택부(128)를 통하여 전기적으로 연결된다.
도 3에 도시된 하부 반도체 패키지(120)의 구조 및 실장 방법은 예시적이며, 반드시 이에 한정되는 것은 아니다. 따라서, 제1 반도체 칩(124)은 하나 또는 그 이상일 수 있다. 복수의 제1 반도체 칩들(124)이 실장된 경우에는, 복수의 제1 반도체 칩들(124)은 제1 내장 기판(122) 상에 서로 수평으로 실장되거나 또는 서로 수직으로 적층되어 실장될 수 있다. 또한, 하나 또는 그 이상의 제1 반도체 칩들(124)은 와이어 본딩 또는 그 내부를 관통하여 형성된 비아 콘택(via contact, 미도시)에 의하여 상기 제1 내장 기판(122)과 전기적으로 연결될 수 있다.
하부 반도체 패키지(120)를 기저 기판(110)과 연결하는 제1 콘택부(128)는 도 3에 도시된 바와 같은 솔더 볼을 포함하거나 또는 리드 프레임(lead frame, 미도시)을 포함할 수 있다. 통상적으로, 반도체 패키지는 상술한 제1 콘택부(128)에 해당하는 부분의 형상, 크기, 접속방법 및 작용에 의하여 여러 가지 형태로 분리된다. 따라서 제1 콘택부(128)는 여러 가지 형태일 수 있으며, 이에 따라 하부 반도체 패키지(120)는, 예를 들어 BGA(Ball Grid Array), LGA(Land Grid Array), TSOP(Thin Small Outline Plastic), QFP (Quad Flat Pack), DIP(Dual-In-Line), PGA(Pin Grid Array), 또는 WLP(Wafer Level Package) 중의 하나일 수 있다. 또한, 하부 반도체 패키지(120)는 패키징을 완성한 후에 상술한 바와 같은 테스트 공정을 통과한 KGP(Known Good Package)일 수 있으며, 이러한 KGP를 사용하면 완성 제품의 불량율을 낮추고 이에 따라 생산 수율을 높이는 장점이 있다. 그러나, 상술한 하부 반도체 패키지(120)의 종류 및 조건은 예시적이며, 반드시 이에 한정되는 것은 아니다.
기저 기판(110) 상에 실장되는 하부 반도체 패키지(120)는 하나일 수도 있으나, 복수의 하부 반도체 패키지(120)가 실장될 수도 있다. 통상의 패키지 공정과 유사하게, 복수의 하부 반도체 패키지(120)를 실장하고 이 후의 공정을 완료한 후 싱귤레이션과 같은 개별화 공정을 수행하여 본 발명에 의한 적층형 반도체 패키지를 완성할 수 있다. 이에 대해서는 하기에 상세하게 서술하기로 한다.
도 4를 참조하면, 기저 기판(110) 상에 일부 영역에 상부 반도체 패키지(130)를 실장한다. 상부 반도체 패키지(130)는 그 하측에 하부 반도체 패키지(120)를 포함하도록 실장된다. 도 4에서는 상부 반도체 패키지(130)의 하측 중앙부분에 하부 반도체 패키지(120)가 위치되어 있으나, 이는 예시적이며, 반드시 이에 한정되는 것은 아니다. 또한, 하부 반도체 패키지(120)의 상면은 상부 반도체 패키지(130)의 하면에 접착수단(미도시)에 의하여 접착될 수 있다. 상기 접착수단은 통상적인 접착 테이프이거나 액상 접착제를 도포하여 형성할 수 있다.
상부 반도체 패키지(130)는 제2 내장 기판(132), 상기 제2 내장 기판(132) 상에 예를 들어 제2 내장 와이어(136a, 136b)에 의하여 전기적으로 연결되도록 실장된 하나 또는 그 이상의 제2 반도체 칩(134a, 134b), 상기 제2 반도체 칩들을 봉지하는 제2 내장 봉지 수지(137) 및 제2 콘택부(138)를 포함한다. 상부 반도체 패키지(130)는 기저 기판(110)과 제2 콘택부(138)를 통하여 전기적으로 연결된다.
도 4에서는 두 개의 제2 반도체 칩들(134a, 134b)이 적층된 것으로 도시되어 있으나, 이는 예시적이며, 반드시 이에 한정되는 것은 아니다. 즉, 제2 반도체 칩들(134a, 134b)은 하나일 수도 있고 또는 그 이상일 수 있다. 복수의 제2 반도체 칩들(134a, 134b)이 실장된 경우에는, 복수의 제2 반도체 칩들(134a, 134b)은 제2 내장 기판(132) 상에 서로 수평으로 실장되거나 또는 서로 수직으로 적층되어 실장될 수 있다. 또한, 한 또는 그 이상의 제1 반도체 칩들은 와이어 본딩 또는 그 내부를 관통하여 형성된 비아 콘택(via contact, 도 8의 336 참조)에 의하여 상기 제2 내장 기판(132)과 전기적으로 연결될 수 있다. 상부 반도체 패키지(130)를 기저 기판(110)과 연결하는 제2 콘택부(138)는 도 4에 도시된 바와 같은 솔더 볼을 포함하거나 또는 리드 프레임(lead frame, 미도시)을 포함할 수 있다. 여기서, 제2 콘택부(138)의 높이는 기저 기판(110)의 상면으로부터 하부 반도체 패키지(120)의 상면까지의 높이와 같거나 더 커야 한다.
상술한 바와 같이 통상적으로, 반도체 패키지는 상술한 제2 콘택부(138)에 해당하는 부분의 형상, 크기, 접속방법 및 작용에 의하여 여러 가지 형태로 분리된다. 따라서 제2 콘택부(138)는 여러 가지 형태일 수 있으며, 이에 따라 상부 반도체 패키지(130)는 BGA(Ball Grid Array), TSOP(Thin Small Outline Plastic), QFP (Quad Flat Pack), DIP(Dual-In-Line), PGA(Pin Grid Array), 또는 WLP(Wafer Level Package) 중의 하나일 수 있다. 또한, 상부 반도체 패키지(130)는 패키징을 완성한 후에 상술한 바와 같은 테스트 공정을 통과한 KGP(Known Good Package)일 수 있으며, 이러한 KGP를 사용하면 완성 제품의 불량율을 낮추고 이에 따라 생산 수율을 높이는 장점이 있다. 그러나, 상술한 상부 반도체 패키지(130)의 종류 및 조건은 예시적이며, 반드시 이에 한정되는 것은 아니다.
기저 기판(110) 상에 실장되는 상부 반도체 패키지(130)는 하나일 수도 있으나, 복수의 상부 반도체 패키지(130)가 실장될 수도 있다. 이러한 경우, 상부 반도체 패키지(130)는 하부 반도체 패키지(120)와 대응하도록 기저 기판(110) 상에 배열된다. 통상의 패키지 공정과 유사하게, 복수의 하부 반도체 패키지(130)를 실장하고 이 후의 공정을 완료한 후 싱귤레이션과 같은 개별화 공정을 수행하여 본 발명에 의한 적층형 반도체 패키지를 완성할 수 있다. 이에 대해서는 하기에 상세하게 서술하기로 한다.
상술한 바와 같이, 하부 반도체 패키지(120)와 상부 반도체 패키지(130)는 기저 기판(110)을 통하여 전기적으로 서로 연결될 수 있으며, 또한 이후의 공정에 의하여 형성되는 제3 콘택부(148, 도 6 참조)를 통하여 외부와 전기적으로 연결된다.
도 5를 참조하면, 기저 기판(110)의 상면을 덮으며, 하부 반도체 패키지(120) 및 상부 반도체 패키지(130)를 봉지하도록 외장 봉지 수지(147)를 형성한다. 외장 봉지 수지(147)는 제1 콘택부(128) 및 그와 인접하는 영역과 상기 제2 콘택부(138) 및 그와 인접하는 영역을 봉지할 수도 있다. 즉, 최종적인 적층형 반도체 패키지의 내부를 완전하고 치밀하게 봉지하여 기계적인 안정성을 높일 수 있다. 상술한 제1 콘택부(128) 및 그와 인접하는 영역과 상기 제2 콘택부(138) 및 그와 인접하는 영역을 치밀하게 봉지하기 위하여 유동성이 높은 봉지 수지를 사용하여 상술한 영역을 먼저 봉지한 후 동일한 봉지 수지 또는 유동성이 상대적으로 낮은 봉지 수지를 이용하여 그 외의 부분을 봉지할 수 있다. 또한, 외장 봉지 수지(147)는 상부 반도체 패키지(130)를 완전히 덮도록 형성될 수 있다. 이렇게 형성된 외장 봉지 수지(147)는 상부 반도체 패키지(130) 등을 외부의 충격으로부터 보호하고 패키지의 신뢰성을 향상시킬 수 있으며, 따라서 이러한 목적으로 통상적으로 탑재되는 리드(lid)를 생략할 수 있는 장점이 있다.
도 6을 참조하면, 기저 기판(110)의 하면, 즉, 상부 반도체 패키지(130) 및 하부 반도체 패키지(120)가 실장된 면의 대향면에 제3 콘택부(148)를 형성한다. 제3 콘택부(148)은 기저 기판(110)을 외부와 전기적으로 연결하며, 이에 따라 상부 반도체 패키지(130) 및 하부 반도체 패키지(120)도 외부와 전기적으로 연결될 수 있다. 제3 콘택부는 LGA(Line Grid Array) 또는 BGA(Ball Grid Array)로 형성될 수 있다. 또한, 상술한 바와 같이 통상적으로, 반도체 패키지는 상술한 제3 콘택부(148)에 해당하는 부분의 형상, 크기, 접속방법 및 작용에 의하여 여러 가지 형태로 분리된다. 따라서 제3 콘택부(148)는 여러 가지 형태일 수 있으며, 이에 따라 최종적인 적층형 반도체 패키지는 BGA(Ball Grid Array), LGA(Land Grid Array), TSOP(Thin Small Outline Plastic), QFP (Quad Flat Pack), DIP(Dual-In-Line), PGA(Pin Grid Array), 또는 WLP(Wafer Level Package) 중의 하나일 수 있다. BGA는 기존의 QFP나 TSOP에 비해 적은 면적을 차지하고 리드간 간격이 비교적 넓어서 노이즈나 간섭의 영향을 덜 받고 발열이 좋은 장점이 있는 반면, 습기 및 외부 충격에 약한 단점이 있다. 플래쉬 메모리에서는, 기능 발휘에 문제가 없고 제품의 신뢰성을 위하여 TSOP를 사용하는 경우가 많으나, 점차 BGA를 사용하는 추세이다.
도시되지는 않았지만, 필요에 따라서는 이후의 공정에서 기저 기판(110)과 외장 봉지 수지(147)를 분리하여, 하부 반도체 패키지(120), 상부 반도체 패키지(130) 및 상기 제3 콘택부(148)를 각각 포함하는 일 단위의 적층형 반도체 패키지(100, 도 6 참조)로 개별화할 수 있다. 이러한 개별화 공정을 수행하기 전 또는 후에 테스트 공정을 거칠 수도 있다.
이러한 개별화 단계는, 외장 봉지 수지(147)의 상면에 상기 일단위의 적층형 반도체 패키지(100)에 상응하는 각각의 영역에 제품에 관한 정보 등을 마킹(marking)하고, 이어서 상기 일단위의 적층형 반도체 패키지(100)로 분리하도록 통상적인 방법에 의하여 싱귤레이션(singulation) 공정을 수행할 수 있다. 또는, 상기 개별화 단계는, 상기 일단위의 적층형 반도체 패키지(100)로 분리하도록 통상적인 방법에 의하여 싱귤레이션 공정을 수행하고, 일단위로 분리된 적층형 반도체 패키지(100)의 외장 봉지 수지 상면에 제품에 관한 정보 등을 라벨링(labeling)할 수 있다. 이에 따라 최종 적층형 반도체 패키지(100)가 완성된다.
여기에서, 최종 적층형 반도체 패키지(100)는 플래시 메모리 카드에 사용될 수 있다. 즉, 상부 반도체 패키지(130)에 실장된 제2 반도체 칩들(134a, 134b)은 낸드(NAND) 또는 노아(NOR) 플래시 메모리 칩일 수 있으며, 하부 반도체 패키지(120)에 포함된 제1 반도체 칩(124)은 상기 제2 반도체 칩들(134a, 134b)을 제어하는 플래시 메모리 컨트롤러 칩(flash memory controller chip, FCC)을 포함할 수 있다.
또한, 본 발명의 실시예들에 따르면, 제2 반도체 칩들(134a, 134b)이, 예를 들어 동일한 용량의 메모리 칩들이 적층된 것이고, 이 중 일부가 불량을 일으키는 경우에 있어서, 통상의 경우와 같이 모두 폐기하지 않고 재활용하는 것이 가능하다. 즉, 예를 들어 제2 반도체 칩들(134a, 134b)이 각각 8 기가(giga-byte) 낸드 메모리 칩들이 4개가 적층된 경우, 총 메모리 용량은 32 기가가 되어야 한다. 그러나, 상부 반도체 패키지(130)를 형성하는 중에, 또는 본 발명에 따른 방법에 의하여 적층형 반도체 패키지를 형성하는 중에, 제2 반도체 칩들(134a, 134b)의 일부, 예를 들어 하나가 불량인 경우, 총 메모리 용량이 24 기가인 반도체 메모리 패키지를 형성할 수 있다. 이는 본 기술분야에 당업자에게 잘 알려진 바에 따라 퓨즈의 기능을 하는 회로를 제1 반도체 칩(124)의 일 예인 플래시 메모리 컨트롤러 칩에 포함하여, 불량 칩을 단선함으로서 이룰 수 있다. 이와 같이, 메모리 용량이 최종적으로 결정되고, 또한 테스트를 거친 후, 상술한 바에 따라 마킹 또는 라벨링을 수행하므로, 결과적으로 일부 불량인 칩을 포함하는 반도체 패키지의 재활용이 가능하다.
도 7 내지 도 9는 본 발명의 다른 실시예에 의한 적층형 반도체 패키지들(200, 300, 400)을 도시한 단면도들이다. 적층형 반도체 패키지들(200, 300, 400)은 적층형 반도체 패키지들(100)에 대하여 상술한 바와 같이, 적층형 반도체 패키지들(100) 내의 상부 반도체 패키지(130) 및 하부 반도체 패키지(120)의 종류에 따라 달라지는 적층형 반도체 패키지들(200, 300, 400)를 예시적으로 도시한 것이다.
본 실시예들의 설명을 간단하고 명확하게 하기 위하여, 상술한 실시예에 따른 적층형 반도체 패키지(100)와 중복되는 설명은 생략하기로 한다. 또한, 각 실시예들의 부재번호의 처음 숫자(digit)는 각 실시예의 기재 순서에 따라 표기되고, 후속하는 두 개의 숫자(digit)는 상술한 적층형 반도체 패키지(100)와 동일한 기능을 지칭하는 요소들은 동일한 번호를 사용하였다. 예를 들어, 도 3 내지 도 6의 적층형 반도체 패키지(100)에 포함된 기저 기판(110)과 도 7 내지 도 9의 적층형 반도체 패키지들(200, 300, 400)에 각각 포함된 기저 기판들(210, 310, 410)을 참조하면 이해할 수 있다.
도 7을 참조하면, 적층형 반도체 패키지(200)는 하부 반도체 패키지(220)가 기저 기판(210)과 밀착하도록 실장되어 있다. 즉, 하부 반도체 패키지(120)는 LGA(Land Grid Array), TSOP(Thin Small Outline Plastic), QFP (Quad Flat Pack), DIP(Dual-In-Line), 또는 PGA(Pin Grid Array) 등일 수 있다. 이러한 경우에는 외장 봉지 수지(247)가 기저 기판(210)과 하부 반도체 패키지(220)의 사이에 투입되지 않을 수 있다.
도 8을 참조하면, 적층형 반도체 패키지(300)에는, 상부 반도체 패키지(330)에 포함된 복수의 제2 반도체 칩들(334a, 334b)이 그 내부를 관통하여 형성된 비아 콘택(via contact)에 의하여 전기적으로 연결된다.
도 9를 참조하면, 적층형 반도체 패키지(400)는 제3 콘택부(448)로 LGA(Line Grid Array)를 포함하는 경우이다. 적층형 반도체 패키지(400)의 제3 콘택부(448) 이외의 부분은 도 6의 적층형 반도체 패키지(100)와 동일하나, 도 7의 적층형 반도체 패키지(200) 또는 도 8의 적층형 반도체 패키지(300)와 동일하게 형성될 수 있음은 본 발명이 속하는 당업자에게는 자명하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 적층형 반도체 패키지 및 그 제조방법은, 적층형 반도체 패키지 내에 포함되는 반도체 패키지들을 이미 패키지 공정을 마치고 또한 바람직하게는 KGP(Known Good Package)인 반도체 패키지들을 사용하여 POP(package on package)를 완성한다. 본 발명의 적층형 반도체 패키지 및 그 제조방법은, 패키지 공정을 간단하게 할 수 있고, 또한 불량율을 낮추어 수율(yield)을 향상할 수 있다. 또한, 외부 봉지 수지를 내부의 반도체 패키지들의 콘택부와 그 인접영역에도 형성하여 적층형 반도체 패키지의 기계적 안정성을 증가할 수 있으며, 또한, 상부 반도체 패키지의 상측에 더 형성하여 리드(lid) 사용이 불필요하며, 또한 핸들링(handling) 등에 의한 외부 충격에 대한 저항성을 높일 수 있다. 또한, 특히 플래시 메모리에 사용되는 경우, 메모리 칩과 컨트롤러 칩을 각각 패키징하고 이를 다시 함께 패키징하므로, 용이하게 재활용이 가능하다. 또한, 반도체 메모리 칩들 중에 어느 하나가 불량으로 판정되어도, 이를 포함하는 반도체 패키지의 다른 메모리 칩을 재활용할 수 있는 장점이 있다.

Claims (29)

  1. 기저 기판;
    제1 내장(inner) 기판, 상기 제1 내장 기판 상에 전기적으로 연결되도록 실장된 하나 또는 그 이상의 제1 반도체 칩, 상기 제1 반도체 칩들을 봉지하는 제1 내장 봉지 수지 및 제1 콘택부를 포함하고, 상기 기저 기판의 상면의 일부 영역에 실장되고 상기 기저 기판과 상기 제1 콘택부를 통하여 전기적으로 연결되는 하부 반도체 패키지;
    제2 내장 기판, 상기 제2 내장 기판 상에 전기적으로 연결되도록 실장된 하나 또는 그 이상의 제2 반도체 칩, 상기 제2 반도체 칩들을 봉지하는 제2 내장 봉지 수지, 및 상기 하부 반도체 패키지와 접촉하지 않도록 형성된 제2 콘택부를 포함하고, 상기 하부 반도체 패키지를 덮도록 상기 기저 기판의 상면에 실장되고 상기 기저 기판과 상기 제2 콘택부를 통하여 기저 기판의 상면과 전기적으로 연결되는 상부 반도체 패키지;
    상기 기저 기판의 상면을 덮으며, 상기 하부 반도체 패키지, 및 상기 상부 반도체 패키지를 봉지하는 외장 봉지 수지; 및
    상기 기저 기판의 하면에 형성되고 상기 기저 기판을 외부와 전기적으로 연결하는 제3 콘택부를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제 1 항에 있어서, 상기 하부 반도체 패키지 및 상기 상부 반도체 패키지는 상기 기저 기판을 통하여 전기적으로 서로 연결되는 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제 1 항에 있어서, 상기 제2 반도체 칩들은 낸드(NAND) 또는 노아(NOR) 플래시 메모리 칩이고, 상기 제1 반도체 칩들은 상기 제2 반도체 칩들을 제어하는 플래시 메모리 컨트롤러 칩(flash memory controller chip, FCC)을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제 1 항에 있어서, 상기 제1 반도체 칩들은 상기 제1 내장 기판 상에 서로 수평으로 실장되거나 또는 서로 수직으로 적층되어 실장된 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제 4 항에 있어서, 상기 제1 반도체 칩들은 와이어 본딩 또는 그 내부를 관통하여 형성된 비아 콘택(via contact)에 의하여 상기 제1 내장 기판과 전기적으로 연결된 것을 특징으로 하는 적층형 반도체 패키지.
  6. 제 1 항에 있어서, 상기 하부 반도체 패키지는 BGA(Ball Grid Array), LGA(Land Grid Array), TSOP(Thin Small Outline Plastic), QFP (Quad Flat Pack), DIP(Dual-In-Line), PGA(Pin Grid Array), 또는 WLP(Wafer Level Package) 중의 하나인 것을 특징으로 하는 적층형 반도체 패키지.
  7. 제 1 항에 있어서, 상기 제2 반도체 칩들은 상기 제2 내장 기판 상에 서로 수평으로 실장되거나 또는 서로 수직으로 적층되어 실장된 것을 특징으로 하는 적층형 반도체 패키지.
  8. 제 7 항에 있어서, 상기 제2 반도체 칩들은 와이어 본딩 또는 그 내부를 관통하여 형성된 비아 콘택에 의하여 상기 제2 내장 기판과 전기적으로 연결된 것을 특징으로 하는 적층형 반도체 패키지.
  9. 제 1 항에 있어서, 상기 상부 반도체 패키지는 BGA(Ball Grid Array), TSOP(Thin Small Outline Plastic), QFP (Quad Flat Pack), DIP(Dual-In-Line), PGA(Pin Grid Array), 또는 WLP(Wafer Level Package) 중의 하나인 것을 특징으로 하는 적층형 반도체 패키지.
  10. 제 1 항에 있어서, 상기 하부 반도체 패키지 및 상기 상부 반도체 패키지는 KGP(Known Good Package)인 것을 특징으로 하는 적층형 반도체 패키지.
  11. 제 1 항에 있어서, 상기 하부 반도체 패키지의 상면은 상기 상부 반도체 패키지의 하면에 접착수단에 의하여 접착된 것을 특징으로 하는 적층형 반도체 패키지.
  12. 제 1 항에 있어서, 상기 제2 콘택부의 높이는 상기 기저 기판의 상면으로부터 상기 하부 반도체 패키지의 상면까지의 높이와 같거나 더 큰 것을 특징으로 하는 적층형 반도체 패키지.
  13. 제 1 항에 있어서, 상기 제1 콘택부 및 상기 제2 콘택부는 각각 솔더 볼 또는 리드 프레임으로 형성된 것을 특징으로 하는 적층형 반도체 패키지.
  14. 제 1 항에 있어서, 상기 외장 봉지 수지는 상기 제1 콘택부 및 그와 인접하는 영역과 상기 제2 콘택부 및 그와 인접하는 영역을 봉지하는 것을 특징으로 하는 적층형 반도체 패키지.
  15. 제 1 항에 있어서, 상기 외장 봉지 수지는 상기 상부 반도체 패키지를 완전히 덮도록 형성되는 것을 특징으로 하는 적층형 반도체 패키지.
  16. 제 1 항에 있어서, 상기 제3 콘택부는 LGA(Line Grid Array) 또는 BGA(Ball Grid Array)를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  17. 기저 기판을 준비하는 단계;
    제1 내장 기판, 상기 제1 내장 기판 상에 전기적으로 연결되도록 실장된 하 나 또는 그 이상의 제1 반도체 칩들, 상기 제1 반도체 칩을 봉지하는 제1 내장 봉지 수지 및 제1 콘택부를 각각 포함하는 복수의 하부 반도체 패키지들을, 상기 기저 기판과 상기 제1 콘택부를 통하여 전기적으로 연결되도록 상기 기저 기판의 상면의 일부 영역에 실장하는 단계;
    제2 내장 기판, 상기 제2 내장 기판 상에 전기적으로 연결되도록 실장된 하나 또는 그 이상의 제2 반도체 칩, 상기 제2 반도체 칩을 봉지하는 제2 내장 봉지 수지, 및 상기 하부 반도체 패키지와 접촉하지 않도록 형성된 제2 콘택부를 각각 포함하는 복수의 상부 반도체 패키지들을, 상기 기저 기판과 상기 제2 콘택부를 통하여 기저 기판의 상면과 전기적으로 연결되고 상기 하부 반도체 패키지 중 하나를 포함하도록 상기 기저 기판의 상면의 일부 영역에 실장하는 단계;
    외장 봉지 수지를 이용하여 상기 기저 기판의 상면을 덮으며, 상기 복수의 하부 반도체 패키지들 및 상기 복수의 상부 반도체 패키지들을 봉지하는 단계;
    상기 기저 기판을 외부와 전기적으로 연결하도록 상기 기저 기판의 하면에 제3 콘택부를 형성하는 단계; 및
    상기 기저 기판 및 그 상에 형성된 외장 봉지 수지를 분리하여, 상기 하부 반도체 패키지, 상기 상부 반도체 패키지 및 상기 제3 콘택부를 각각 포함하는 일 단위의 적층형 반도체 패키지로 개별화하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  18. 제 17 항에 있어서, 상기 하부 반도체 패키지 및 상기 상부 반도체 패키지는 상기 기저 기판을 통하여 전기적으로 서로 연결되는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  19. 제 17 항에 있어서, 상기 제2 반도체 칩들은 낸드(NAND) 또는 노아(NOR) 플래시 메모리 칩이고, 상기 제1 반도체 칩들은 상기 제2 반도체 칩들을 제어하는 플래시 메모리 컨트롤러 칩(flash memory controller chip, FCC)을 포함하는 것을 특징으로 적층형 반도체 패키지 제조방법.
  20. 제 17 항에 있어서, 상기 하부 반도체 패키지는 BGA(Ball Grid Array), LGA(Land Grid Array), TSOP(Thin Small Outline Plastic), QFP (Quad Flat Pack), DIP(Dual-In-Line), PGA(Pin Grid Array), 또는 WLP(Wafer Level Package) 중의 하나인 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  21. 제 17 항에 있어서, 상기 상부 반도체 패키지는 BGA(Ball Grid Array), TSOP(Thin Small Outline Plastic), QFP (Quad Flat Pack), DIP(Dual-In-Line), PGA(Pin Grid Array), 또는 WLP(Wafer Level Package) 중의 하나인 것을 을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  22. 제 17 항에 있어서, 상기 하부 반도체 패키지 및 상기 상부 반도체 패키지는 KGP(Known Good Package)인 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  23. 제 17 항에 있어서, 상기 하부 반도체 패키지의 상면은 상기 상부 반도체 패키지의 하면에 접착수단에 의하여 접착된 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  24. 제 17 항에 있어서, 상기 제2 콘택부의 높이는 상기 기저 기판의 상면으로부터 상기 하부 반도체 패키지의 상면까지의 높이와 같거나 더 큰 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  25. 제 17 항에 있어서, 상기 봉지하는 단계는, 상기 제1 콘택부 및 그와 인접하는 영역과 상기 제2 콘택부 및 그와 인접하는 영역을 봉지하는 단계를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  26. 제 17 항에 있어서, 상기 봉지하는 단계는, 상기 복수의 상부 반도체 패키지들을 완전히 덮도록 봉지하는 단계를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  27. 제 17 항에 있어서, 상기 제3 콘택부는 LGA(Line Grid Array) 또는 BGA(Ball Grid Array)로 형성된 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  28. 제 17 항에 있어서, 상기 개별화하는 단계는,
    상기 외장 봉지 수지 상면에 상기 일단위의 적층형 반도체 패키지에 상응하는 각각의 영역에 마킹(marking)하는 단계; 및
    상기 일단위의 적층형 반도체 패키지로 분리하도록 싱귤레이션(singulation)하는 단계를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  29. 제 17 항에 있어서, 상기 개별화하는 단계는,
    상기 일단위의 적층형 반도체 패키지로 분리하도록 싱귤레이션하는 단계; 및
    상기 일단위의 적층형 반도체 패키지의 외장 봉지 수지 상면에 라벨링(labeling)하는 단계를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
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