KR20070001524A - 무연 솔더볼을 갖는 반도체 패키지 및 그 제조방법 - Google Patents

무연 솔더볼을 갖는 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

무연(lead free) 솔더볼이 부착되는 반도체 패키지 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은, 무연(lead free) 솔더볼이 부착된 솔더 조인트 영역에 0.3 wt% 이하의 구리(Cu)를 포함하는 반도체 패키지를 제공한다. 상기 반도체 패키지의 중간 솔더볼 조인트부의 솔더볼은 약 3.0~4.0 wt%의 은(Ag), 약 0.1~0.3 wt%의 구리(Cu) 및 나머지 wt%의 주석(Sn)을 포함한다. 이에 따라, 반도체 패키지의 충격특성을 현저하게 개선시킬 수 있다.
충격특성, 적층형 반도체 패키지, 솔더볼 조성, 솔더 조인트 신뢰성

Description

무연 솔더볼을 갖는 반도체 패키지 및 그 제조방법{Semiconductor package having lead free solder balls and method of manufacturing the same}
도 1은 종래 기술에 의한 적층형 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 종래의 적층형 반도체 패키지에 낙하 충격 시험(drop impact test)을 수행한 경우의 솔더 조인트부의 계면결합층(IMC; Inter-metallic Compound)을 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 의한 적층형 반도체 패키지를 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시예에 의한 적층형 반도체 패키지의 솔더 조인트를 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 의한 적층형 반도체 패키지에서 솔더 조인트를 설명하기 위한 도 4의 “A”의 확대 단면도이다.
도 6은 본 발명의 일 실시예에 의한 적층형 반도체 패키지에서 템프 사이클 테스트(temp cycle test)를 수행한 경우의 솔더 조인트 결함을 설명하기 위한 단면도이다.
도 7는 본 발명의 일 실시예에 의한 적층형 반도체 패키지의 낙하 충격 시험 (drop impact test) 결과를 도시한 그래프이다.
도 8은 본 발명의 일 실시예에 의한 적층형 반도체 패키지의 하부 솔더 조인트부를 설명하기 위한 단면도이다.
도 9는 본 발명의 일실시예에 따른 반도체 패키지 제조 방법을 설명하는 순서도이다.
* 도면의 주요부분에 대한 부호의 설명 *
101, 201: 반도체 칩 102, 202: 인쇄회로기판,
103, 203: 솔더볼 104: 본딩 와이어
105: 봉지수지 106, 206: 솔더볼 패드,
110: 계면결합층(IMC)
본 발명은 적층형 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 솔더 조인트 신뢰성(SJR: Solder Joint Reliability)과 관련한 충격 특성이 개선된 반도체 패키지 및 그 제조방법에 관한 것이다.
현재 반도체 패키지는 다른 기능을 갖는 반도체 칩들을 효율적으로 실장하고, 고 부가가치의 패키징이 가능한 것에 중점을 두고 지속적으로 발전해가고 있다.
제한된 면적 내에 보다 많은 개수의 외부연결단자가 들어가도록 설계하기 위 하여 반도체 패키지의 외부연결단자는 그 형태가 리드에서 솔더볼로 바뀌어 가고 있다. 이에 따라 솔더볼을 외부연결단자로 갖는 볼 그리드 어레이(BGA: Ball Grid Array) 패키지와 이를 적층한 반도체 패키지의 사용이 점차 확대되고 있다.
도 1은 종래 기술에 의한 적층형 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 복수개의 반도체 칩(101)이 수직방향으로 적층된 형태의 적층형 반도체 칩 패키지(MCP: Multi Chip Package, 100)이다. 적층형 반도체 칩 패키지(100)를 제조하기 위한 인쇄회로기판(102)의 일 표면에는 솔더볼(103)이 부착되는 솔더볼 패드(미도시)가 형성되어 있다. 이러한 솔더볼 패드는 상기 인쇄회로기판(102) 위에서 포토 솔더 리지스트(PSR: Photo Solder Resist)의 오프닝(opening)에 의해 형성된다.
도 1을 참조하면, 인쇄회로기판(102) 위에서 포토 솔더 리지스트(PSR)로 절연된 상태에 있는 구리(Cu) 재질의 솔더볼 패드 표면에 니켈(Ni)도금 층과 금(Au)도금 층이 형성된다. 이러한 솔더볼 패드에 대한 후처리는, 후속공정에서 무연(lead free) 솔더볼(103)이 부착되면, 솔더볼(103)과 솔더볼 패드의 접착 경계면에서 니켈(Ni), 주석(Sn) 혹은 니켈-구리-주석(Ni-Cu-Sn)등의 부서지기(brittle) 쉬운 계면결합층(IMC : Inter-metallic Compound)이 형성된다. 상기 부서지기 쉬운 계면결합층(IMC)은 이 부분에서 쉽게 분리 및 파단이 발생할 수 있는 특성을 갖게 된다.
최근 들어 세계적으로 환경의 중요성이 강조됨에 따라, 앞으로는 납(lead)의 사용이 반도체 소자의 패키징 공정에서도 금지된다. 이에 따라 주석(Sn)-납(Pb)계의 솔더볼의 사용은 금지되고, 납(Pb)을 포함하지 않은 주석(Sn)-은(Ag)-구리(Cu)계등의 무연(lead free) 솔더볼이 사용된다.
그러나 무연 솔더볼을 반도체 패키지에 사용할 경우, 반도체 패키지의 충격 특성이 현저히 저하되는 문제가 있다. 특히 이러한 충격 특성은 모바일 폰(mobile phone)과 같이 충격에 쉽게 노출되는 전자장치에 들어가는 반도체 패키지에서 더욱 그 중요성이 강조되고 있다.
도 2는 종래의 적층형 반도체 패키지에 낙하 충격 시험(drop impact test)을 수행한 경우의 솔더 조인트부의 계면결합층(IMC; Inter-metallic Compound)을 나타낸 단면도이다. 도 2는 3.0 wt%의 은(Ag), 0.5 wt%의 구리(Cu) 및 나머지 wt%의 주석(Sn)으로 이루어지는 무연 솔더 볼을 구비하는 종래의 적층형 반도체 패키지에 낙하 충격 시험을 수행한 결과를 나타낸다.
도 2를 참조하면, 0.5 wt%의 구리(Cu)를 포함하는 무연 솔더 볼을 구비하는 종래의 적층형 반도체 패키지에 낙하 충격 시험을 수행한 경우, Ni3Sn4 계(111)와 (Cu, Ni)6Sn5 계(112)로 이루어지는 계면결합층의 솔더 조인트에 크랙이 발생됨을 알 수 있다.
종래의 적층형 반도체 패키지에는 0.5 wt% 이상의 구리(Cu)를 포함하는 무연 솔더 볼을 많이 사용해오고 있다. 이 경우, 짧은 시간 동안 충격이 가해지는 낙하 충격 시험에 의해 무연 솔더볼과 솔더볼 패드의 계면 결합층에서 분리 및 파단이 발생하여 솔더 조인트 신뢰성이 떨어지는 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도록 개선된 충격 특성을 갖는 반도체 패키지를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상술한 문제점들을 해결할 수 있도록 개선된 충격 특성을 가지는 반도체 패키지의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명의 일 실시예에 의한 반도체 패키지는, 솔더볼 패드가 구비된 인쇄회로기판과, 상기 인쇄회로기판과 전기적으로 연결된 적어도 하나의 반도체 칩과, 상기 솔더볼 패드에 부착되며, 0.3 wt% 이하의 구리(Cu)를 포함하는 무연(lead free) 솔더볼을 포함한다.
본 발명의 바람직한 실시예에 의하면, 상기 반도체 패키지는 상기 무연 솔더볼이 부착된 상기 솔더볼 패드는 0.3 wt% 이하의 구리(Cu)를 포함할 수 있다.
상기 기술적 과제를 달성하기 위해 본 발명의 일 실시예에 의한 반도체 패키지는, 솔더볼 패드가 구비된 제1 인쇄회로기판과, 상기 제1 인쇄회로기판과 전기적으로 연결된 적어도 하나의 반도체 칩과, 상기 솔더볼 패드에 부착되며, 0.3 wt% 이하의 구리(Cu)를 포함하는 제1 무연(lead free) 솔더볼과, 상기 제1 무연 솔더볼과 전기적으로 연결되는 제2 인쇄회로기판과, 상기 제2 인쇄회로기판과 전기적으로 연결되는 제2 무연 솔더볼을 포함한다.
본 발명의 바람직한 실시예에 의하면, 상기 반도체 패키지의 상기 제2 인쇄 회로기판은 OSP (Organic Solderability Preservatives) 구리(Cu) 솔더 패드를 더 구비할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 반도체 패키지 제조 방법은, 제1 인쇄회로기판상에 솔더볼 패드를 형성하는 단계와, 상기 솔더볼 패드가 형성된 제1 인쇄회로기판과 적어도 하나의 반도체 칩을 전기적으로 연결하는 단계와, 상기 솔더볼 패드에 0.3 wt% 이하의 구리(Cu)를 포함하는 제1 무연(lead free) 솔더볼을 부착하는 단계와, 상기 제1 무연 솔더볼과 제2 인쇄회로기판을 전기적으로 연결하는 단계와, 상기 제2 인쇄회로기판에 제2 무연 솔더볼을 전기적으로 연결하는 단계를 구비한다.
본 발명에 따르면, 솔더볼 패드의 두께 조정, 표면 도금층 및 기판에 추가로 형성된 고분자 감광막(PSR)을 통해, 솔더볼을 외부 연결단자(I/O)로 사용하는 다양한 형태의 BGA 패키지에 대한 충격 특성을 현저하게 개선할 수 있다. 특히 모바일 폰과 같은 전자장치의 마더 보드에 부착된 반도체 패키지의 충격 특성을 획기적으로 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예들은 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일 실시예에 의한 적층형 반도체 패키지를 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명에 의한 적층형 반도체 패키지(MSP: Multi Stack Package, 300)는, 제1 인쇄회로기판(102) 및 본딩 와이어(104)를 통해 제1 인쇄회로기판(102)에 전기적으로 연결되는 적어도 하나 위에서 최소한 한 개 이상의 반도체 칩, 예를 들어 메모리 또는 시스템 LSI 반도체 칩(101)을 포함한다.
이때, 제1 인쇄회로기판(102)은 휘어질 수 있는 기판(flexible substrate) 또는 고형의 기판(rigid substrate)일 수 있다. 또한, 제1 인쇄회로기판(102)은 폴리이미드 계열의 물질, FR4 수지 또는 FT 수지 등으로 구성될 수 있다. 예를 들어, 제1 인쇄회로기판(102)은 폴리이미드 계열의 휘어질 수 있는 기판(flexible substrate) 혹은 FR4 수지, FT 수지(resin) 재질의 고형의 기판(rigid substrate)을 선택적으로 사용할 수 있다.
그리고 상기 제1 인쇄회로기판(102)의 일부, 반도체 칩(101) 및 본딩 와이어(104)는 봉지수지(EMC: Epoxy Mold Compound, 105)에 의해 밀봉(Molding)된다. 그리고 상기 제1 인쇄회로기판(102)의 솔더볼 패드(106)에 무연 솔더볼(103)이 부착된다. 솔더볼(103)은 솔더볼 패드(106), 비어홀(via hole, 121), 메탈 라인(125) 및 본딩 와이어(104)를 통해 반도체 칩(101)과 전기적으로 연결된다.
상기 솔더볼 패드(106)는 절연물질인 포토 솔더 리지스트(PSR: Photo Solder Regist, 123)에 의해 서로 전기적으로 연결되는 것이 방지된다.
이때 본 발명에 의한 적층형 반도체 패키지(MSP, 300)는 솔더볼 패드(106)에 주석-은-구리(Sn-Ag-Cu)계의 솔더볼(103)이 접착되는 특징이 있다. 이러한 다층 칩 패키지(MCP: Multi Chip Package, 100)는 또 다른 BGA 패키지(200)의 제2 인쇄회로기판(202)에 실장된다.
MCP(300)의 솔더볼(103)은 제1 인쇄회로기판(102)의 주변 영역에 위치하며, 하부 BGA 패키지(200)의 반도체 칩(201)이 탑재된 봉지수지(205)의 높이보다 높아야 하므로, 하부 BGA 패키지(200)의 솔더볼(203)보다 큰 지름을 가진다. 이때 솔더볼(103)은 하부 BGA 패키지(200)의 반도체 칩(201)이 탑재된 봉지수지(205) 이상의 높이를 갖기 위해, 예를 들어, 포토 솔더 리지스트(PSR) 오픈닝(opening) 폭을 약 0.3 mm를 유지하고 약 0.42mm 의 지름을 갖는 솔더볼(103)을 사용할 수 있다.
즉, 포토 솔더 리지스트(PSR) 오픈닝 폭을 조절하여 솔더 조인트에서 솔더볼의 높이를 조절할 수 있다.
제2 인쇄회로기판(202)은 휘어질 수 있는 기판(flexible substrate) 또는 고형의 기판(rigid substrate)일 수 있다. 또한, 제2 인쇄회로기판(202)은 폴리이미드 계열의 물질, FR4 수지 또는 FT 수지 등으로 구성될 수 있다. 예를 들어, 제1 인쇄회로기판(102)은 폴리이미드 계열의 휘어질 수 있는 기판(flexible substrate) 혹은 FR4 수지, FT 수지(resin) 재질의 고형의 기판(rigid substrate)을 선택적으로 사용할 수 있다.
본 발명은 솔더볼을 외부연결단자로 사용하는 BGA 반도체 패키지에 적용할 수 있다. 예를 들어 솔더볼을 외부연결단자로 사용하는 다양한 형태의 적층형 반도체패키지에 응용될 수 있다.
도 4는 본 발명의 일 실시예에 의한 적층형 반도체 패키지의 솔더 조인트를 설명하기 위한 단면도이고, 도 5는 본 발명의 일 실시예에 의한 적층형 반도체 패키지의 솔더 조인트를 설명하기 위한 도 4의 “A”확대 단면도이다.
도 4를 참조하면, 본 발명에 의한 적층형 반도체 패키지(300)에 사용되는 솔더볼(103)은 약 3.0~4.0 wt%의 은(Ag), 약 0.1~0.3 wt%의 구리(Cu) 및 나머지 wt%의 주석(Sn)을 포함한다. 이때 솔더 조인트의 솔더볼 패드(106)는 약 0.1~0.3 wt%의 구리(Cu)를 포함하는 것이 바람직하다.
솔더볼 내의 구리(Cu)는 확산(diffusion)되어 니켈(Ni) 도금층(113) 상에 (Cu, Ni)6Sn5 계(112)로 형성될 소정의 막(112)이 형성된다. 솔더볼 내의 단위 면적당 구리(Cu) 함량이 많을수록 (Cu, Ni)6Sn5 계(112)가 더 많이 형성되며, 솔더볼 내의 단위 면적당 구리(Cu) 함량이 적을 수록 (Cu, Ni)6Sn5 계(112)가 더 적게 형성된다. 본 발명에서는 종래 0.5 wt%의 구리 함량을 0.3 wt% 이하로 낮춤으로써 (Cu, Ni)6Sn5 계면결합층의 성장을 억제시킨다.
솔더볼(103)이 실장된 솔더볼 패드(106) 사이의 솔더 조인트 신뢰성(SJR)은 본 발명의 목적을 달성하는데 있어서 중대한(critical) 의미를 갖는다.
도 5를 참조하면, 본 발명에 의한 적층형 반도체 패키지(300)에서 니켈(Ni) 도금층(113)과 금(Au) 도금층(미도시)이 형성된 솔더 패드(106)의 표면에 주석(Sn)- 은(Ag)- 구리(Cu)계 솔더볼(103)이 접합된다.
상기 솔더 패드(106)의 니켈(Ni) 도금층(113)과 솔더볼(103) 사이에 2층 이상의 계면결합층(110)이 형성된다. 또한 상기 금(Au) 도금층은 구리(Cu)재질의 솔더볼 패드(106)와 주석(Sn) 재질의 무연 솔더볼(103)이 접착되는 경계면에서 웨팅 (wetting) 정도를 개선하고, 솔더볼 패드(106)와 솔더볼(106)이 결합하는 힘을 더욱 증가시키는 장점이 있다. 즉, 상기 금(Au) 도금층은 솔더 조인트의 솔더볼(103) 내부로 대부분 확산된다.
그리고 니켈(Ni) 도금층(113)과 인접하여 Ni3Sn4 계(111)가 형성되며, 솔더볼(103)과 인접하여 (Cu, Ni)6Sn5 계(112)가 형성된다.
본 발명에 의한 적층형 반도체 패키지에서 Ni3Sn4 계(111)와 (Cu, Ni)6Sn5 계(112)는 서로 다른 원자 배열을 가지고 있으며, 이러한 이유로 인해 계면결합층간의 접착강도가 취약해 진다. 이를 개선하기 위해 2층 미만의 계면결합층을 유지하거나, 계면결합층의 성장을 방해할 수 있다.
본 발명에 의하면, 솔더볼은 약 3.0~4.0 wt%의 은(Ag), 약 0.1~0.3 wt%의 구리(Cu) 및 나머지 wt%의 주석(Sn)으로 이루어지며, 솔더볼 내의 구리(Cu) 함량을 종래 0.5 wt%에서 0.3 wt% 이하로 낮춤으로써 (Cu, Ni)6Sn5 계면결합층의 성장을 억제시켜 솔더 조인트 신뢰성(SJR)을 개선할 수 있다.
본원 발명은 일반 무연(lead free) 솔더볼에 비해 큰 솔더볼을 사용하는 적층형 반도체 패키지에서 더욱 개선 효과가 크다. 또한 솔더볼이 약 3.0~4,0 wt%의 은(Ag)을 포함하는 조성을 가질 경우 약 220~250 ℃의 낮은 솔더 용융점을 얻을 수 있다.
도 6은 본 발명의 일 실시예에 의한 적층형 반도체 패키지에서 템프 사이클 테스트(temp cycle test)를 수행한 경우의 솔더 조인트 결함을 설명하기 위한 단면도이다.
도 6을 참조하면, 본 발명에 의한 적층형 반도체 패키지의 솔더볼 내의 구리(Cu) 함량을 0.1 wt% 이하로 하여 -25°C ~ 125°C의 온도하에서 30분/cycle의 조건하에서 롱타임 테스트(long time test)인 템프 사이클 테스트(temp cycle test)를 수행하면, 솔더볼(103)과 솔더볼 패드(106)의 경계면인 계면결합층(110)이 파괴됨을 알 수 있다.
따라서, 솔더볼 내의 구리(Cu) 함량을 0.3 wt% 이하 0.1 wt% 이상으로 할 경우 템프 사이클 테스트(temp cycle test)에 의한 솔더볼(103)과 솔더볼 패드(106)의 경계면인 계면결합층(110)이 파괴되는 것을 줄일 수 있다.
도 7은 본 발명의 일 실시예에 의한 충격 특성을 갖는 적층형 반도체 패키지의 낙하 충격 시험(drop impact test) 결과를 도시한 그래프이다.
충격이 가해질 때에 가장 민감하게 파괴되는 부분이 솔더볼(103)과 솔더볼 패드(106)의 경계면인 계면결합층(110)인데, 이러한 계면결합층(110)은 솔더볼(103)에 비하여 상대적으로 딱딱하고 쉽게 부서지기 쉬운 재질이다. 상기 솔더볼(103)은 경도(hardness)가 약하기 때문에 딱딱한 재질의 계면결합층(110)과 비교할 때 비교적 충격을 흡수할 수 있는 능력이 크다.
그리고 일반적으로 낙하 충격 시험에서 작용하는 힘의 방향이 도면의 계면결합층(110)에서 솔더볼(103) 내부로 진행된다.
낙하 충격 시험이란, 시료(즉, 반도체 패키지)를 인쇄회로기판에 탑재한 후, 이를 낙하 충격 시험 장비로 로딩한 후, 소정의 높이에서 시료를 낙하시켜 딱딱한 바닥(rigid base)에 떨어뜨렸을 때에 반도체 패키지가 받는 충격력을 확인하는 신 뢰성 검사이다.
도 7의 낙하 충격 시험은 15개의 PCB 모듈의 각 PCB 모듈당 4개씩의 반도체 패키지를 실장시킨후, 각 PCB 모듈을 지면을 향해 페이스다운드랍(face-down drop)시켜 1500 g/millisecond(g: 가속도)의 충격량을 가하여 페이스다운 드랍에 의해 각 PCB 모듈의 반도체 패키지에 불량(솔더볼과 솔더볼 패드의 경계면인 계면결합층의 크랙발생)이 나올 때까지 반복적으로 드랍시켰다. 이 경우 최초 불량이 나올 때까지 각 PCB 모듈당 페이스다운 드랍을 최대 200번 내지 250번 반복 실험하였으며, 최초로 불량으로 판정되는 드랍 횟수를 정규분포 곡선으로 나타낸다. 즉, 4개의 반도체 패키지가 실장된 각 PCB 모듈을 드랍시켜 반도체 패키지가 드랍에 의해 불량이 발생할 때까지의 낙하 횟수(불량으로 판정되는 사이클수)를 정규분포 곡선으로 표시한 후 정규 분포 곡선의 신뢰도(%)를 도 7의 그래프의 Y축으로 하여 나타내었다.
도 7을 참조하면, 그래프에서 X축은 낙하 횟수를 나타내는 사이클이며, Y축은 시료의 신뢰도(%)를 나타낸다. 즉, Y축은 최초 불량으로 판정될 때까지 반복적으로 낙하된 시료의 낙하 횟수(불량으로 판정되는 사이클수)의 정규 분포 곡선에서의 5%, 10% 등의 신뢰도(확률)을 나타낸다.
또한, 그래프에서 “●”로 연결된 F1선은 3.0 wt%의 은(Ag), 0.5 wt%의 구리(Cu) 및 나머지 wt%의 주석(Sn)을 포함하는 무연 솔더볼을 가지는 반도체 패키지를 시료로 사용한 경우의 낙하 충격 시험 결과이고, “◆”로 연결된 F2 선은 3.0 wt%의 은(Ag), 0.2 wt%의 구리(Cu) 및 나머지 wt%의 주석(Sn)을 포함하는 무연 솔 더볼을 가지는 반도체 패키지를 시료로 사용한 낙하 충격 시험결과이다. 예를 들어, 도 7에 도시된 바와 같이, 최초 불량 판정시까지의 드랍횟수를 나타내는 정규 분포 곡선상 신뢰도 5%에 해당되는 드랍 횟수는 F1라인의 경우 2회이고, F2라인의 경우 약 180회임을 알 수 있다.
그래프를 통해 확인할 수 있는 사항은, 3.0 wt%의 은(Ag), 0.2 wt%의 구리(Cu) 및 나머지 wt%의 주석(Sn)을 포함하는 무연 솔더볼을 가지는 반도체 패키지를 시료로 사용한 경우, 낙하 충격 시험에서 불량으로 판정되는 사이클수가 획기적으로 증가한다는 것이다. 도 7의 그래프에서 3.0 wt%의 은(Ag), 0.5 wt%의 구리(Cu) 및 나머지 wt%의 주석(Sn)을 함유하는 솔더볼 시료는 약 1 사이클부터 불량이 되었으나, 본 발명과 같이 3.0 wt%의 은(Ag), 0.2 wt%의 구리(Cu) 및 나머지 wt%의 주석(Sn)을 함유하는 솔더볼 시료는 약 150 사이클의 낙하가 이루어진 후에야 불량이 되었다.
도 8은 본 발명의 일 실시예에 의한 적층형 반도체 패키지의 하부 솔더 조인트부를 설명하기 위한 단면도이다.
도 8을 참조하면, 솔더볼 패드(206)는 구리(Cu)를 포함하기 때문에, 대기중에 노출될 경우, 구리(Cu)가 대기중 산소와 반응하여 표면에 산소와 구리(Cu)의 화합물이 쉽게 형성된다. 이러한 산소와 구리(Cu)의 화합물은 포토 솔더 리지스트(PSR, 204)의 오픈닝 영역에 솔더볼(203)이 부착될 때에 경계면에서 접착 강도를 떨어뜨리기 때문에 솔더볼 패드(206)의 표면에 수용성 산화방지 물질인 OSP를 도포하여 솔더볼 패드(206)의 표면을 산화로부터 보호한다.
그러나, 반도체 패키지용 기판의 제조공정중 OSP를 솔더볼 패드(206)에 도포하기 전 단계에서, 솔더볼 패드(206)에 잔류하는 이 물질(undesired material)을 제거하는 세정공정(cleaning process) 혹은 소프트 에칭(soft etching)을 실시하여 솔더볼 패드(206)의 표면을 얇은 두께로 식각한다. 이러한 식각의 범위는 솔더볼 패드(206) 전체두께의 약 5~30%이다.
상기 솔더볼(203)은 IR(Infra Red) 오븐에서 리플로우(reflow) 공정에 의해 모바일용 마더 보드(mobile type mother board)에 부착된다. 따라서, 본 발명의 0.3 wt% 이하의 구리(Cu)를 포함하는 무연 솔더볼을 사용하는 반도체 패키지는 반도체 패키지가 탑재되는 인쇄회로기판으로까지 확장 적용할 수 있다.
OSP를 솔더볼 패드 위에 코팅한 경우, 솔더볼(103) 부착 이전에 OSP를 제거하기 위해 솔더볼 패드(106) 표면에 유기용제인 플럭스(flux)를 도포하고, IR(Infra Red) 오븐에서 리플로우(reflow) 공정을 진행하고, 이를 세정(clean)하는 공정을 수행한다.
도 9는 본 발명의 일실시예에 따른 반도체 패키지 제조 방법을 설명하는 순서도이다.
도 2 및 도 9를 참조하면, 먼저 제1 인쇄회로기판(102)상에 솔더볼 패드(106)를 형성하고(단계 S901), 상기 솔더볼 패드(106)가 형성된 제1 인쇄회로기판(102)과 적어도 하나의 반도체 칩을 본딩 와이어(104) 등을 이용하여 전기적으로 연결한다(단계 S903). 예를 들어, 상기 적어도 하나의 반도체 칩은 복수개의 반도체 칩들로서, 상기 제1 인쇄회로기판 상에 복수개의 반도체 칩들이 수직하게 적층 될 수 있다.
상기 솔더볼 패드(106)에 0.3 wt% 이하의 구리(Cu)를 포함하는 제1 무연(lead free) 솔더볼(103)을 부착한다(단계 S905). 여기서, 솔더볼(103)은 솔더볼 패드(106), 비어홀(121), 메탈 라인(125) 및 본딩 와이어(104)를 통해 상기 적어도 하나의 반도체 칩과 전기적으로 연결될 수 있다.
상기 제1 무연 솔더볼(103)과 솔더볼 패드(106)가 형성된 제2 인쇄회로기판(202)을 솔더볼 패드(106)를 통하여 전기적으로 연결한다(단계 S907). 솔더볼 패드(206)이 형성된 제2 인쇄회로기판(202)에 제2 무연 솔더볼(203)을 솔더볼 패드(206)를 통하여 전기적으로 연결한다(단계 S909).
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 무연 솔더볼의 구리(Cu)의 함량 조절, 솔더 조인트부의 구리(Cu)의 함량 조절을 통해 다양한 형태의 적층형 반도체 패키지에 대한 충격 특성을 현저하게 개선할 수 있다. 특히, 모바일 폰과 같은 전자장치의 마더 보드에 부착된 적층형 반도체 패키지의 충격 특성을 획기적으로 개선할 수 있다.

Claims (22)

  1. 솔더볼 패드가 구비된 인쇄회로기판;
    상기 인쇄회로기판과 전기적으로 연결된 적어도 하나의 반도체 칩; 및
    상기 솔더볼 패드에 부착되며, 0.3 wt% 이하의 구리(Cu)를 포함하는 무연(lead free) 솔더볼을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 무연 솔더볼은 약3.0~4.0wt%의 은(Ag), 약0.1~0.3wt%의 구리(Cu) 및 나머지 wt%의 주석(Sn)을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 무연 솔더볼은 약3.0~4.0wt%의 은(Ag), 약0.2wt%의 구리(Cu) 및 나머지 wt%의 주석(Sn)을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 무연 솔더볼이 부착된 상기 솔더볼 패드는 0.3 wt% 이하의 구리(Cu) 함량을 갖는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 반도체 패키지는 모바일 폰(mobile phone)용 마더 보드(mother board)에 사용되는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 적어도 하나의 반도체 칩은 상기 인쇄회로기판 상에 수직하게 적층된 복수개의 반도체 칩인 것을 특징으로 하는 반도체 패키지.
  7. 솔더볼 패드가 구비된 제1 인쇄회로기판;
    상기 제1 인쇄회로기판과 전기적으로 연결된 적어도 하나의 반도체 칩;
    상기 솔더볼 패드에 부착되며, 0.3 wt% 이하의 구리(Cu)를 포함하는 제1 무연(lead free) 솔더볼;
    상기 제1 무연 솔더볼과 전기적으로 연결되는 제2 인쇄회로기판; 및
    상기 제2 인쇄회로기판과 전기적으로 연결되는 제2 무연 솔더볼을 구비하는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 제1 무연 솔더볼은 약3.0~4.0wt%의 은(Ag), 약0.1~0.3wt%의 구리(Cu) 및 나머지 wt%의 주석(Sn)을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제7항에 있어서,
    상기 제1 무연 솔더볼은 약3.0~4.0wt%의 은(Ag), 약0.2wt%의 구리(Cu) 및 나머지 wt%의 주석(Sn)을 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제7항에 있어서,
    상기 제1 무연 솔더볼이 부착된 상기 솔더볼 패드는 0.3 wt% 이하의 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제7항에 있어서,
    상기 제1 무연 솔더볼은 상기 제2 무연 솔더볼 보다 큰 것을 특징으로 하는 반도체 패키지.
  12. 제7항에 있어서,
    상기 솔더볼 패드는 표면에 형성된 니켈(Ni) 도금 층을 구비하는 것을 특징으로 하는 반도체 패키지.
  13. 제7항에 있어서,
    상기 제2 무연 솔더볼은 0.5 wt% 이하의 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제7항에 있어서,
    상기 제2 인쇄회로기판은 OSP(Organic Solderability Preservatives) 구리(Cu) 솔더 패드를 더 구비하는 것을 특징으로 하는 반도체 패키지.
  15. 제7항에 있어서,
    상기 적어도 하나의 반도체 칩은 제1 인쇄회로 기판 상에 수직하게 적층된 복수개의 반도체 칩인 것을 특징으로 하는 반도체 패키지.
  16. 제7항에 있어서,
    상기 반도체 패키지는 모바일 폰(mobile phone)용 마더 보드(mother board)에 사용되는 것을 특징으로 하는 반도체 패키지.
  17. 제1 인쇄회로기판상에 솔더볼 패드를 형성하는 단계;
    상기 솔더볼 패드가 형성된 제1 인쇄회로기판과 적어도 하나의 반도체 칩을 전기적으로 연결하는 단계;
    상기 솔더볼 패드에 0.3 wt% 이하의 구리(Cu)를 포함하는 제1 무연(lead free) 솔더볼을 부착하는 단계;
    상기 제1 무연 솔더볼과 제2 인쇄회로기판을 전기적으로 연결하는 단계;
    상기 제2 인쇄회로기판에 제2 무연 솔더볼을 전기적으로 연결하는 단계를 구비하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  18. 제17항에 있어서,
    상기 제1 무연 솔더볼은 약3.0~4.0wt%의 은(Ag), 약0.1~0.3wt%의 구리(Cu) 및 나머지 wt%의 주석(Sn)을 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  19. 제16항에 있어서,
    상기 제1 무연 솔더볼이 부착된 상기 솔더볼 패드는 0.3 wt% 이하의 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  20. 제17항에 있어서,
    상기 제1 무연 솔더볼은 상기 제2 무연 솔더볼 보다 큰 것을 특징으로 하는 반도체 패키지 제조 방법.
  21. 제17항에 있어서,
    상기 제2 무연 솔더볼은 0.5 wt% 이하의 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  22. 제17항에 있어서,
    상기 적어도 하나의 반도체 칩은 상기 제1 인쇄회로 기판상에 복수개의 반도체 칩들이 수직하게 적층되는 것을 특징으로 하는 반도체 패키지 제조 방법.
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