JP2007266540A - 半導体装置及びその製造方法 - Google Patents

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semiconductor
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Masakuni Shibamoto
正訓 柴本
Takeshi Hayama
剛 巴山
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Elpida Memory Inc
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Abstract

【課題】 特に厚さ方向のサイズを大きくすることなく複数の半導体素子を積層した構造を持つ半導体装置を提供する。
【解決手段】 半導体素子２０をフリップチップ接続により搭載した子回路基板１０を複数枚、親回路基板３０に積層した半導体装置である。前記子回路基板は前記半導体素子より大きなサイズを有する。各子回路基板は、前記半導体素子の搭載面側を前記親回路基板側に向け、一段目の前記半導体素子と前記親回路基板との間、二段目以降の前記半導体素子とこれに対向している前記子回路基板における半導体素子の非搭載面側との間をそれぞれ接着材３３で接着して積層されている。
【選択図】 図５

Description

本発明は半導体装置に関し、特に複数の半導体素子を積層した構造を持つ半導体装置及びその製造方法に関する。
近年、半導体装置は高速化、大容量化と共に、装置の小型化のためにパッケージの小型化が進められている。特に、携帯電子機器においてはパッケージ内部に複数の半導体素子を搭載したＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）が採用されている。ＭＣＰでは少なくとも１つの半導体素子が不良であった場合、良品であった半導体素子も不良として取り扱わなければならず、コストの観点で不利であった。このような不利を解消するために半導体素子そのものを予めテストすることも可能であるが、その出力端子の間隔が狭くテスト治具の確立、シリコン単体による割れ等の問題がある。
そこで、予め良品確認を行ったパッケージを積層する構造が有望である。
図７、図８、図９は従来のＤＲＡＭで採用されている積層パッケージの例を示す。
図７はＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）を採用した積層パッケージを側面から見た図である。回路基板６１に半導体素子６２を搭載してなるパッケージが２層積層されている。上下のパッケージ間の接続は、上下の回路基板６１にそれぞれ設けられた半田ボール接続端子６３の間を半田ボール６４で接続することで実現される。なお、半導体素子６２は接着材６５で回路基板６１に接着されている。
この積層パッケージでは、パッケージを積層する前に各パッケージにおける半導体素子の良品判定を行える為、積層前に半導体素子の特性を判定できることが有利である。しかし、パッケージを薄型化するため半導体素子６２と回路基板６１の熱膨張係数の差からパッケージの反りを引き起こし、接続信頼性の低下を招くほか、半導体素子６２の外周に配置する半田ボール６４の面積的な配置制約等があり、パッケージサイズが大型化するという問題を有している。
図８はパッケージ内部で２つの半導体素子を積層した、内部積層による積層パッケージを側面から示した断面図である。回路基板７１上に２つの半導体素子７２が接着材７５を介して積層されている。各半導体素子７２と回路基板７１上の金線接続用端子７３との間が金線７６で接続される。回路基板７１の半導体素子実装面側は封止樹脂７７でパッケージされる一方、反対面側には外部回路と接続するために複数の半田ボール７４が設けられる。
この積層パッケージでは、金線７６で２つの半導体素子７２と１つの回路基板７１を接続する為、薄型化に有利であり、金線７６による多種の結線仕様への修正が可能である。その一方、半導体素子の状態で完全良品をテストしないと、積層後に一方の半導体素子の不良により他方の良品の半導体素子も不良扱いになる、または性能の一致しない半導体素子が組み合わされてしまう等の問題を有している。
前述したように、ウエハーレベル、チップレベルでテストすることも可能ではあるが、とても壊れやすいシリコンを直接テストする必要があるため、信頼性やテスト費用等に課題を有している。
図９はＰｉＰ（Ｐａｃｋａｇｅ ｉｎ Ｐａｃｋａｇｅ）を採用した積層パッケージを側面から示した断面図である。半導体素子８２を接着材８５−１を介して子回路基板８３に搭載した後、金線８６−１で半導体素子８２と子回路基板８３上の金線接続用子回路基板端子８３−１とを接続し、続いて子回路基板８３の半導体素子実装面側を封止樹脂８７−１でパッケージする。このパッケージを、スペーサ８８を介して接着材８５−２で接着して積層するとともに、この積層体を接着材８５−３を介して親回路基板１００に搭載する。次に、子回路基板８３上の金線接続用子回路基板端子８３−２と親回路基板１００上の金線接続用親回路基板端子１０３とを金線８６−２で接続し、続いて親回路基板１００の積層体実装面側を封止樹脂８７−２でパッケージする。親回路基板１００の積層体実装面側と反対面側には外部回路と接続するために複数の半田ボール１０４が設けられる。
この積層パッケージでは、パッケージを積層する前に各パッケージの良品判定を行える為、積層前に半導体素子の特性を判定できることが有利である。しかし、下側のパッケージにおいて金線を接続する為には上側に搭載する半導体素子は下側よりも小型化する必要がある上に、金線をボンディングする為にはスペーサ８８等の部品を介在させて上下のパッケージ間の間隔を確保する必要があるため厚さ、つまりサイズが大きくなるという問題がある。
一方、特許文献１にも積層パッケージ構造が説明されている。これは上段の半導体チップをフレキシブルなテープ基板にフリップチップ接続し、フリップチップ接続しない面を下側の半導体チップと接着し、フリップチップ接続した面から金線で接続を行う。しかし、この構造の場合、金線接続する部分の下側に半導体チップが無いとフレキシブルなテープ基板が変形し金線接続が困難になる。また、フリップチップ接続した面から金線接続を行うとテープ基板と上段の半導体チップ間に施されるアンダーフィル材がはみ出すため、半導体チップ端と金線接続部の距離を十分確保する必要があり、半導体装置のサイズが大型化してしまう等の問題を有する。
特開２００１−２２３３２６号公報
上記のような問題点に鑑み、本発明の課題は、特に厚さ方向のサイズを大きくすることなく複数の半導体素子を積層した構造を持つ半導体装置を提供することにある。
本発明は、子回路基板における半導体素子の非搭載面を上に向けて積層搭載することでスペーサを用いずに且つパッケージ外形を大型化せずに積層パッケージを実現するものである。つまり、本発明による半導体装置は、フリップチップ接続により半導体素子を搭載した子回路基板を予めテストしたうえで積層するようにし、特に子回路基板のサイズを半導体素子より一回り大きくして半導体素子の非搭載面に金線接続用の端子を配置することでスペーサを用いず且つ下側の半導体素子のサイズの影響を受けることなく小型化を実現するものである。
より具体的には、本発明は、半導体素子をフリップチップ接続により搭載した子回路基板を複数枚、親回路基板に積層した半導体装置であって、前記子回路基板は前記半導体素子より大きなサイズを有し、各子回路基板は、前記半導体素子の搭載面側を前記親回路基板側に向け、一段目の前記半導体素子と前記親回路基板との間、二段目以降の前記半導体素子とこれに対向している前記子回路基板における半導体素子の非搭載面側との間をそれぞれ接着材で接着して積層されていることを特徴とする。
本発明による半導体装置においては、各子回路基板は、前記半導体素子よりはみ出したエリアで且つ前記半導体素子の非搭載面に金線接続用の子回路基板端子を有し、前記親回路基板に設けられた親回路基板端子と金線で接続されていることが望ましい。
本発明による半導体装置においてはまた、前記親回路基板における子回路基板の非搭載面側に半田ボールを設けることに加えて、受動部品が搭載されても良い。
本発明による半導体装置においてはさらに、前記親回路基板における子回路基板の積層部全体が封止樹脂でモールドされることが望ましい。
本発明によればまた、半導体素子を搭載した子回路基板を複数枚、親回路基板に積層して半導体装置を製造する方法において、前記半導体素子をこれより大きなサイズを持つ子回路基板にフリップチップ接続により搭載する工程と、一段目の子回路基板を、該一段目の前記半導体素子の搭載面側を前記親回路基板側に向けて該一段目の前記半導体素子と前記親回路基板との間を接着材で接着して搭載する工程と、搭載された一段目の子回路基板と前記親回路基板との間を金線で接続する工程と、二段目の子回路基板を、該二段目の前記半導体素子とこれに対向している前記一段目の子回路基板における半導体素子の非搭載面側との間を接着材で接着して積層する工程と、積層された前記二段目の子回路基板と前記親回路基板との間を金線で接続する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
本製造方法においては、各子回路基板と前記親回路基板との間の金線による接続は、各子回路基板において前記半導体素子よりはみ出したエリアで且つ前記半導体素子の非搭載面に設けられた金線接続用の子回路基板端子と、前記親回路基板に設けられた親回路基板端子との間で行われることが望ましい。
本発明によれば、半導体素子を含む子回路基板のテストが完了した状態で積層するため歩留低下を抑えられ、且つフリップチップ接続を用い子回路基板のサイズを半導体素子より大きくすることで同一子回路基板の積層の場合でもスペーサを用いずに高信頼度で高さを抑えることが可能である。
また、予め子回路基板をテストすることができる為、特性の良好なもの同士を積層できるため積層後に歩留を低下させることなく安定的に低コストな半導体装置を提供することが可能となる。
本発明によるパッケージ構造を採用した半導体装置は、同一の半導体素子を積層する場合、小型化と低コスト化を実現できる。
（実施例１）
本発明の第１の実施例について、図１〜図５を参照して詳細に説明する。
図１、図２、図３はそれぞれ子回路基板１０に半導体素子２０を搭載した上面図、下面図、側面図である。子回路基板１０は少なくとも２層の配線層１０−１（図４）を有し、これらの配線層１０−１と半導体素子２０はフリップチップ工法を用いて接続される。子回路基板１０は、３層以上の配線層を持つ、いわゆる多層構造の回路基板であっても良い。
図４は配線層１０−１と半導体素子２０とをフリップチップ接続した部分の断面図である。半導体素子２０には半導体素子端子２１を介して予め金バンプ２２が形成され、子回路基板１０に予め塗布された半田１１によって接続される。接続後、接続部には応力集中を回避する為、アンダーフィル材１２が充填されている。なお、接続の方法は、図示のような金バンプ２２と半田１１に限定するものではなく、他の材料による接続であっても構わない。但し、半導体素子端子２１直上の子回路基板１０に開口を設け封止樹脂で覆った構造の子回路基板でも可能であるが、半導体素子非搭載面に封止樹脂による凹凸が発生する為、積層時の安定性の観点から望ましい方法ではない。子回路基板１０のサイズは少なくとも搭載した半導体素子２０よりも一回り以上大きく、上に積層搭載する際の搭載精度（０．３ｍｍ程度）に合わせサイズを選定する。
また、子回路基板１０の材質はガラスエポキシ樹脂かセラミック等の強度のある材料である必要がある。なぜなら、半導体素子２０の外側において金線（図５の２３）で接続する為、子回路基板１０の材質が薄いポリイミド樹脂の場合は金線接続の衝撃により子回路基板１０が変形し金線を成形できないことがあるためである。子回路基板１０の材質を最適化することで金線を成形する際も金線成形時の応力に対し子回路基板１０のたわみを最小限に抑えることが出来、信頼性の高い半導体装置を提供することができる。子回路基板１０において半導体素子２０の搭載面と同じ側に金線接続用子回路基板端子を設けることは可能であるが、アンダーフィル材１２のはみ出しの制御や以降で説明するテスト用端子（図２、図４の１３）を経由した配線が複雑になる為、適切な配置ではない。また、子回路基板１０の半導体素子２０を搭載しない側の面（非搭載面）には半導体素子端子２１から金線接続用子回路基板端子１４（図２、図５）まで引回された配線の途中にソルダーレジスト開口により形成されたテスト用端子１３が設けられ、子回路基板１０をＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＳＯＮ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｎｏｎｌｅａｄ）等のパッケージとして積層搭載する前にテスト工程を完了することが出来る。また、テスト用端子１３にはテストソケットとの接触抵抗を小さくするため金めっきを施すことが望ましいが、これに限定されるものではない。
図４において、子回路基板１０は、基板ベース材１０−２の両面に配線層１０−１を有するほか、両配線層の配線パターンを接続するスルーホール１０−３、配線パターンを覆うソルダーレジスト１０−４等を有する。
図５は同じ子回路基板１０を親回路基板３０上に２枚積層搭載した断面図である。２枚の子回路基板１０はそれぞれ、半導体素子２０の搭載面を下側にし、非搭載面を上側にして積層されている。
親回路基板３０は、子回路基板１０の金線接続用子回路基板端子１４と金線２３で接続する為の金線接続用親回路基板端子３１を形成するとともに、その反対面に半田ボール３２用の端子を形成する為、少なくとも２層以上の配線層を有している必要がある。
子回路基板１０の親回路基板３０への搭載は従来使用している液状の接着材３３で行う。つまり、半導体素子２０とフリップチップ接続した子回路基板１０はパッケージが大きく反ることも予想される為、反りの段差に対応できる液状の接着材が望ましい。但し、接着材は液状に限定するものでは無く、シート状の接着材を用いても構わない。
半導体素子２０を搭載した最下段の子回路基板１０を搭載した後、金線２３で子回路基板１０の金線接続用子回路基板端子１４と親回路基板３０の金線接続用親回路基板端子３１とを接続する。接続された金線接続用親回路基板端子３１は親回路基板３０内で最終的な外部出力端子である半田ボール３２に接続される。接続が完了した後、再度液状樹脂によって最下段の子回路基板１０に形成した金線２３を変形させないようにして、半導体素子２０を搭載した二段目の子回路基板１０を積層搭載し、同様に金線２３で子回路基板１０の金線接続用子回路基板端子１４と親回路基板３０の金線接続用親回路基板端子３１とを接続する。
上記のように、最下段の子回路基板１０に搭載されている半導体素子２０と親回路基板３０との間が接着材３３で接着され、二段目の子回路基板１０に搭載されている半導体素子２０とこれに対向している最下段の子回路基板１０における半導体素子の非搭載面側との間が接着材３３で接着される。
本実施例による半導体装置においては、上下二段の子回路基板１０のいずれも、金線２３による親回路基板３０との接続は、半導体素子２０の搭載面とは反対側の面、つまり図５で言えば上面側に形成された金線接続用子回路基板端子１４との間で行われている。つまり、各子回路基板１０は、半導体素子２０よりはみ出したエリアで且つ半導体素子の非搭載面に金線接続用の子回路基板端子１４が設けられ、親回路基板３０に設けられた親回路基板端子３１と金線２３で接続される。
積層搭載する子回路基板１０のサイズは同じでも異なっても構わないし、子回路基板１０でないものの上に次の子回路基板１０を積層搭載することも可能である。半導体素子２０に対し子回路基板１０のサイズを一回り大きくしたことで、子回路基板１０のオーバーハング量を搭載する側の大きさに影響されること無く一定にすることが出来るため制限の少ないパッケージ構造を可能にしている。
なお、半導体素子２０を搭載した側に金線接続用子回路基板端子１４を設けることも可能である。しかし、フリップチップ接続で用いたアンダーフィル材１２のはみ出しにより金線接続用子回路基板端子１４が覆われないように配置する必要があるため、結果として子回路基板１０のサイズを拡大するおそれがあり、望ましくない。
全ての子回路基板１０と親回路基板３０を接続した後に封止樹脂３４を用いたトランスファーモールドにて全体を封止して保護し、半田ボール３２を形成する。なお、積層搭載する子回路基板１０は２つ以上であり、積層した枚数だけ工程を繰り返すことで高密度半導体装置を提供できる。
積層される半導体素子２０は、予め子回路基板１０に搭載された状態でテストされ、不良品は除かれる。そして、テストの結果、できるだけ性能の近い半導体素子を選んで積層することが望ましい。
第１の実施例による効果は以下の通りである。
半導体素子は、そのテストが完了した状態で積層されるため歩留低下を抑えられ、且つフリップチップ接続を用い子回路基板のサイズを半導体素子より大きくすることで同一子回路基板の積層の場合でもスペーサを用いずに高信頼度で高さを抑えることが可能である。
また、半導体素子を含む子回路基板を予めテストすることができる為、特性の良好なもの同士を積層でき、積層後に歩留を低下させることなく安定的に低コストな半導体装置を実現することが可能となる。
（実施例２）
図６を参照して、本発明の第２の実施例について詳細に説明する。第２の実施例においては、電気的な特性向上のため親回路基板３０に受動部品４０が搭載されている。受動部品４０以外については図５と同じであるので説明は省略する。受動部品４０の搭載は子回路基板１０であっても良い。また、受動部品４０の搭載場所は任意であるが、半導体装置のサイズを大型化させないためには親回路基板３０の半田ボール３２を搭載した面に配置するのが望ましい。しかし、これに限定するものではない。
また、基板内蔵技術を用い、親回路基板３０や子回路基板１０の配線上にコンデンサや抵抗を形成しても良い。
さらに、上側に積層搭載する子回路基板の大きさを下側に搭載した子回路基板より小型化し、上側の子回路基板に対する金線接続工程を容易にすることも可能である。但し、子回路基板の大きさは少なくとも半導体素子以上の大きさとする必要がある。
本発明は、半導体装置、特にＤＲＡＭを高密度実装する電子機器用の半導体装置に適している。
図１は、本発明の第１の実施例における子回路基板の上面図である。 図２は、本発明の第１の実施例における子回路基板の下面図である。 図３は、本発明の第１の実施例における子回路基板の側面図である。 図４は、本発明の第１の実施例における子回路基板と半導体素子との接続部を拡大して示した断面図である。 図５は、本発明の第１の実施例による二段積層構造の半導体装置を示す側面断面図である。 図６は、本発明の第２の実施例による、受動部品を搭載した半導体装置の側面断面図である。 図７は、ＰｏＰを採用した従来の二段積層構造の半導体装置を示す側面図である。 図８は、従来の内部積層型の半導体装置を説明するための側面断面図である。 図９は、ＰｉＰを採用した従来の二段積層構造の半導体装置を説明するための側面断面図である。
符号の説明
１０ 子回路基板
１１ 半田
１２ アンダーフィル材
１３ テスト用端子
１４ 金線接続用子回路基板端子
２０ 半導体素子
２１ 半導体素子端子
２２ 金バンプ
２３ 金線
３０ 親回路基板
３１ 金線接続用親回路基板端子
３２ 半田ボール
３３ 接着材
４０ 受動部品

Claims (6)

  1. 半導体素子をフリップチップ接続により搭載した子回路基板を複数枚、親回路基板に積層した半導体装置であって、
    前記子回路基板は前記半導体素子より大きなサイズを有し、
    各子回路基板は、前記半導体素子の搭載面側を前記親回路基板側に向け、一段目の前記半導体素子と前記親回路基板との間、二段目以降の前記半導体素子とこれに対向している前記子回路基板における半導体素子の非搭載面側との間をそれぞれ接着材で接着して積層されていることを特徴とする半導体装置。
  2. 各子回路基板は、前記半導体素子よりはみ出したエリアで且つ前記半導体素子の非搭載面に金線接続用の子回路基板端子を有し、前記親回路基板に設けられた親回路基板端子と金線で接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記親回路基板における子回路基板の非搭載面側には半田ボールが設けられると共に、受動部品が搭載されることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記親回路基板における子回路基板の積層部全体が封止樹脂でモールドされていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 半導体素子を搭載した子回路基板を複数枚、親回路基板に積層して半導体装置を製造する方法において、
    前記半導体素子をこれより大きなサイズを持つ子回路基板にフリップチップ接続により搭載する工程と、
    一段目の子回路基板を、該一段目の前記半導体素子の搭載面側を前記親回路基板側に向けて該一段目の前記半導体素子と前記親回路基板との間を接着材で接着して搭載する工程と、
    搭載された一段目の子回路基板と前記親回路基板との間を金線で接続する工程と、
    二段目の子回路基板を、該二段目の前記半導体素子とこれに対向している前記一段目の子回路基板における半導体素子の非搭載面側との間を接着材で接着して積層する工程と、
    積層された前記二段目の子回路基板と前記親回路基板との間を金線で接続する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  6. 各子回路基板と前記親回路基板との間の金線による接続は、各子回路基板において前記半導体素子よりはみ出したエリアで且つ前記半導体素子の非搭載面に設けられた金線接続用の子回路基板端子と、前記親回路基板に設けられた親回路基板端子との間で行われることを特徴とする請求項５に記載の半導体装置の製造方法。
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