JP2002237568A - 基板上垂直組立体用の折り曲げた相互接続体上にスタックしたチップスケールパッケージ - Google Patents

基板上垂直組立体用の折り曲げた相互接続体上にスタックしたチップスケールパッケージ

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JP2002237568A JP2001387805A JP2001387805A JP2002237568A JP 2002237568 A JP2002237568 A JP 2002237568A JP 2001387805 A JP2001387805 A JP 2001387805A JP 2001387805 A JP2001387805 A JP 2001387805A JP 2002237568 A JP2002237568 A JP 2002237568A
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Abstract

(57)【要約】 【課題】 基板上の垂直組立体用の相互接続フィルム上
にスタックするチップスケールパッケージの構造と方
法。 【解決手段】 相互接続体(101)は、第１表面(102)上に
相互に隣接して形成された複数の半導体デバイスを接続
するために、第１表面上の電気的導電ライン(104)を有
する。相互接続体は、さらに第１表面から第２表面(10
3)へ延びる導電性経路を有し、第２表面上に第１と第２
の複数ポートを形成する。第１の複数ポート(105)の中
心間距離は、第２の複数ポート(106)の中心間距離より
小さい。半導体デバイス(140,141)の垂直スタックは、
集積回路チップ(130,133)のパッケージ、及び／又は受
動素子を有するストリップ状可撓性相互接続(101)を折
り曲げ、他の部品に半田付け可能な結合部材(107)を取
付けることにより形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的には半導体
デバイス及び方法の分野に関し、より詳しくは、基板上
の垂直組立体用の相互接続フィルム上にスタックするチ
ップスケールパッケージの構造と方法に関する。
【０００２】
【従来の技術】半導体デバイスの多くの用途で、必要な
デバイスを近接して、例えばクラスターとして配置する
と有利である。２つか少数の半導体チップのみが必要な
ときは、所望のように近接させ、また必要スペースを最
小限にするため、色々の提案がされてきた。典型的に
は、これらの配置は、基板上の半導体チップの組立体で
あり、特定のカプセル封じがある場合とない場合があ
る。これらの配置には、通常「マルチチップモジュー
ル」という言葉が使用される。カプセル封じされた組立
体には、「マルチチップパッケージ」という言葉が導入
された。他の組立体では、チップ即ち完成したパッケー
ジが相互にスタックされ、相互接続されたデバイスの階
層を形成する。
【０００３】長年の間、マルチチップモジュールとマル
チチップパッケージ、即ちスタックしたデバイスは限ら
れた市場しかなかった。しかし、集積回路の用途が急速
に拡大したので、最近この市場は著しく拡大している。
しかし、この市場に参入するには、マルチチップ製品は
いくつかの条件に合う必要がある。
【０００４】・マルチチップ製品は、シングルチップ製
品では得られない性能特性を顧客に提供しなければなら
ない。これは、マルチチップ製品は、シングルチップ製
品の発達を飛び越す必要があることを意味する。 ・マルチチップ製品は、顧客が短い納期で得られる必要
がある。これは、マルチチップ製品が、容易に得られる
部品と製造方法を使用する必要があることを意味する。
【０００５】・マルチチップ製品は、顧客にコスト上の
利点を提供する必要がある。これは、マルチチップ製品
の設計と製造は、通常と異なる又は追加の処理ステップ
をなくす必要があることを意味する。 ・マルチチップ製品は、低コストで所有出来る必要があ
る。これは、動作の信頼性が備わっている必要があるこ
とを意味する。
【０００６】多くのマルチチップパッケージが、刊行物
と特許に記述されている。例えば、1989年8月29日の米
国特許第4,862,322号（Bickfoldら、「Double Electron
ic Device Structure having Beam Leads Solderlessly
Bonded between Contact Locations on each Device a
nd Projecting Outwardly from Therebetween」）は、
２つのチップが相互に向き合い、入力／出力端子がビー
ムリードにより接合されている構造を記述している。し
かし、材料、処理、制御の高コストのため、ビームリー
ド技術は、主流の製造方法にはならなかった。
【０００７】1994年7月19日付米国特許第5,331,235号
（H. S. Chun、「Multi-tip Semiconductor Packag
e」）では、テープボンディング（ＴＡＢ）プラスチッ
クテープを使用して、相互に向き合う同一の種類の２つ
のチップを相互接続して対にする。次に、これらの対の
１つ又はそれ以上が、カプセル封じパッケージに組立て
られ、その中でプラスチックテープは、パッケージの外
側に到達する金属リードに接続され、表面マウントとボ
ード取付け用のリード又はピンを形成する。プラスチッ
クテープが高コストで、バッチ処理が出来ないので、テ
ープボンディング技術は、半導体製造の片隅にあった。
【０００８】マルチチップデバイスについて幾つかの提
案がされ、２つ又はそれ以上のチップが並べて配置さ
れ、支持基板又はリードフレームパッドに取付けられ
た。1つの例は、1994年10月4日付米国特許第5,352,632
号（H. Sawaya、「Multichip Packaged Semiconductor
Device and Method for Manufacturing the Same」）で
ある。普通は異なる種類のチップが、最初に可撓性樹脂
テープにより相互接続され、次に樹脂パッケージ内にシ
ールされる。テープは、パッケージから突き出す金属リ
ードに取付けられ、通常の表面マウントされる。他の例
は、1994年12月13日付米国特許第5,373,188号（Michii
ら、「Packaged Semiconductor Device including Mult
iple semiconductor Chips and Cross-over Lead」）で
ある。普通は異なる種類のチップがリードフレームのチ
ップパッドに取付けられ；その入力／出力端子はリード
フレームの内側リードにワイヤボンディングされる。さ
らに、半導体チップの上又は下に他のリードが使用さ
れ、長スパンのワイヤボンディングでは届かない端子間
を相互接続する。最後に、組立体が、プラスチックパッ
ケージ内にカプセル封じされる。これらの両方の例で、
チップは並べておかれるので、最終製品は大きくなる。
これと反対に、今日の用途では、さらに小さい半導体製
品でボード上の面積が小さいことが必要である。
【０００９】1995年8月1日付米国特許第5,438,224号（P
apageogeら、「Integrated CircuitPackage having a F
ace-to-Face IC Chip Arrangement」）は、回路基板上
にＩＣチップ配置がスタックされた集積回路（ＩＣ）パ
ッケージを開示する。２つのチップは向き合って位置
し、テープボンディングテープで出来た基板又はチップ
間に挟まれた可撓性回路を有し、フリップチップと外部
回路の端子間に電気接続を与え；組立体には別体の機械
的支持体が必要である。このコストに加えて、チップの
堅固な支持体がないので、製造は困難である。
【００１０】1998年6月23日付米国特許第5,777,480号
（Maら、「Method of Leads betweenChip Assembly」）
は、ＩＣのリードフレームのフィンガーを使用して、半
田又は導電性バンプにより複合チップのボンディングパ
ッドに取付けることを教示して、ＩＣの密度を増加させ
る。好適な実施の形態では、１つの組の両方のチップは
機能が同じであるが、この方法は、異なるボンディング
パッドの配置を有するチップにも使える。しかし、この
場合、特に、ボンディングワイヤが使用できないので、
リードフレームはカスタム化した構成で、リードのフィ
ンガーは不均一な長さとする必要がある。これらのいわ
ゆるチップ間可変リードの製造は、高価なリードフレー
ム製造装置と技術が必要である。さらに、２つのチップ
とカスタム化したリードフレームの間に、パッシベーシ
ョン層を配置し、電気的短絡の可能性を無くす必要があ
り、さらに材料と処理コストが増す。
【００１１】2000年7月4日付米国特許第6,084,778号（M
alhiら、「Three-dimensional Assembly using Flexibl
e Wiring Board」）は、上に相互接続体のパターンを有
し、複数の電気部品が相互接続体に結合する可撓性スト
リップを記述する。可撓性プリントワイヤリングボード
は、自身の上に折曲げられ、３次元回路を提供する。し
かし、この特許は、チップサイズパッケージの細かいピ
ッチのパッドパターンを、半田ボール取付けに適した典
型的な大きいピッチに変更する必要性を述べていない。
また、パッケージ設計の一部として可撓性相互接続体を
使用する集積回路デバイスを提供することもない。
【００１２】２つの最近の米国特許出願、1999年12月17
日出願の第60/172,186号（Roldaら、「Multi-Flip-Chip
Semiconductor Assembly」）と、2000年11月16日出願
の第60/249,385号（Coyleら、「Flip-chip on Assembly
for Ball Grid Array Packages」）では、フリップチ
ップ組立体技術が、半田ボールを使用する典型的なピッ
チから金バンプを使用する細かいピッチまでについて、
記述されている。しかし、これらのアプローチは、製品
の組立には依然として高価すぎる。半導体の市場で、特
にチップスケールのデバイスの製品にはコストは主な推
進力になっている。
【００１３】
【発明が解決しようとする課題】それゆえ、実施可能で
検証された組立てとカプセル封じ技術に基づいて、マル
チチップパッケージ用の低コストの方法を緊急に確立す
る必要性がある。その方法は、異なる半導体製品の種類
と設計とプロセスの変化の広い範囲に適用するのに十分
融通性があり、現存する製造方法に追加のコストがかか
らず、高品質で高信頼性の製品を提供する必要がある。
これらの革新を達成し、同時に製造のサイクルタイムを
短くし、スループットを増すのが好ましい。
【００１４】
【課題を解決するための手段】集積回路チップ、パッケ
ージ、及び／又は受動素子を組立てたストリップ状可撓
性相互接続組立体を折り曲げ、他の部材に半田付け可能
な結合部材を取付けることにより、半導体デバイスの垂
直スタックが形成される。
【００１５】本発明は、第１、第２表面を有する電気的
絶縁材料のストリップ状可撓性相互接続体を備える半導
体組立体を記述する。相互接続体は、第１表面上に相互
に隣接して形成された複数の半導体デバイスを接続する
ために、第１表面上の電気的導電ラインを有する。相互
接続体は、さらに第１表面から第２表面へ延びる電気的
導電性経路を有し、第２表面上に電気的ポートを形成す
る。該ポートは、第１と第２の複数ポートを備え、第１
の複数ポートの中心間距離は、第２の複数ポートの中心
間距離より小さい。
【００１６】相互接続体は、前記隣接する半導体デバイ
スが相互の上にスタックするように折り曲げられる。組
立体は、複数の第１電気結合部材を有する少なくとも１
つの追加の半導体デバイスを備え、これらの第１電気結
合部材は第１の複数ポートに取付けられる。最後に、他
の部品に取付けるのに適した複数の第２電気結合部材
が、第２の複数のポートに取付けられる。
【００１７】本発明は、任意の大きさのデバイスに適用
することが出来るが、好適な実施の形態はチップスケー
ルとチップサイズのパッケージ等の小さい形態のデバイ
スである。
【００１８】他の好適な実施の形態では、可撓性相互接
続体により、取付けられた別体のデバイス用の細かいピ
ッチのランドパッドから、半田付け可能な結合部材用の
顧客所望のピッチへ移行することが出来る。別体のデバ
イスには、細かいピッチのバンプ付きチップスケールパ
ッケージと、細かいピッチのバンプ付きフリップチップ
が含まれる。
【００１９】本発明の１態様では、薄い縦断面内にピン
数の多いチップスケールデバイスを組立てるための低コ
ストの方法とシステムを提供する。本発明の他の態様で
は、能動及び受動素子のための複合フットプリント技術
を使用することにより、高い生産のスループットを提供
する。
【００２０】本発明の他の態様では、寄生抵抗とインダ
クタンスを最小限にすることにより、製品の電気的性能
を改善する。本発明の他の態様では、余分なコスと無し
に、製造過程の制御により、高品質の制御と信頼性の保
証を与える。
【００２１】本発明の他の目的は、可撓性ある薄い縦断
面で信頼性ある組立体のコンセプトを導入し、半導体製
品の多くの種類に適用することが出来、幾つかの次世代
製品に適用できるようにすることである。本発明の他の
目的は、資本投資のコストと、装置内での部品と製品の
動きを最小限にすることである。
【００２２】これらの態様は、大量生産に適した設計コ
ンセプトとプロセスフローに関する本発明の技術により
達成された。異なる製品形態と材料にも適合するよう
に、色々の改変が行われた。
【００２３】本発明の第１の実施の形態は、２つのシン
グル又はデュアルチップパッケージを、受動素子、又は
複合細かいピッチのチップスケールパッケージ、又は複
合のバンプ付きフリップチップと組み合わせる。本発明
の第２の実施の形態は、これらのシングル又はデュアル
チップパッケージを、別に制作し試験された第３のパッ
ケージと組合わせる。
【００２４】本発明の第３の実施の形態は、３つのシン
グル又はデュアルチップパッケージを、受動素子、又は
複合の細かいピッチのチップスケールパッケージ、又は
複数のバンプ付きフリップチップと組み合わせる。本発
明の第４の実施の形態は、３つのシングル又はデュアル
チップパッケージを組み合わせる。
【００２５】本発明による技術的利点、およびその目的
は、以下の添付図面に基づく本発明の好ましい実施の形
態の説明、及び特許請求の範囲に記載の新しい態様から
明白になるであろう。
【００２６】
【発明の実施の形態及び実施例】本発明は、2000年7月4
日付米国特許第6,084,778号（Malhiら、「Three-dimens
ional Assembly using Flexible Wiring Board」、1999
年12月17日出願の第60/172,186号（Roldaら、「Multi-F
lip-Chip Semiconductor Assembly」）、2000年11月16
日出願の第60/249,385号（Coyleら、「Flip-chip on As
sembly for Ball Grid Array Packages」）に関連す
る。これらの米国特許と出願をここに参照する。
【００２７】本発明の構造と方法は、２つの例で記述さ
れる。システムとフローＩは、図１Ａ〜１Ｈに例示され
る。システムとフローＩＩは、図２Ａ〜２Ｉに例示され
る。
【００２８】システムとフローＩにおいて、図１Ａは、
矩形ストリップ状相互接続体101の概略上面図である。
この相互接続体は、可撓性の電気絶縁材料で出来てい
る。ある例での好適な選択は厚さが約40から80μｍの範
囲のポリイミド薄膜であるが、それより厚くしてもよ
い。十分な可撓性があれば、ＰＣＢ樹脂、ＲＦ−４（エ
ポキシ樹脂）、又はシアンエステル樹脂等の他の好適な
材料でもよい。これらの材料は、幾つかのところから商
業的に入手することが出来る。米国では３Ｍ、Sheldahl
等、日本ではシンコー、シンドー、住友、三井、香港で
はCompass等である。図１Cは底面図であり第１表面102
を示し、図１Aは上面図であり第２表面103を示す。
【００２９】複数の電気的導電性ライン104が、相互接
続体101と一体になっている。これらは図１Ａの上面図
に例示されている。）これらの導電性ライン104は、通
常好ましくは約15から40μｍの厚さの薄い金属ホイルか
らパターン化される。好適な材料は、銅、銅合金、金、
銀、パラジウム、プラチナ、及びニッケル／金、ニッケ
ル／パラジウムの積層である。これらの導電性ライン
が、第１表面102上に電気的入口ポート105の第１アレー
と、出口ポート106の第２アレーを形成する。図１Ｃに
示すように、これらのアレーは、相互接続体の分離した
領域にグループ化され、入口ポート105は、実際に複合
アレーで示される。
【００３０】本発明では、入口ポート105の中心間距離
は、出口ポート106の中心間距離より間隔が短いことが
重要である。本発明は入口と出口ポートの任意のピッチ
に適用することが出来るが、これらの細かいピッチの入
口ポート105の中心間距離は、100μｍより短いことが好
ましい。これと対照的に、広いピッチの出口ポート106
の中心間距離は、典型的には100μｍより長い。出口ポ
ート106は結合部材を他の部品に取付けるサイトを提供
するので、それらの都合のよい間隔は、しばしば顧客に
いわれる所望を満たす、即ち半導体ボード組立体に都合
のよい半田ボール取付けサイトを設けるのによい。しば
しば、出口ポート106は、チップスケールパッケージ用
の工業標準に共通のフットプリントを提供する。
【００３１】入口ポート105は、典型的には銅で出来て
いて、保護用の金フラッシュめっきを有することも多
い。出口ポート106は、半田付け可能でなければなら
ず、従って信頼性ある濡れを保証する必要がある。これ
らは、耐熱性金属（クロム、モリブテン、チタン、タン
グステン、又はチタン／タングステン合金等）と、貴金
属（金、パラジウム、プラチナ又はプラチナ合金、銀又
銀合金等）の層で被覆してもよい。
【００３２】システムとフローＩ、及びシステムとフロ
ーＩＩを使用するある製品では、相互接続体は又、一方
の面から他方の面へ相互接続体を通って延びる電気的導
電経路を有する。このような相互接続体の機械的可撓性
は、半田ボールに熱サイクルによる機械的応力下でクラ
ックが生じるのを防止するのに役立つ。上述したよう
に、相互接続体は、テープ、KaptonTM薄膜、ポリアミ
ド、又は他のプラスチック材料等の追従性のある(compl
iant)材料で出来ているのが好ましく、パターン化され
た導体の単一又は複数の層を含んでもよい。このよう
に、ベース金属の可撓性により、熱膨張係数が異なる半
導体チップとＰＣボードの間の応力が緩衝され、熱サイ
クルでチップの半田ボールに出来る歪みをいくらか緩和
する。又は、相互接続体はエポキシ、ＦＲ−４、ＦＲ−
５、又はＢＴ樹脂で作ることも出来る。
【００３３】導電性貫通経路を有する相互接続体は商業
的に入手することが出来る。例えばミネソタ州ノースフ
ィールドのShaldahl社のNovaclad（登録商標）、ViaGri
d（登録商標）である。これらは、典型的には電気絶縁
性と電気導電性材料を交互に積層して、１つの密着した
層に製造される。個々の絶縁性薄膜間の接続は、レーザ
ーで孔をあけ、金属を充填又はめっきすることにより行
われ、導電性薄膜のパターニングは削磨又はエッチング
により行われる。可能な相互接続体には、多くの設計と
変形がある。
【００３４】図１Ｂの概略断面図では、相互接続体の第
１表面102上の出口ポートは、他の（外部の）部品に取
付けるための結合部材としてとして半田ボール107が取
付けられている。これらの半田ボールは、純粋な錫、錫
／銅、錫／インジウム、錫／銀、錫／ビスマス、錫／鉛
等の錫合金からなる群から選択される。
【００３５】ここで使用する半田「ボール」という言葉
は、半田コンタクトが必然的に球形であることを意味せ
ず、半球、半ドーム形、円錐台、ほぼバンプ付きの、又
は直線、凸状、凹状の外形の円筒形等の色々の形状とす
ることが出来る。正確な形状は、蒸着技術（蒸発、被
覆、又は事前に作成した部品等）と、リフロー技術（赤
外線、放射加熱）と、材料組成との関数である。材料の
量とリフロー温度の均一性を制御することにより、外形
形状の一貫性を達成する幾つかの方法がある。典型的に
は、半田ボールの直径は、0.1から0.5ｍｍの範囲である
が、それよりずっと大きくすることも出来る。
【００３６】図１Ａの上面図には、カプセル封じしたデ
バイス108があり、これらは図１Ｂの断面にも示され
る。このようなデバイスの例は、米国テキサス州ダラス
のテキサスインスツルメントにより製造されるMicroSta
rTMボールグリッドアレー（ＢＧＡｓ）と、MicroStarJu
niorTMパッケージである。これらのデバイスは、相互接
続体薄膜に取付けられた集積回路チップ（ＩＣ）と、ワ
イヤボンディングと、トランスファモールドしたパッケ
ージとを備える。
【００３７】図１Ａに示す電気的に導電性ライン104
は、導電性ラインに一体化した少なくとも１つの受動電
気素子（図１Ａには示さず）を含んでいてもよい。例と
しては、抵抗器、キャパシター、インダクター、分散し
た素子、受動素子と相互接続構造のネットワーク等があ
る。これらの集積素子の製造方法は、最近2000年10月31
日出願の米国特許出願第60/244,673号（Pritchettら、
「Plastic Chip-Scale Package having Integrated Pas
sive Components」）に記述されていて、この出願をこ
こに参照する。
【００３８】図１Ｄに示すように、可撓性相互接続体ス
トリップ101は、入口ポートと出口ポートの間の一体化
した導電性ラインの領域120で折り曲げられる。入口ポ
ートが１方向を向き、出口ポートが反対方向を向くよう
に折り曲げられる。この折り曲げの結果、パッケージの
ボディ108は相互に接触し、ほぼチップスケールパッケ
ージの外形を有する垂直にスタックした組立体になる。
所望により、パッケージボディはともに糊付けし、恒久
的にスタックするようにすることも出来る。
【００３９】図１Ｅと１Ｆは、半導体デバイスに入口ポ
ートをどのように分布できるかを示す。概略断面図の図
１Ｅは、カプセル封じ131にパッケージされ、複数の細
かいピッチの電気結合部材132を有する複合チップスケ
ールデバイス130を示す。これらの結合部材は、上述し
た純粋な錫、錫合金で出来た半田「ボール」でも、又は
導電性接着化合物でもよい。結合部材132のパターン
は、相互接続体の入口ポートのパターンの鏡像である。
【００４０】図１Ｇに示すように、チップスケールデバ
イス130の細かいピッチの結合部材132は、相互接続体10
1の入口ポートに、表面取付けにより取付けられる。そ
の結果、全体を140で示すチップスケールパッケージ組
立体は、垂直にスタックし、他の外側の部品に取付ける
のに適した複数の結合部材107を有する。
【００４１】又は、概略断面図の図１Ｆは、複数の細か
いピッチの電気結合部材134を有することにより、フリ
ップチップ組立体用に準備した複合のカプセル封じしな
いＩＣチップ133を示す。これらの結合部材は、半田
「ボール」（上述した錫、錫合金、又は導電性接着化合
物）でも、又は金、銅、銅合金、又は銅／ニッケル／パ
ラジウムの多層からなる群から選択された金属バンプで
もよい。バンプは、矩形、正方形、丸、半ドーム形等色
々の形を有する。金属バンプでは、結合部材134を相互
接続体の入口ポートに取りつける方法は、金属相互拡散
に基づく熱圧縮結合技術であり、この技術はテープ自動
化結合（ＴＡＢ）製造方法で以前行われた。本発明の好
適な技術は、アレー組立体のギャングボンディング技術
である。この技術は迅速で低コストの動作が出来、一方
高品質で信頼性ある取付けが出来る。自動化装置は、日
本のシンカワ会社から商業的に入手できる。
【００４２】図１Ｈは、フリップチップ133とカプセル
封じしたデバイス108が垂直にスタックした結果の組立
体（全体を141で示す）を示す。組立体は、更に他の外
側の部品に取付けるのに適した複数の結合部材107を有
する。
【００４３】図１Ｇに示すように、デバイス130のパッ
ケージ131は、相互接続体101からギャップ142だけ間隔
をおいている。半田ボール132はギャップを横切って延
び、相互接続体に接続する。本発明では、ＩＣチップの
半導体材料と相互接続体に典型的に使用する材料の間の
熱膨張係数（ＣＴＥ）の著しい差を無くすことが出来る
という利点がある。それゆえ、図１Ｇの組立体では、ギ
ャップ142をポリマー材料で充填することにより、（電
気接続に影響を与えずに）半田の接続部を強化する通常
は必要ない。このようなポリマー材料は、バンプをカプ
セル封じし、パッケージと相互接続体間の任意のギャッ
プ内の空間を満たす（「アンダーフィル」法）。
【００４４】しかし、このアンダーフィル法は、図１Ｈ
に示す組立体には適するかもしれない。このアンダーフ
ィル材料は、あるカプセル封じ材料と共に、図１Ｈの概
略外形142で示される。カプセル封じは、通常組立体が
完成した後、塗布される。ポリマーの先駆物質（しばし
ば「アンダーフィル」といわれる）が、チップに隣接す
る基板上に吐出され、毛管現象によりギャップ内に引き
込まれる。典型的には、ポリマー先駆物質は、シリカと
無水化物を充填したエポキシベース材料からなる。先駆
物質は、次に加熱され、重合し、「キュア」されてカプ
セル封じの材料を形成する。本発明に好適なアンダーフ
ィル法は、1998年5月6日出願の米国特許出願第60/084,4
40号（Thomas、「Low Stress Method and Apparatus of
Underfilling Flip-Chip Electronic Device」）に記
述されている。
【００４５】システムとフローＩＩにおいて、図２Ａは
矩形ストリップ状相互接続体201の概略上面図、図２Ｂ
は断面図、図２Ｃは底面図を示す。材料、処理、導電性
ライン204、出口ポート206、オプションの一体化受動電
気部品、半田ボール207、パッケージデバイス208に関す
る記述は、図１Ａ、１Ｂ、１Ｃについての記述と近似し
ている。重要な違いは、図２Ｂと２Ｃに示される、相互
接続体201の第１表面202に取付けられた別体の受動素子
210である。その結果、図２Ｃに示す入口ポートのパタ
ーンは、図１Ｃのパターンと比較してかなり簡単になっ
ている。図２Ｃでは特に強調していないが、カスタム化
した受動素子210の取付けを示唆している。
【００４６】同様に、図２Ｄに示すように、可撓性相互
接続体ストリップ201を、入口と出口ポートの隣接する
領域の間の一体化した導電性ラインの領域220で折り曲
げるが、これは図１Ｄに示すように相互接続体101を折
り曲げることに近似している。この折り曲げの結果、パ
ッケージボディ208は相互に接触し、その結果ほぼチッ
プスケールパッケージの外形を有する垂直スタック組立
体ができる。所望により、パッケージボディは糊付け
し、恒久的にスタックすることが出来る。
【００４７】図２Ｅに結果を示す。これは、チップスケ
ールパッケージ208と、垂直にスタックした別体の受動
電気素子210の組立体（全体を240で示す）で、他の部品
に取付けるのに適した複数の結合部材207（通常は半田
ボール）を有する。この図２Ｅに示す組立体は、図１Ｇ
と１Ｈの近似した組立体と同様、本発明の第１実施の形
態の例を示す。
【００４８】・図１Ｇ、１Ｈ、２Ｅ： 本発明の第１実
施の形態では、２つのシングル又はデュアルチップパッ
ケージ（合計４つのチップまで）を受動素子と、又は複
合の細かいピッチのチップスケールパッケージと、又は
複合のバンプ付きフリップチップと組み合わせる。
【００４９】・図２Ｆ： 本発明の第２実施の形態で
は、３つのシングル又はデュアルチップパッケージ（合
計６つのチップまで）を、別個に製造され試験された第
３パッケージと組み合わせる。
【００５０】・図２Ｇ： 本発明の第３実施の形態で
は、３つのシングル又はデュアルチップパッケージ（合
計６つのチップまで）を、受動素子と、又は複合の細か
いピッチのチップスケールパッケージと、又は複合のバ
ンプ付きフリップチップと組み合わせる。
【００５１】・図２Ｈ： 本発明の第４実施の形態で
は、３つのシングル又はデュアルチップパッケージ（合
計６つのチップまで）を組み合わせる。本発明は、更に
色々の他の異なる組み合わせを与える。
【００５２】・図２Ｉ： 本発明は、更に色々の他の異
なる組み合わせを与える。製品は、能動と受動の電気素
子とデバイスからなるほぼチップスケールのフットプリ
ントの垂直スタックである。
【００５３】本発明を例示のための実施の形態を参照し
て説明したが、この説明は本発明を限定する意図の下に
なされたものではない。当分野に精通していれば、以上
の説明から、図示実施の形態のさまざまな変更及び組合
せ、並びに本発明の他の実施の形態が明白であろう。例
として、半導体チップの材料は、シリコン、シリコンゲ
ルマニウム、砒化ガリウムでも、又は製造されている任
意の他の半導体材料でもよい。従って、特許請求の範囲
は、これらの変更または実施の形態の何れをも包含する
ことを意図している。以上の記載に関連して、以下の各
項を開示する。
【００５４】１．半導体組立体において、第１、第２表
面を有する電気絶縁材料のストリップ状可撓性相互接続
体；前記相互接続体と一体の電気的導電性ラインを備
え、前記第１表面上に電気入口ポートの第１アレーと、
出口ポートの第２アレーを形成し、前記第１、第２アレ
ーは前記相互接続体の分離した領域にグループ化され；
前記入口ポートの中心間距離は、前記出口ポートの中心
間距離より小さく；前記相互接続体は、前記入口ポート
が１方向を向き、前記出口ポートが反対方向を向くよう
に折り曲げられ；前記入口ポートに取り付けられた複数
の第１電気結合部材を有する少なくとも１つの半導体デ
バイス、；及び前記出口ポートに取付けられ、他の部品
に取付けるのに適している複数の第２電気結合部材を備
えることを特徴とする半導体組立体。
【００５５】２．前記第１項の組立体において、前記半
導体デバイスは、能動と受動表面を有する集積回路チッ
プであり、前記第１結合部材は前記能動表面に取付けら
れる組立体。
【００５６】３．前記第１項の組立体において、前記半
導体デバイスは、外側コンタクトパッドを有するパッケ
ージ内にカプセル封じされた集積回路チップであり、前
記第１結合部材は前記コンタクトパッドに取付けられる
組立体。
【００５７】４．前記第１項の組立体において、少なく
とも１つの受動電気素子が前記相互接続体上の前記導電
性ライン内に一体化されている組立体。
【００５８】５．前記第１項の組立体において、前記入
口ポートの中心間距離は100μｍより短く、前記出口ポ
ートの中心間距離は100μｍより長い組立体。
【００５９】６．前記第１項の組立体において、前記相
互接続体は可撓性ポリアミド薄膜である組立体。
【００６０】７．前記第１項の組立体において、前記導
電性ラインは、銅、銅合金、又は錫、錫合金、銀、又は
金をめっきした銅からなる群から選択された材料で出来
ている組立体。
【００６１】８．前記第１項の組立体において、前記第
１、第２の結合部材は、純粋な錫、錫／銅、錫／インジ
ウム、錫／銀、錫／ビスマス、錫／鉛等の錫合金、導電
性接着化合物からなる群から選択される半田ボールであ
る組立体。
【００６２】９．前記第１項の組立体において、前記第
１結合部材は、金バンプ、銅バンプ、又は銅／ニッケル
／パラジウムバンプ、及びｚ軸導電性エポキシからなる
群から選択された組立体。
【００６３】１０．前記第１項の組立体において、前記
半導体デバイスの下の前記入口ポートに取付けられた前
記第１結合部材間の任意の空間をアンダーフィルする接
着性非導電性ポリマーを有する組立体。
【００６４】１１．半導体組立体において、第１、第２
表面を有する電気絶縁材料のストリップ状可撓性相互接
続体を備え；前記相互接続体は、前記第１表面上に、前
記第１表面上に相互に隣接して形成された複数の半導体
デバイスを接続するための電気的導電性ラインを有し；
前記相互接続体は、前記第１表面から前記第２表面へ前
記相互接続体を通って延びる電気的導電経路を有し、前
記第２表面上に電気的ポートの少なくとも１つのアレー
を形成し；前記相互接続体は、前記隣接する半導体デバ
イスが相互にスタックするように折り曲げられ；前記ポ
ートに取付けられ、他の部品に取付けるのに適した複数
の電気結合部材を備えることを特徴とする半導体組立
体。
【００６５】１２．前記第１１項の組立体において、少
なくとも別体の受動電気素子が前記ポートに取付けられ
る組立体。
【００６６】１３．前記第１１項の組立体において、少
なくとも１つの半導体デバイスが前記ポートに取付けら
れる組立体。
【００６７】１４．前記第１１項の組立体において、前
記相互接続体上の前記導電性ラインに一体化された少な
くとも１つの別体の受動電気素子を備える組立体。
【００６８】１５．半導体組立体において、第１と第２
表面を有する電気絶縁材料のストリップ状可撓性相互接
続体を備え；前記相互接続体は、前記第１表面上に、前
記第１表面上に相互に隣接して形成された複数の半導体
デバイスを接続するための電気的導電性ラインを有し；
前記相互接続体は、前記第１表面から前記第２表面へ前
記相互接続体を通って延びる電気的導電経路を有し、前
記第２表面上に電気的ポートを形成し；前記ポートは第
１と第２の複数ポートを備え、前記第１の複数ポートの
中心間距離は、前記第２の複数ポートの中心間距離より
間隔が小さく；前記相互接続体は、前記隣接する半導体
デバイスが相互にスタックするように折り曲げられ；複
数の第１電気結合部材を有する少なくとも１つの追加の
半導体デバイスを備え、前記第１電気結合部材は前記第
１の複数ポートに取付けられ；前記第２の複数ポートに
取付けられ、他の部品に取付けるのに適した複数の第２
電気結合部材を備えることを特徴とする半導体組立体。
【００６９】１６．集積回路デバイスを組立てる方法に
おいて、第１、第２表面を有する電気絶縁材料のストリ
ップ状可撓性相互接続体上に電気的導電性ラインを形成
し；前記第１表面上に電気入口ポートの第１アレーと、
出口ポートの第２アレーを形成し、前記第１、第２アレ
ーは前記相互接続体の分離した領域にグループ化され、
前記入口ポートの中心間距離は、前記出口ポートの中心
間距離より小さく；複数の第１電気結合部材を有する少
なくとも１つの半導体デバイスを、前記入口ポートに取
り付け；複数の第２電気結合部材を前記出口ポートに取
付け；前記相互接続体を、前記入口ポートが１方向を向
き、前記出口ポートが反対方向を向くように折り曲げ
る；ステップを備えることを特徴とする方法。
【００７０】１７．前記第１６項の方法において、少な
くとも１つの受動電気素子を前記相互接続体上の前記導
電性ライン内に一体化するステップを備える方法。
【００７１】１８．前記第１６項の方法において、接着
性非導電性ポリマーを、前記半導体デバイスの下の前記
入口ポートに取付けられた前記第１結合部材の間の任意
の空間にアンダーフィルするステップを備える方法。
【００７２】１９．集積回路デバイスを組立てる方法に
おいて、第１と第２表面を有する電気絶縁材料のストリ
ップ状可撓性相互接続体上に電気的導電性ラインを形成
し；前記第１表面から前記第２表面へ前記相互接続体を
通って延びる電気的導電経路を形成し、前記第２表面上
に少なくとも１つの電気的ポートを形成し；前記第１表
面上に、相互に隣接し前記導電性ラインに接続された複
数の半導体デバイスを形成し；複数の電気結合部材を前
記ポートに取り付け；前記相互接続体を、前記隣接する
半導体デバイスが相互にスタックするように折り曲げ
る；ステップを備えることを特徴とする方法。
【００７３】２０．前記第１９項の方法において、少な
くとも１つの別体の受動電気素子を前記ポートに取付け
るステップステップを備えることを特徴とする方法。
【００７４】２１．前記第１９項の方法において、少な
くとも１つの半導体デバイスを前記ポートに取付けるス
テップステップを備えることを特徴とする方法。
【００７５】２２．前記第１９項の方法において、少な
くとも１つの受動電気素子を前記相互接続体上の前記導
電性ラインに一体化するステップステップを備えること
を特徴とする方法。
【００７６】２３．集積回路デバイスを組立てる方法に
おいて、第１と第２表面を有する電気絶縁材料のストリ
ップ状可撓性相互接続体上に電気的導電性ラインを形成
し；前記第１表面から前記第２表面へ前記相互接続体を
通って延びる電気的導電経路を形成し、前記第２表面上
に電気的ポートを形成し、前記ポートが第１と第２の複
数ポートとなるようにし、前記第１の複数ポートの中心
間距離は、前記第２の複数ポートの中心間距離より小さ
くなるようにし；前記第１表面上に、相互に隣接し前記
導電性ラインに接続された複数の半導体デバイスを形成
し；複数の第１電気結合部材を有する少なくとも１つの
追加の半導体デバイスを、前記第１の複数ポートに取り
付け；複数の第２電気結合部材を前記第２の複数ポート
に取り付け；前記相互接続体を、前記隣接する半導体デ
バイスが相互にスタックするように折り曲げる；ステッ
プを備えることを特徴とする方法。
【００７７】２４．半導体デバイス(140,141)の垂直ス
タックは、集積回路チップ(130,133)のパッケージ、及
び／又は受動素子を有するストリップ状可撓性相互接続
(101)を折り曲げ、他の部品に半田付け可能な結合部材
(107)を取付けることにより形成される。
【図面の簡単な説明】
【図１Ａ】本発明のシステム及びフローＩによる部分的
に組立てた相互接続体の概略上面図である。
【図１Ｂ】本発明のシステム及びフローＩによる部分的
に組立てた相互接続体の概略断面図である。
【図１Ｃ】本発明のシステム及びフローＩによる部分的
に組立てた相互接続体の概略下面図である。
【図１Ｄ】本発明のシステム及びフローＩによる部分的
に組立てた相互接続体の折り曲げ途中における概略断面
図である。
【図１Ｅ】図１Ｄの折り曲げた相互接続体上に取付ける
ように準備された複数の細かいピッチのチップスケール
パッケージの概略断面図である。
【図１Ｆ】図１Ｄの折り曲げた相互接続体上に取付ける
ように準備された複数の集積回路の概略断面図である。
【図１Ｇ】図１Ｅの細かいピッチのチップスケールパッ
ケージを含む完全に組立てた垂直デバイススタックの概
略断面図である。
【図１Ｈ】図１Ｆの集積回路を含む完全に組立てた垂直
デバイススタックの概略断面図であり、オプションのア
ンダーフィル及び／又はカプセル封じがある。
【図２Ａ】本発明のシステム及びフローＩＩによる部分
的に組立てた相互接続体の概略上面図である。
【図２Ｂ】本発明のシステム及びフローＩＩによる部分
的に組立てた相互接続体の概略断面図である。
【図２Ｃ】本発明のシステム及びフローＩＩによる部分
的に組立てた相互接続体の概略下面図である。
【図２Ｄ】本発明のシステム及びフローＩＩによる部分
的に組立てた相互接続体の折り曲げ途中における概略断
面図である。
【図２Ｅ】２つのパッケージと受動素子を含む完全に組
立てた垂直デバイススタックの概略断面図である。
【図２Ｆ】別に製作され試験された第３パッケージを含
む完全に組立てた垂直デバイススタックの概略断面図で
ある。
【図２Ｇ】３つのパッケージと受動素子を含む完全に組
立てた垂直デバイススタックの概略断面図である。
【図２Ｈ】相互接続体の反対側上に組立てられた３つの
パッケージを含む完全に組立てた垂直デバイススタック
の概略断面図である。
【図２Ｉ】本発明によるオプションの組立体の別の例を
示す完全に組立てた垂直デバイススタックの概略断面図
である。
【符号の説明】
101 相互接続体 102 第１表面 103 第２表面 104 電気的導電性ライン 105 入口ポート 106 出口ポート 107 半田ボール 108 カプセル封じしたデバイス 120 導電性ラインの領域 130 複合チップスケールデバイス 131 カプセル封じ 132 電気結合部材 133 ＩＣチップ 134 電気結合部材 140 チップスケールパッケージ組立体 141 垂直にスタックした組立体 142 ギャップ 201 相互接続体 202 第１表面 204 導電性ライン 206 出口ポート 207 半田ボール 208 パッケージデバイス 210 受動素子 220 導電性ラインの領域 240 別体の受動電気素子の組立体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダーヴィン アール エドワーズ アメリカ合衆国 テキサス州 75044 ガ ーランド グレン ヴィスタ ドライヴ 5301 (72)発明者 レスリー スターク アメリカ合衆国 テキサス州 75214 ダ ラス タウン ヒル 6332

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体組立体において、 第１、第２表面を有する電気絶縁材料のストリップ状可
    撓性相互接続体；前記相互接続体と一体の電気的導電性
    ラインを備え、前記第１表面上に電気入口ポートの第１
    アレーと、出口ポートの第２アレーを形成し、前記第
    １、第２アレーは前記相互接続体の分離した領域にグル
    ープ化され；前記入口ポートの中心間距離は、前記出口
    ポートの中心間距離より小さく；前記相互接続体は、前
    記入口ポートが１方向を向き、前記出口ポートが反対方
    向を向くように折り曲げられ；前記入口ポートに取り付
    けられた複数の第１電気結合部材を有する少なくとも１
    つの半導体デバイス、；及び前記出口ポートに取付けら
    れ、他の部品に取付けるのに適している複数の第２電気
    結合部材を備えることを特徴とする半導体組立体。
  2. 【請求項２】 集積回路デバイスを組立てる方法におい
    て、 第１、第２表面を有する電気絶縁材料のストリップ状可
    撓性相互接続体上に電気的導電性ラインを形成し；前記
    第１表面上に電気入口ポートの第１アレーと、出口ポー
    トの第２アレーを形成し、前記第１、第２アレーは前記
    相互接続体の分離した領域にグループ化され、前記入口
    ポートの中心間距離は、前記出口ポートの中心間距離よ
    り小さく；複数の第１電気結合部材を有する少なくとも
    １つの半導体デバイスを、前記入口ポートに取り付け；
    複数の第２電気結合部材を前記出口ポートに取付け；前
    記相互接続体を、前記入口ポートが１方向を向き、前記
    出口ポートが反対方向を向くように折り曲げる；ステッ
    プを備えることを特徴とする方法。
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