TWI484609B - 陣列封裝及其排列結構 - Google Patents

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TWI484609B TW099141238A TW99141238A TWI484609B TW I484609 B TWI484609 B TW I484609B TW 099141238 A TW099141238 A TW 099141238A TW 99141238 A TW99141238 A TW 99141238A TW I484609 B TWI484609 B TW I484609B
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Chih Min Liu
Yi Cheng Chou
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Himax Imaging Inc
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陣列封裝及其排列結構
本發明係有關一種陣列封裝，特別是關於一種陣列封裝及其排列結構。
目前電子產品除了重視品質及功能性，大多以小型化、輕量化為發展趨勢，因此半導體製程也逐漸發展出高密度封裝技術，如球柵陣列封裝(Ball Grid Array，BGA)，其係將IC晶片的接腳(pin)以錫球或柱狀合金替代，進而提高接腳數量。
傳統的球柵陣列封裝係以矩陣狀分布於封裝主體的底面，請參考第一圖，該圖係為傳統球柵陣列封裝的排列結構。如第一圖所示，封裝主體1的底部表面11焊接了多個導電體13，具體來說，導電體13可為錫球或柱狀合金。導電體13的排列結構可以呈矩陣狀，如4X5矩陣，或如第一圖所示，間隔地穿插排列來減少導電體13的數量，例如將原本需要20顆導電體13的設計縮減成18顆，藉此減少晶片面積。儘管如此，由於各導電體13之間需要拉線出去，故兩兩導電體13之間的距離L11需保留走線的寬度，因此晶片的面積會受限於導電體的大 小和所需預留走線的空間，而使得縮小的程度有限。
因此，亟需提出一種新穎的陣列封裝及其排列結構，使能有效地縮小晶片面積，進而達到裝置微型化的目的。
鑑於上述，本發明實施例的目的之一在於提出一種陣列封裝及其排列結構，其將對外互連的導電體以群組式的佈設，並只在不同群組之間預留走線的空間，進而縮減封裝主體的面積。
本發明係揭示一種陣列封裝，其包含一封裝主體以及複數個導電體。所述之導電體係焊接於封裝主體的一表面，其中該些導電體係呈群組式地佈設於封裝主體的表面上，使得每一導電體可於不同群組的導電體之間拉出至少一線路。其中，不同群組的導電體之間的距離大於同一群組的導電體之間的距離。
本發明又揭示一種陣列封裝的排列結構，其適用於一封裝主體。所述之排列結構包含複數個導電體，其焊接於封裝主體的一表面，其中該些導電體係呈群組式地佈設於封裝主體的表面上，使得每一導電體可於不同群組的導電體之間拉出至少一線路。其中，不同群組的導電體之間的距離大於同一群組的導電體之間的距離。
習知
1‧‧‧封裝主體
11‧‧‧表面
13‧‧‧導電體
本發明
2‧‧‧封裝主體
21‧‧‧底面
23‧‧‧導電體
L21‧‧‧第一長度
L22‧‧‧第一長度
第一圖係為傳統球柵陣列封裝的排列結構。
第二A圖係為本發明一實施例之柵陣列封裝的排列結構之示意圖。
第二B圖係為本發明另一實施例之柵陣列封裝的排列結構之示意 圖。
首先，請參考第二A圖，係為本發明一實施例之柵陣列封裝的排列結構之示意圖。如第二A圖所示，柵陣列封裝的排列結構設計係適用於一封裝主體2，具體來說，係對封裝主體2的器件內部進行I/O互聯，以提高接腳(pin)數量和電路板面積比。所述之封裝主體2包含所有適用於封裝製程的半導體晶片及其構件，如基板、印刷電路板(Printed Circuit Board，PCB)或一印刷線路板(Printed wire board，PWB)等，但不以上述元件為限。
柵陣列封裝的排列結構包含複數個導電體23，其焊接於封裝主體2的一表面，如底面21，用來與外部元件互聯。具體來說，導電體包含金屬凸塊(metal bump)或金屬球(metal ball)。本發明之主要特徵在於將部分的導電體23群組起來佈設於封裝主體2的底面21上，從第二A圖中可看出，成群組的導電體23係分布於底面21的四個角落處，每一群組中有三個導電體23，進而形成正三角形。抑或，成群組的導電體23係分布於底面21的中心處，每一群組中有四個導電體23，進而形成菱形。另外，也有一些獨立的導電體23分布在底面21上。
在本發明之實作上，每一導電體23必須要能拉出至少一線路出去與外界互連，且每條線路會經由不同群組的導電體23之間佈線。因此本發明特別設計同一群組中的導電體23兩兩之間的距離(第一長度L21)僅需保留兩導電體23不會互相融合連接的最小距離；而不同群組 的導電體23之間的距離(第二長度L22)需保留走線的寬度，因此會比第一長度L21大。具體來說，第二長度L22係為第一長度L21加上線路的寬度(包含實質上大於或等於第一長度L21加上線路的寬度)；而第一長度L21係為一毫米(1mm)，當然，隨著製程技術的進步，第一長度L21及線路的寬度會愈做愈小，不以本實施例為限。
除了第二A圖的結構態樣，亦可作些微修改，請參考第二B圖，係為本發明另一實施例之柵陣列封裝的排列結構之示意圖。與第二A圖的差別在於，導電體23也可以兩個為一群組，分布於底面21的中心處、四個角落處或任一地方。如此一來，在相同數量的導電體23下，成群組的導電體23之間就節省了走線的寬度，因此可縮短封裝主體2的底面21之寬度，而其他不成群組且獨立分佈的導電體23也可適當地上下移動，達到縮短封裝主體2的底面21之高度的目的，進而有效縮小整個底面21的面積。
藉由以上實例詳述，當可知悉本發明之陣列封裝及其排列結構，係將對外互連的導電體適當地群組起來，線路只會經過不同群組之間，並不會在同一個群組中佈設線路，因此當群組數量愈多，就愈可省掉原本應預留走線的寬度，如此的設計可達到下列優點：
1.由於省掉了走線的空間，因此可大幅縮小IC晶片的面積，進而達到微型化的效果。
2.節省的空間可佈設更複雜的走線或作為其他利用。
3.由於為了微型化，導電體都會儘量做愈小愈好，因此增加了焊接的困難度，也增加了導電體脫落的機率。若能藉由本發明提出的方法節省 部分空間，就可焊接較大的導電體，進而提高焊點的可靠性。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
2‧‧‧封裝主體
21‧‧‧底面
23‧‧‧導電體
L21‧‧‧第一長度
L22‧‧‧第一長度

Claims (10)

  1. 一種陣列封裝的排列結構，係適用於一封裝主體，包含：複數個導電體，係焊接於該封裝主體的一表面，其中該些導電體係呈群組式地佈設於該表面上，使得每一該些導電體可於不同群組的該些導電體之間拉出至少一線路；其中，各個群組係包含二個以上之該導電體，同一個群組之該些導電體之間的距離相等且為兩兩之間不會互相融合連接的最小距離，其中同一群組中的該些導電體兩兩之間的距離為一第一長度，而不同群組的該些導電體之間的距離為一第二長度，該第二長度實質上大於或等於該第一長度加上該線路的寬度。
  2. 如申請專利範圍第1項所述之陣列封裝的排列結構，其中該表面係為該封裝主體的底面。
  3. 如申請專利範圍第1項所述之陣列封裝的排列結構，其中群組的該些導電體係分布於該表面的角落。
  4. 如申請專利範圍第1項所述之陣列封裝的排列結構，其中群組的該些導電體係分布於該表面的中心。
  5. 如申請專利範圍第3項所述之陣列封裝的排列結構，其中該些導電體係以三個為群組，進而形成正三角形。
  6. 如申請專利範圍第4項所述之陣列封裝的排列結構，其中該些導電體係以四個為群組，進而形成菱形。
  7. 如申請專利範圍第1項所述之陣列封裝的排列結構，其中該些導電體包含金屬凸塊(metal bump)或金屬球(metal ball)。
  8. 如申請專利範圍第1項所述之陣列封裝的排列結構，其中該封裝主體包含一印刷電路板(Printed Circuit Board，PCB)或一印刷線路板(Printed wire board，PWB)。
  9. 如申請專利範圍第1項所述之陣列封裝的排列結構，其中該第一長度係為一毫米(1mm)。
  10. 一種陣列封裝，包含：一封裝主體；複數個導電體，係設置於該封裝主體之表面，其中該些導電體設置於該封裝主體之一陣列封裝的排列結構係如申請專利範圍之第1項至第9項中之任一項所述。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW531815B (en) * 2000-12-28 2003-05-11 Texas Instruments Inc Chip-scale packages stacked on folded interconnector for vertical assembly on substrates
TW200943518A (en) * 2007-09-06 2009-10-16 Echostar Technologies Llc Systems and methods for ball grid array (BGA) escape routing

Patent Citations (2)

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