KR20060019541A - 상호연결부 패턴 설계 - Google Patents

상호연결부 패턴 설계 Download PDF

Info

Publication number
KR20060019541A
KR20060019541A KR1020057021811A KR20057021811A KR20060019541A KR 20060019541 A KR20060019541 A KR 20060019541A KR 1020057021811 A KR1020057021811 A KR 1020057021811A KR 20057021811 A KR20057021811 A KR 20057021811A KR 20060019541 A KR20060019541 A KR 20060019541A
Authority
KR
South Korea
Prior art keywords
pattern
grid
rows
interconnects
interconnect pattern
Prior art date
Application number
KR1020057021811A
Other languages
English (en)
Other versions
KR100780869B1 (ko
Inventor
에사 훗사
Original Assignee
노키아 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 노키아 코포레이션 filed Critical 노키아 코포레이션
Publication of KR20060019541A publication Critical patent/KR20060019541A/ko
Application granted granted Critical
Publication of KR100780869B1 publication Critical patent/KR100780869B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09418—Special orientation of pads, lands or terminals of component, e.g. radial or polygonal orientation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

기계적인 충격 및 열 순환 하중하에서 개선된 신뢰성을 지닌 상호연결부 패턴 설계가 제공된다. 반도체 요소는 상호연결부 패턴을 형성하기 위하여 행들 및 열들로 정렬되어 있는 복수의 상호연결부들을 포함하는데, 상기 상호연결부들은 상기 패턴이 실질적으로 둥글려지거나 모따기된 모서리들을 구비하도록 정렬된다. 본 발명은 볼 그리드 어레이 패키지들의 개선된 상호연결 수명 및 신뢰성을 제공하고 용이하게 구현된다.
상호연결, 패턴, 반도체, 볼, 그리드, 어레이, 접합

Description

상호연결부 패턴 설계{Interconnection pattern design}
본 발명은 일반적으로 셀 전화 또는 컴퓨터와 같은, 반도체 장치들에 관한 것이다. 특히, 본 발명은 반도체 장치의 수명 및 신뢰성을 연장하고 상기 장치의 필드 불량율(FFR: field failure rate)을 감소시키는 방법에 관한 것이다. 더욱이, 본 발명은 반도체 요소의 상호연결부 패턴 설계에 관한 것이다.
볼 그리드 어레이(BGA: Ball Grid Array) 및 칩 스케일 패키징(CSP: Chip Scale Packaging) 요소들과 같은 반도체 요소들은 반도체 장치들, 특히 셀 전화들과 같은 휴대용 및 핸드 헬드 장치들에서 하나의 중요한 필드 불량 소스이다. CSP들 및 BGA들은 기계적인 충격으로부터의 충격 및 열과 벤딩 사이클로부터의 피로 때문에 고장날 것이다. CSP들 및 BGA들은 요소와 인쇄 배선 기판(PWB: Printed Wired Board) 간의 상호연결의 실패, 즉 상호연결부 또는 PWB 구성 실패로 인해 주로 고장난다. 더욱이, 상호연결부들의 높은 하중은 요소 내부 고장, 예를 들어 기판 또는 다이(die) 파손을 야기할 수 있다.
일반적인 종래 기술의 반도체 요소들의 예들이 도 1a 내지 도 1e에 도시되어 있다. 특히, 도 1a 내지 도 1e는 상호연결부 패턴을 형성하기 위하여 어떤 2차원 레이아웃으로 배열된 상호연결부들(10)을 구비하는 집적 회로 요소(20)를 도시한 것이다. 상기 상호연결부들(10)은 상기 요소(20)가 인쇄 배선 기판(PWB) 또는 다른 기판의 도전성 선들을 통해 다른 외부 장치들, 다른 주변 장치들 또는 다른 집적 회로들에 전기적으로 연결될 수 있게 하는데 그것에 의해 더 큰 전기 시스템들(예를 들어 컴퓨터, 셀 전화, 텔레비전 등)이 생성될 수 있다. 종래 기술의 도 1a 내지 도 1e에서, 상기 상호연결부들(10)은 모난 모서리들을 지닌 직사각형 모양을 지닌 상호연결부 패턴을 형성하기 위하여 행들 및 열들로 정렬된다. 모든 상호연결부들(10)은 크기가 같지만 상기 상호연결부들 중 몇몇은 더 작거나 더 큰 직경을 가질 수 있다.
고장의 중대한 원인 중 하나는 하중(loading)이 상기 요소의 상호연결부들 간에 균일하게 분포되어 있지 않다는 것이다. 전형적으로 모서리에 있는 상호연결부들은 최고 하중과 접촉하여 먼저 고장난다.
열 팽창 계수(CTE) 불일치 및 온도 차이 또는 변동은 요소 및 인쇄 배선 기판(PWB)이 상이한 비율 및 크기로 팽창하게 한다. 도 2는 변형 이전의 인쇄 배선 기판(31)상에 장착된 볼 그리드 어레이 패키지(30)의 단면도를 단순화된 방식으로 도시한 것이고 도 3은 변형 이후에 동일한 것을 도시한 것이다. 요소(32) 중심점으로부터의 거리가 더 멀수록 상호연결부(33)가 받아야 하는 변형 및 스트레스가 더 많다는 것을 알 수 있다. 그러므로, 모서리 솔더(solder) 접합부들(33')은 가장 많이 변형시켜야 하므로 가장 중요한 것들이다.
기계적인 충격으로부터의 충격 때문에, 인쇄 배선 기판(PWB)은 변형된다. 변형은 지지 구조물들 및 하중에 의존한다. 가속으로 인하여, PWB는 스크류들 사이의 영역에서 위 또는 아래로 구부러진다. 상기 PWB상에 장착된 요소는 상기 변형을 따르는 경향이 있다. 이것은 상기 상호연결부들의 균일하지 않은 하중을 초래하고 상기 요소의 모서리 솔더 접합부들은 가장 많이 하중을 받는다. 도 4 및 도 5는 충격동안의 PWB(40)의 단순화된 예를 도시한 것이다. 충격동안 상기 PWB(40)는 아래로 구부러져 일종의 평평한 그릇을 형성한다. 상기 PWB(40)에 부착된 요소(41)는 한 조각의 유리로서 상상될 수 있는데, 도 4에서와 같이 상기 그릇에 놓여 있다. 추(42)가 상기 유리위에 놓이는데, 이것은 유리(요소)가 그릇(PWB)의 변형을 따라야만 하는 현상을 나타낸다. 첫번째 파손 장소는 상기 추의 바닥 영역에 의존하고 반면에 요소에서 그것은 다이 크기(고정 영역)에 의존한다. 어떤 경우에서도, 가장 고장날 것 같은 위치들은 상기 유리의 모서리들이다. 다른 잠재적인 고장 위치들은 상기 추의 모서리들일 것이다.
상기 유리가 도 5에 도시된 바와 같이 둥근 경우, 상기 유리는 전체 가장자리 영역으로부터 지지된다. 거기에서, 스트레스는 균일하고, 가장 중요한 위치들은 아마도 상기 추의 모서리들, 즉 상기 다이 가장자리에 근접한 솔더 접합부들일 것이다. 따라서, 둥글려진 볼아웃(ballout)은 상기 상호연결부들 간에 더 균일하게 하중(loading)을 분포시켜 중요한 솔더 접합부들에서의 스트레스를 감소시키고, 더욱이 신뢰성을 개선할 것이다.
그러므로, CSP 및 BGA 장치들의 조밀성(compactness)이 실질적으로 그리고 불리하게 영향받지 않으면서 전체 제조 신뢰성이 크게 개선되는 상호연결부 패턴을 설계하는 방법이 산업계에 필요하다.
본 발명의 주된 목적은 기계적인 충격 및 열 순환 하중하에서 개선된 신뢰성을 지닌, 상호연결부 패턴 설계를 제공하는 것이다. 본 발명에 의한 상호연결부 패턴은 실질적으로 둥글려지거나 모따기된 모서리들을 구비한다. 따라서, 상기 상호연결부들의 신뢰성이 상기 연결부들간의 더 균일한 스트레스 분포 및 더 작은 하중에 의해 개선된다.
본 발명의 두번째 주된 목적은 국부적으로 많이 하중을 받는 접합부들이 힘을 상기 요소로 전달하지 않기 때문에, 감소된 요소 내부 하중을 제공하는 것이다. 예를 들어, 요소는 비교적 낮은 힘을 지닌 어떤 유리 부분들을 내부에 가질 수 있다. 그래서 불필요하게 유리에서 스트레스를 증가시키지 않는, 상호연결부 패턴 설계를 가지는 것은 아주 중요하다.
상기한 종래 기술의 문제점들을 최소화하고 본 발명의 다른 목적들을 실현하기 위하여 본 발명은 첨부된 독립항들의 특징부들에 제시된 것을 특징으로 한다.
본문내의 실시예 예들 및 이점들은 이것이 항상 특별히 언급되지 않을지라도, 적합한 부분들에서 본 발명의 모든 양상들에 적용가능하다.
본 발명에 의하면 둥글려지거나 모따기된 모서리들은 다른 방법들로 달성될 수 있다. 이것을 달성하는 하나의 방법은 모서리들로부터 하나 이상의 전기 연결 상호연결부들을 단순히 생략하거나 모난 상호연결부 패턴 또는 직사각형 상호연결부 패턴의 팁들(tips)을 생략하는 것이다. 다른 방법은 상기 상호연결부 패턴의 주위에 하나 이상의 약화된 상호연결부들을 지닌 상호연결부 패턴 설계를 제공하는 것이다. 또 다른 방법은 상기 상호연결부 패턴의 주위에 하나 이상의 전기 비-연결 상호연결부들을 지닌 상호연결부 패턴 설계를 제공하는 것이다.
본 발명의 몇몇 실시예들은 종속항들에서 설명된다.
본 발명은 유사한 참조 번호들이 유사한 요소들을 나타내는 첨부된 도면들에서 예로서 설명되고 이에 한정되지 않는다.
도 1a 내지 도 1e는 종래 기술의 상호연결부 패턴의 평면도를 도시한 것이다.
도 2는 인쇄 배선 기판상에 장착된 볼 그리드 어레이 패키지의 단면도를 도시한 것이다.
도 3은 열 변형 이후에 인쇄 배선 기판상에 장착된 볼 그리드 어레이 패키지의 단면도를 도시한 것이다.
도 4는 충격동안 PWB의 단순화된 예를 도시한 것이다.
도 5는 충격동안 본 발명에 의한 요소를 포함하는 PWB의 단순화된 예를 도시한 것이다.
도 6은 본 발명의 바람직한 제1 실시예에 의한 상호연결부 패턴의 평면도를 도시한 것이다.
도 7은 본 발명의 바람직한 제2 실시예에 의한 상호연결부 패턴의 평면도를 도시한 것이다.
도 8은 본 발명의 바람직한 제3 실시예에 의한 상호연결부 패턴의 평면도를 도시한 것이다.
도 9는 본 발명의 바람직한 제4 실시예에 의한 상호연결부 패턴의 평면도를 도시한 것이다.
도 10은 본 발명의 바람직한 제5 실시예에 의한 상호연결부 패턴의 평면도를 도시한 것이다.
도 11은 본 발명의 일 실시예에 의한 상호연결부 패턴 설계 방법의 흐름도를 도시한 것이다.
도 12는 본 발명의 바람직한 제6 실시예에 의한 상호연결부 패턴의 평면도를 도시한 것이다.
도 13은 본 발명의 바람직한 제7 실시예에 의한 상호연결부 패턴의 평면도를 도시한 것이다.
도 14, 도 15 및 도 16은 상호연결부 패턴 설계들의 3개의 예들을 도시한 것이다.
도 17은 도 14 내지 도 16에 있는 3개의 설계들에 대한 결과들을 도시한 것이다.
일반적으로, 본 발명은 반도체 요소, 볼 그리드 어레이(BGA) 및 연장된 열 피로 수명을 지닌 솔더 접합부들을 지닌 반도체 요소를 설계하는 방법을 제공한다. 피로 수명은 상호연결부 패턴을 모서리들로부터 실질적으로 둥글려지거나 모따기되도록 설계함으로써 연장된다. 상호연결부들의 신뢰성은 상기 상호연결부들간의 더 작은 하중 및 더 균일한 스트레스 분포에 의해 개선된다. 둥글려지거나 모따기된 상호연결부 패턴들은 상기 상호연결부들에 의해 형성된 패턴이 둥글려지거나 모따기된 모서리들을 가지도록 상기 상호연결부들을 정렬하여 반도체 요소를 설계함으로써 형성된다.
본 발명에 의한 반도체 요소는 예를 들어 상호연결부 패턴의 모서리들로부터의 다수의 전기 연결 솔더 접합부들을 상기 패턴의 측면들 또는 상기 패턴의 중앙 또는 상기 패턴의 중앙 근처로 이동시켜 종래 기술의 요소를 변경함으로써 달성될 수 있다. 본 발명에 의한 반도체 요소는 또한 둥글려지거나 모따기된 패턴 설계로 패턴을 설계하기 위하여 상기 패턴의 주위에 다수의 솔더 접합부들을 부가하여 종래 기술의 요소를 변경함으로써 달성될 수 있다. 상기 종래 기술의 요소의 변경 또는 수정없이 본 발명에 의한 상호연결부 패턴을 지니는 신규한 반도체 요소를 설계하는 것이 가능하다는 것은 또한 자명하다.
본 발명에 의한 반도체 요소는 또한 상기 상호연결부 패턴의 주위에 복수의 전기 비-연결 상호연결부들 또는 약화된 상호연결부들을 부가함으로써 달성될 수 있다. 전기 비-연결 및 약화된 상호연결부들은 또한 상기 상호연결부 패턴의 모서리들 또는 팁들(tips)에 배열될 수 있다.
전기 비-연결 상호연결부들에 의해 상기 접합부들은 상기 반도체 요소의 적합한 기능에 필요하거나 사용되지 않는다는 것을 의미한다. 약화된 상호연결부들에 의해 상기 접합부들은 전기적으로 기능하도록 유지되는 것을 의미하는 상기 접합부들보다 실질적으로 더 약하게 형성된다는 것을 의미한다. 전기 비-연결 및 약화된 접합부들은 특히 상호연결부 패턴의 주위 또는 상호연결부 패턴의 팁들 또는 모서리들에 배열되는 경우, 최대 스트레스를 받도록 배열될 수 있다. 상기 전기 비-연결 및 약화된 상호연결부들은 상기 반도체 요소 또는 그것이 일부분이 되는 장치의 기능을 손상시키지 않고 손상될 수 있다.
본 발명의 몇몇 실시예들에서 실질적으로 약화된 상호연결부는 그것이 파손되는데 볼-오프(ball-off) 테스트 또는 어떤 필적하는 테스트에서 상기 전기 연결 상호연결부들에 비해 적어도 10%, 20%, 30%, 40% 또는 50% 더 적은 힘이 필요하다는 것을 의미한다.
약화된 상호연결부들은 다른 방법들로 형성될 수 있다. 여기에 몇몇 예들이 제공된다:
- 상기 솔더 접합부는 더 작다
- 솔더 마스크 정의(Solder Mask Defined), 즉 SMD 구조의 경우, 더 작은 솔더 마스크 개구부
- 특히 비-솔더 마스크 정의(Non-Solder Mask Defined), 즉 NSMD 구조의 경우, 더 작은 솔더 패드들
- 산화되거나 그렇지 않으면 비순수 솔더 패드들
- 달리 약화된 금속간 화합물(IMC: InterMetalCompound) 층
- 솔더링 물질이 다르게 선택될 수 있는데, 즉 더 강한 접합부들과 사용되는 것보다 더 약한 것이 선택될 수 있다.
- 요소 측 또는 PWB 측상의 약하게 부착된 솔더 패드들
- 솔더 접합부들에 기공(void)을 형성하는 것을 용이하게 하는 상호연결 구조.
본 발명은 예를 들어 BGA, 칩 스케일 패키지(CSP: Chip Scale Package) 및 플립 칩(flip chip)과 같은, 예를 들어 솔더 볼들 또는 솔더 범프(bump)와 같은 상호연결부들을 포함하는 어떤 유형의 패키징 기술에서 유용할 수 있다. 본 발명은 또한 예를 들어 C4(Controlled Collapse Chip Connection) 범프 프로세스 또는 E3(Extended Eutectic Evaporative) 범프 프로세스와 같은 상이한 유형의 범프 형성 기술에서 유용할 수 있다. 더욱이, 본 발명은 접합과 같이, 반도체 요소와 그것의 베이스간의 다른 유형의 연결 기술들에서 또한 이용될 수 있다. 따라서 본 발명이 사용되는 연결 기술에 한정되지 않는다는 것은 주목되어야 한다. 본 발명은 도 6 내지 도 17을 참조하여 추가로 설명될 것이다.
도 6 내지 도 10은 본 발명의 대안적인 몇몇 대안적인 실시예에 의한 상호연결부 패턴의 평면도를 도시한 것이다. 도 6 내지 도 17에서, 상호연결부들(10)은 요소(20)상에 형성되어 있다. 상기 상호연결부들은 상기 요소(20)상에 형성된 전기 회로에 대한 전기 접촉을 가능하게 하기 위하여 일반적으로 상기 요소(20)의 표면에 노출된 어떤 수의 도전성 접촉 영역들이다. 상기 요소(20)는 상기 요소(20)를 인쇄 배선 기판 또는 어떤 다른 기판에 물리적으로 그리고 전기적으로 연결하기 위한 솔더 볼들 및/또는 범프들을 필요로 하는 어떤 장치일 수 있다. 예를 들어, 상기 요소(20)는 BGA 패키지의 기판 부분일 수 있거나, 그것은 플립 칩 기술에서와 같이, PWB에 직접 연결하기 우한 금속 패드들을 지닌 반도체 물질일 수 있다. 상기 요소(20)는 어떤 유형의 표면-장착가능 요소, 예를 들어 플립 칩 요소 또는 LGA, 다중-칩 모듈(MCM), 웨이퍼 스케일 집적 제품 또는 유사한 집적 회로 장치들일 수 있다. 상기 상호연결부들(10)은 알루미늄 또는 구리와 같은 도전성 금속으로 형성될 수 있고, 상기 요소(20)의 외부 연결부들에 대한 단자들로서 사용된다. 도시된 실시예에서, 상기 도전성 접촉 영역들이 일반적으로 원형이라는 것을 주목하라. 하지만, 다른 실시예들에서, 상기 도전성 접촉 영역들은 예를 들어 정방형 또는 직사각형과 같은 다른 모양들을 지닐 수 있다.
도 6에 도시된 본 발명의 바람직한 제1 실시예에서, 도 1a에 도시된 종래 기술에 의한 상호연결부 패턴은 각 모서리로부터의 하나의 상호연결부를 접합부들의 내부 원 안쪽의 모서리들로 이동시킴으로써 본 발명에 따라 변경되고 설계된다. 따라서, 각 외부 모서리에 있는 하나의 전기 연결 접합부가 빠지게 되지만, 접합부들의 총수는 도 1a에 도시된 바와 같이 종래 기술의 패턴과 동일하고, 상기 그리드 어레이의 맨바깥쪽 행들 및 맨바깥쪽 열들은 모따기된 모서리들을 지닌 패턴의 결과로서 바깥에서 두번째 행들 및 바깥에서 두번째 열들보다 적은 수의 전기 연결 접합부들을 지닌다. 즉, 상기 패턴의 주위에 접합부들을 포함하는 외부 루프는 실질적으로 모따기된 모서리들을 지닌다. 도 6 및 또한 도 7 내지 도 17에 도시된 상호연결부들은 솔더 접합부들이다. 하지만 본 발명은 어떤 특정 연결 기술에 한정되지 않기 때문에, 그들은 하나의 가능한 유형의 사용되는 상호연결부에 대한 예를 나타낸다.
도 7에 도시된 본 발명의 바람직한 제2 실시예에서, 도 1b에 도시된 바와 같 은 종래 기술에 의한 상호연결부 패턴은 각 모서리에서 6개의 솔더 접합부들의 위치를 변경함으로써 본 발명에 따라 변경되고 설계된다. 2개의 솔더 접합부들은 상기 접합부들의 내부 원 안쪽의 모서리들로 이동된다. 4개의 솔더 접합부들은 상기 패턴의 측면들에 있는 개방 공간으로 이동된다. 따라서, 각 외부 모서리에 복수의 전기 연결 접합부들은 빠져 있지만 접합부들의 총수는 도 1b에 도시된 바와 같은 종래 기술의 패턴과 동일하고, 상기 그리드 어레이의 맨바깥쪽 행들과 맨바깥쪽 열들은 바깥에서 두번째 행들과 바깥에서 두번째 열들보다 적은 수의 전기 연결 접합부들을 지니며 상기 그리드의 바깥에서 두번째 열들은 모따기된 모서리들을 지닌 패턴의 결과로서 상기 그리드의 바깥에서 세번째 행들 및 바깥에서 세번째 열들과 동일한 양 또는 더 적은 수의 전기 연결 접합부들을 지닌다.
도 8에 도시된 본 발명의 바람직한 제3 실시예에서, 도 1c에 도시된 바와 같은 종래 기술에 의한 상호연결부 패턴은 각각의 맨바깥쪽 모서리로부터의 하나의 상호연결부를 상기 패턴의 측면으로 이동시킴으로써 본 발명에 따라 변경되고 설계된다.
도 9에 도시된 본 발명의 바람직한 제4 실시예에서, 도 1d에 도시된 바와 같은 종래 기술에 의한 상호연결부 패턴은 각 모서리로부터 6개의 지지 접합부들, 즉 전기 연결 접합부들이 아닌 접합부들을 제거하고, 모서리들로부터의 전기 연결 접합부들을 원래의 접합부 패턴의 측면들로 이동시킴으로써 본 발명에 따라 변경되고 설계된다. 따라서, 상기 상호연결부 패턴의 접합부들은 상기 패턴이 라운드(round) 설계에 근접한, 둥글려진 모서리들을 지니도록 배열된다. 몇몇 실시예들에서 그것 이 라운드 설계를 가지도록 패턴을 설계하는 것이 실제로 가능하다.
도 10에 도시된 본 발명의 바람직한 제5 실시예에서, 도 1e에 도시된 바와 같은 종래 기술에 의한 상호연결부 패턴은 접합부 패턴이 둥글려진 모서리들을 지니도록 배열된 부가적인 비 전기 연결 솔더 접합부들을 부가함으로써 본 발명에 따라 변경되고 설계된다. 즉, 부가적인 접합부들은 상기 패턴의 주위에 접합부들을 포함하는 상기 패턴의 구성된 외부 루프가 실질적으로 둥글려진 모서리들을 가지도록 부가된다. 도 1e에 도시된 바와 같이, 상기 요소의 다이(die)는 상기 상호연결 부 패턴 외부로 상당히 확장되어 있다. 이것은 상기 요소를 처리하는 경우, 예를 들어 제조시 그리고 기계적 충격 상황에서 상기 다이의 파손을 야기한다, 도 1e는 상기 패턴의 모서리들에서의 지지 접합부들을 도시한 것으로 상기 지지 접합부들이 없는 경우 상기 요소는 제조 라인에서 불안정하게 되고 그것은 처리동안, 예를 들어 리플로우 오븐(reflow oven)에서 기울어질 수 있다. 상기 요소의 기울임은 실패한 솔더 접합을 야기할 수 있다. 하지만, 부가적인 지지 접합부들의 배치는 상기 요소의 다이에 PWB의 변형을 전달하여, 그 결과 상기 다이는 파손될 것이다. 이 문제는 상기 접합 패턴이 둥글려진 모서리들을 지니도록 배치되는, 부가적인 지지 접합부들을 부가함으로써 본 발명에 의한 접합 패턴을 가지고 감소된다.
도 12는 본 발명의 바람직한 제6 실시예를 도시한 것이다. 상기 요소(20)는 실질적으로 직사각형 상호연결부 패턴에 복수의 상호연결부들(10)을 구비한다. 상기 패턴의 모서리들상에는 전기 비-연결 및 동시에 약화된 상호연결부들(50)이 위치한다. 상기 상호연결부들(50)이 파손되는 경우 그것은 상기 요소(20)의 기능에 영향을 미치지 않을 것이다.
도 13은 본 발명의 바람직한 제7 실시예를 도시한 것이다. 상기 요소(20)는 실질적으로 직사각형 상호연결부 패턴의 중간 부분에 복수의 상호연결부들(10)을 구비한다. 상기 요소(20)의 모든 모서리 근처에 4개의 전기 비-연결 상호연결부들(50)이 위치한다. 상기 상호연결부들(50)은 외부 모서리들이 둥글려지는 방식으로 위치한다. 상기 상호연결부들(50)이 파손되는 경우 그것은 상기 요소(20)의 기능에 영향을 미치지 않을 것이다. 상기 상호연결부들(50) 중 하나 이상의 상호연결부들은 또한 상술된 바와 같이 약화된 상호연결부들일 수 있다. 도 13의 패턴의 중간 부분에 상기 직사각형 상호연결부 패턴의 모서리들상에 약화된 상호연결부들을 배열하는 것이 또한 가능하다.
도 11은 본 발명의 일 실시예에 의한 상호연결부 패턴 설계 방법의 흐름도를 도시한 것이다. 단계 30에서, 어느 것이 "최악의 경우를 가정한" 솔더 접합부들인지, 즉 상기 설계의 어떤 상호연결부들이 최저 신뢰도를 가지는지 또는 그렇지 않으면 어느 것이 상기 요소 또는 상기 요소-PWB 어셈블리 신뢰도를 감소시키는지를 결정하기 위하여 종래 기술의 반도체 BGA가 분석된다. 단계 32에서, 단계 30에서 결정된 바와 같은 N개의 상호연결부들이 상기 상호연결부 모서리들로부터 상기 패턴의 측면들 또는 상기 패턴의 중앙부 또는 상기 중앙부 근처로 이동되는데, 상기에서 N은 상기 모서리상의 상호연결부들의 총수의 어떤 크기 부분 집합이다. 대안적으로, 단계 32에서, 모따기되거나 둥글려진 모서리들을 지닌 패턴을 생성하기 위하여 N개의 솔더 접합부들이 상기 "최악의 경우를 가정한" 솔더 접합부들 부근에 부가된다. 상술된 바와 같이 약화된 그리고 전기 비-연결 솔더 접합부들을 부가하는 것이 또한 가능하다. 단계 34에서, 상기 변경된 상호연결부 패턴은 상기 요소-PWB 어셈블리 신뢰도를 결정하기 위하여 테스트된다. 도시된 실시예에서, 상기 설계는 유한 요소 방법(FEM: Finite Element Method) 분석을 사용하여 모델링된다. 신뢰도가 허용가능한 양만큼 개선되는 경우, 단계 36에서와 같이 제품의 제조가 허용될 수 있다. 하지만, 신뢰도가 요구되는 양만큼 개선되지 않은 경우, 요구되는 신뢰도가 데몬스트레이션될 때까지 단계 30 내지 단계 34가 반복된다. 상기 방법은 예를 들어 도 6 내지 도 13에 도시된 바와 같이 본 발명의 실시예들을 설계하는데 사용될 수 있다. 예를 들어 도 13에서 상기 방법은 참조 번호 50으로 표시된 모든 연결부들이 약화되고 전기적 비-연결 상호연결부들로서 형성되어야 하는지를 계산하는데 사용될 수 있다.
도 14는 종래 기술의 단순한 직사각형 상호연결부 패턴 설계를 지닌 요소(52)를 도시한 것이다. 도 15는 상기 설계의 모든 모서리상에서 모서리에 가장 가까운 곳에 있는 하나의 상호연결부를 제거함으로써 요소(52)로부터 변경된 요소(54)를 도시한 것이다. 상기 제거된 상호연결부는 상기 설계의 새로운 모따기된 모서리(58) 내부에 단지 배열된다. 도 16은 상기 설계의 모든 모서리상에서 모따기된 모서리(58)의 가장 가까운 곳에 있는 두개의 상호연결부들을 제거함으로써 요소(54)로부터 추가로 변경된, 요소(56)를 도시한 것이다. 상기 제거된 상호연결부들은 상기 설계의 새로운 더 모따기된 모서리(60) 내부에 단지 배열되었다.
도 17은 도 14 내지 도 16의 3개의 요소들에 대한 드롭(drop) 시뮬레이션으 로부터 획득된 결과들을 나타낸다. 수직축상에 솔더 매트릭스의 최대 스트레스가 도시되어 있다. 상기 스트레스는 "기준"이라고 불리우는, 요소(52)의 직사각형 설계의 모서리에 대한 스트레스의 백분율로서 표시되어 있다. 단지 작게 모따기된 모서리들(58)을 지닌 요소(54)는 "작은 R"로 불리우고 가장 많이 모따기된 모서리들(60)은 "큰 R"로 불리운다. 결과들은 솔더 매트릭스에 대한 물리적인 스트레스가 적합하게 둥글려진 모서리들을 가지고 얼마나 감소하는 지를 명백하게 보여준다.
본 발명의 일 실시예에서 둥글려지거나 모따기된 모서리들은 상호연결부 패턴이 볼 그리드 어레이의 각 모서리에서 하나의 접합부 및 바람직하기로는 적어도 두개의 접합부들이 빠져 있는 볼 그리드 어레이로서 형성된다는 것을 의미한다. 몇몇 실시예들에서 전기적 연결 접합부들은 빠져 있지만 실질적으로 약화된 연결부들이 상기 모서리상에 배열된다. 본 발명의 다른 실시예들에서 상기 상호연결부 패턴은 볼 그리드 어레이의 각 모서리에서 적어도 3, 4, 5, 6개 또는 심지어 더 많은 접합부들이 빠져 있는 볼 그리드 어레이로서 형성된다.
본 발명의 일 실시예에서 둥글려지거나 모따기된 모서리들은 상기 패턴의 주위에서 상기 접합부들을 따라 상호연결부 패턴 주위에 포락선을 그리는 경우, 상기 포락선은 단지 둔각을 형성한다. 즉 이 실시예에서 둥글려지거나 모따기된 모서리들은 항상 90도 보다 작다. 다른 실시예들에서 상기 각도들은 80도 미만, 70도 미만, 60도 미만, 50도 미만, 40도 미만, 30도 미만 또는 심지어 20도 미만이다. 예를 들어 도 16의 실시예에서 모서리들의 수는 8이고 그들은 모두 유사한 샤프니스(sharpness)를 갖는다. 따라서 도 16의 패턴 주위의 포락선의 모서리들은 45도의 각도를 형성한다.
본 발명은 볼 그리드 어레이의 개선된 상호연결 수명 및 신뢰성을 제공하고 용이하게 구현된다.
본 발명이 우세순이 아닌, 바람직한 실시예들과 관련하여 설명되었을지라도, 본 발명이 수많은 방법들로 변경될 수 있고 특히 상술된 것 이외의 많은 실시예들을 추정할 수 있다는 것은 당업자에에게 명백할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 범위내에 있는, 본 발명의 모든 변형들을 포함할 것이다.

Claims (30)

  1. 상호연결부 패턴을 형성하기 위하여 행들과 열들로 정렬되어 있는 복수의 상호연결부들을 포함하는 반도체 요소에 있어서,
    상기 상호연결부들은 상기 패턴이 실질적으로 둥글려지거나 모따기된 모서리들을 구비하도록 정렬되는 것을 특징으로 하는 반도체 요소.
  2. 제1항에 있어서, 상기 상호연결부 패턴은 볼 그리드 어레이로서 형성되고 상기 어레이의 각 모서리에서 적어도 두개의 전기 연결 접합부들이 빠져 있는 것을 특징으로 하는 반도체 요소.
  3. 제1항에 있어서, 상기 상호연결부 패턴은 볼 그리드로서 형성되고 적어도 상기 그리드의 가장 바깥쪽 행들 및 가장 바깥쪽 열들은 상기 그리드의 바깥에서 두번째 행들 및 바깥에서 두번째 열들보다 더 적은 수의 전기 연결 접합부들을 구비하고, 상기 그리드의 바깥에서 두번째 행들 및 바깥에서 두번째 열들은 상기 그리드의 바깥에서 세번째 행들 및 바깥에서 세번째 열들과 같거나 적은 양의 전기 연결 접합부들을 구비하는 것을 특징으로 하는 반도체 요소.
  4. 제1항에 있어서, 상기 상호연결부 패턴은 볼 그리드 어레이로서 형성되고 상기 어레이의 각 모서리에서 적어도 두개의 접합부들이 빠져 있는 것을 특징으로 하 는 반도체 요소.
  5. 제1항에 있어서, 상기 상호연결부 패턴은 볼 그리드로서 형성되고 적어도 상기 그리드의 가장 바깥쪽 행들 및 가장 바깥쪽 열들은 상기 그리드의 바깥에서 두번째 행들 및 바깥에서 두번째 열들보다 더 적은 양의 접합부들을 구비하며, 상기 그리드의 바깥에서 두번째 행들 및 바깥에서 두번째 열들은 상기 그리드의 바깥에서 세번째 행들 및 바깥에서 세번째 열들과 같거나 적은 양의 접합부들을 구비하는 것을 특징으로 하는 반도체 요소.
  6. 제1항에 있어서, 복수의 본딩 접합부들이 어레이 배열로 상기 요소의 주위에 배치되고, 상기 본딩 접합부들은 제1, 제2 및 적어도 하나의 제3 루프내에 배치되며, 상기 제1, 제2 및 제3 루프들은 각각 상기 요소의 측면들을 따라 외부 루프, 중간 루프 및 내부 루프를 포함하고, 상기 외부 루프내의 접합부들은 상기 외부 루프가 실질적으로 둥글려지거나 모따기된 모서리들을 구비하도록 배치되는 것을 특징으로 하는 반도체 요소.
  7. 제1항에 있어서, 복수의 전기 비-연결 상호연결부들이 상기 상호연결부 패턴의 주위에 배열되는 것을 특징으로 하는 반도체 요소.
  8. 제1항에 있어서, 복수의 전기 비-연결 상호연결부들이 상기 상호연결부 패턴 의 모서리들에 배열되는 것을 특징으로 하는 반도체 요소.
  9. 제1항에 있어서, 복수의 실질적으로 약화된 상호연결부들이 상기 상호연결 부 패턴의 주위에 배열되는 것을 특징으로 하는 반도체 요소.
  10. 제1항에 있어서, 복수의 실질적으로 약화된 상호연결부들이 상기 상호연결 부 패턴의 모서리들에 배열되는 것을 특징으로 하는 반도체 요소.
  11. 적어도 하나의 인쇄 배선 기판(PWB: Printed Wiring Board) 및 상기 인쇄 배선 기판에 본딩된 적어도 하나의 반도체 요소를 포함하는 반도체 장치에 있어서,
    상기 인쇄 배선 기판과 적어도 하나의 요소간에 패턴으로서 형성된 상호연결부들은 상기 패턴이 실질적으로 둥글려지거나 모따기된 모서리들을 구비하도록 정렬되는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 반도체 장치는 휴대용 장치인 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서, 상기 상호연결부 패턴은 볼 그리드 어레이로서 형성되고 상기 어레이의 각 모서리에서 적어도 두개의 전기 연결 접합부들이 빠져 있는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서, 상기 상호연결부 패턴은 볼 그리드로서 형성되고 적어도 상기 그리드의 가장 바깥쪽 행들 및 가장 바깥쪽 열들은 상기 그리드의 바깥에서 두번째 행들 및 바깥에서 두번째 열들보다 더 적은 양의 전기 연결 접합부들을 구비하고, 상기 그리드의 바깥에서 두번째 행들 및 바깥에서 두번째 열들은 상기 그리드의 바깥에서 세번째 행들 및 바깥에서 세번째 열들과 같거나 적은 양의 전기 연결 접합부들을 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서, 복수의 본딩 접합부들이 어레이 배열로 상기 요소의 주위에 배치되고, 상기 본딩 접합부들은 제1, 제2 및 적어도 하나의 제3 루프내에 배치되며, 상기 제1, 제2 및 제3 루프들은 각각 상기 요소의 측면들을 따라 외부 루프, 중간 루프 및 내부 루프를 포함하고, 상기 외부 루프내의 접합부들은 상기 외부 루프가 실질적으로 둥글려지거나 모따기된 모서리들을 구비하도록 배치되는 것을 특징으로 하는 반도체 장치.
  16. 제11항에 있어서, 복수의 전기 비-연결 상호연결부들이 상기 상호연결부 패턴의 주위에 배열되는 것을 특징으로 하는 반도체 장치.
  17. 제11항에 있어서, 복수의 전기 비-연결 상호연결부들이 상기 상호연결부 패턴의 모서리들에 배열되는 것을 특징으로 하는 반도체 장치.
  18. 제11항에 있어서, 복수의 실질적으로 약화된 상호연결부들이 상기 상호연결부 패턴의 주위에 배열되는 것을 특징으로 하는 반도체 장치.
  19. 제11항에 있어서, 복수의 실질적으로 약화된 상호연결부들이 상기 상호연결부 패턴의 모서리들에 배열되는 것을 특징으로 하는 반도체 장치.
  20. 볼 그리드로서 형성된 상호연결부 패턴을 포함하는 반도체 요소를 설계하는 방법에 있어서,
    상기 상호연결부들은 상기 패턴이 실질적으로 둥글려지거나 모따기된 모서리들을 구비하도록 정렬되게끔 설계되는 것을 특징으로 하는 방법.
  21. 제20항에 있어서, 접합부 패턴은 볼 그리드 어레이의 형태로 설계되고 상기 어레이의 각 모서리에서 적어도 두개의 전기 연결 접합부들이 빠져 있는 것을 특징으로 하는 방법.
  22. 제20항에 있어서, 상기 상호연결부 패턴은 볼 그리드의 형태로 설계되고 적어도 상기 그리드의 가장 바깥쪽 행들 및 가장 바깥쪽 열들은 상기 그리드의 바깥에서 두번째 행들 및 바깥에서 두번째 열들보다 더 적은 양의 전기 연결 접합부들을 구비하고, 상기 그리드의 바깥에서 두번째 행들 및 바깥에서 두번째 열들은 상 기 그리드의 바깥에서 세번째 행들 및 바깥에서 세번째 열들보다 더 적은 양의 전기 연결 접합부들을 구비하는 것을 특징으로 하는 방법.
  23. 제20항에 있어서, 접합부 패턴은 볼 그리드 어레이의 형태로 설계되고 상기 어레이의 각 모서리에서 적어도 두개의 접합부들이 빠져 있는 것을 특징으로 하는 방법.
  24. 제20항에 있어서, 상기 상호연결부 패턴은 볼 그리드의 형태로 설계되고 적어도 상기 그리드의 가장 바깥쪽 행들 및 가장 바깥쪽 열들은 상기 그리드의 바깥에서 두번째 행들 및 바깥에서 두번째 열들보다 더 적은 양의 접합부들을 구비하며, 상기 그리드의 바깥에서 두번째 행들 및 바깥에서 두번째 열들은 상기 그리드의 바깥에서 세번째 행들 및 바깥에서 세번째 열들보다 더 적은 양의 접합부들을 구비하는 것을 특징으로 하는 방법.
  25. 제20항에 있어서, 복수의 본딩 접합부들이 어레이 배열로 상기 요소의 주위에 배치되고, 적어도 상기 어레이의 가장 바깥쪽 루프의 접합부들은 상기 루프가 실질적으로 둥글려지거나 모따기된 모서리들을 구비하도록 배치되는 것을 특징으로 하는 방법.
  26. 제20항에 있어서, 접합부 패턴은 상기 패턴의 실질적으로 둥글려지거나 모따 기된 모서리들의 적어도 일부를 형성하는 복수의 부가적인 비 전기 연결 접합부들을 포함하도록 설계되는 것을 특징으로 하는 방법.
  27. 제20항에 있어서, 접합부 패턴은 상기 상호연결부 패턴의 주위에 복수의 전기 비-연결 상호연결부들을 포함하도록 설계되는 것을 특징으로 하는 방법.
  28. 제20항에 있어서, 접합부 패턴은 상기 상호연결부 패턴의 하나 이상의 모난 모서리들 또는 직사각형 모서리들을 형성하는 복수의 전기 비-연결 상호연결부들을 포함하도록 설계되는 것을 특징으로 하는 방법.
  29. 제20항에 있어서, 접합부 패턴은 상기 상호연결부 패턴의 주위에 복수의 실질적으로 약화된 상호연결부들을 포함하도록 설계되는 것을 특징으로 하는 방법.
  30. 제20항에 있어서, 접합부 패턴은 상기 상호연결부 패턴의 하나 이상의 모난 모서리들 또는 직사각형 모서리들을 형성하는 복수의 실질적으로 약화된 상호연결부들을 포함하도록 설계되는 것을 특징으로 하는 방법.
KR1020057021811A 2003-05-16 2004-05-17 상호연결부 패턴 설계 KR100780869B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/439,489 2003-05-16
US10/439,489 US20040227233A1 (en) 2003-05-16 2003-05-16 Interconnection pattern design

Publications (2)

Publication Number Publication Date
KR20060019541A true KR20060019541A (ko) 2006-03-03
KR100780869B1 KR100780869B1 (ko) 2007-11-29

Family

ID=33417812

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057021811A KR100780869B1 (ko) 2003-05-16 2004-05-17 상호연결부 패턴 설계

Country Status (5)

Country Link
US (3) US20040227233A1 (ko)
EP (1) EP1625619A1 (ko)
KR (1) KR100780869B1 (ko)
CN (1) CN1791978A (ko)
WO (1) WO2004102661A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9665058B2 (en) 2013-07-19 2017-05-30 S-Printing Solution Co., Ltd. Image forming apparatus and chip

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7092838B1 (en) * 2004-06-04 2006-08-15 Sierra Design Automation, Inc. Method and apparatus for the analysis and optimization of variability in nanometer technologies
US20080151512A1 (en) * 2006-12-22 2008-06-26 Johnson Kenneth W Enhanced Ball Grid Array Package
US20090326864A1 (en) * 2008-06-27 2009-12-31 Sun Microsystems, Inc. Determining the reliability of an interconnect
JP2010098226A (ja) * 2008-10-20 2010-04-30 Toshiba Corp 半導体装置
US8415792B2 (en) 2010-08-04 2013-04-09 International Business Machines Corporation Electrical contact alignment posts
US20120032327A1 (en) * 2010-08-09 2012-02-09 Fujitsu Limited Systems and methods for reinforcing chip packages
US11990395B2 (en) 2019-02-22 2024-05-21 Intel Corporation Joint connection of corner non-critical to function (NCTF) ball for BGA solder joint reliability (SJR) enhancement
US11720726B1 (en) * 2020-07-24 2023-08-08 Ansys Inc. Systems and methods of simulating drop shock reliability of solder joints with a multi-scale model
GB2603216B (en) * 2021-01-29 2024-06-05 Cirrus Logic Int Semiconductor Ltd A chip scale package
WO2022162330A1 (en) * 2021-01-29 2022-08-04 Cirrus Logic International Semiconductor Limited A chip scale package
KR20220151307A (ko) 2021-05-06 2022-11-15 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US555702A (en) * 1896-03-03 Electrical measuring-instrument
US5557502A (en) * 1995-03-02 1996-09-17 Intel Corporation Structure of a thermally and electrically enhanced plastic ball grid array package
JP3179420B2 (ja) * 1998-11-10 2001-06-25 日本電気株式会社 半導体装置
US6552425B1 (en) * 1998-12-18 2003-04-22 Intel Corporation Integrated circuit package
US6444563B1 (en) * 1999-02-22 2002-09-03 Motorlla, Inc. Method and apparatus for extending fatigue life of solder joints in a semiconductor device
US6207476B1 (en) * 1999-06-10 2001-03-27 Vlsi Technology, Inc. Methods of packaging an integrated circuit and methods of forming an integrated circuit package
US6274474B1 (en) 1999-10-25 2001-08-14 International Business Machines Corporation Method of forming BGA interconnections having mixed solder profiles
US6291898B1 (en) * 2000-03-27 2001-09-18 Advanced Semiconductor Engineering, Inc. Ball grid array package
JP4746770B2 (ja) * 2001-06-19 2011-08-10 ルネサスエレクトロニクス株式会社 半導体装置
JP3616605B2 (ja) * 2002-04-03 2005-02-02 沖電気工業株式会社 半導体装置
US6762495B1 (en) * 2003-01-30 2004-07-13 Qualcomm Incorporated Area array package with non-electrically connected solder balls

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9665058B2 (en) 2013-07-19 2017-05-30 S-Printing Solution Co., Ltd. Image forming apparatus and chip

Also Published As

Publication number Publication date
CN1791978A (zh) 2006-06-21
WO2004102661A1 (en) 2004-11-25
US20070165388A1 (en) 2007-07-19
EP1625619A1 (en) 2006-02-15
KR100780869B1 (ko) 2007-11-29
US7223681B2 (en) 2007-05-29
US20040227233A1 (en) 2004-11-18
US20040251544A1 (en) 2004-12-16

Similar Documents

Publication Publication Date Title
US20070165388A1 (en) Interconnection pattern design
US6444563B1 (en) Method and apparatus for extending fatigue life of solder joints in a semiconductor device
US7687803B2 (en) Semiconductor device and method for manufacturing semiconductor device
KR101395365B1 (ko) 솔더 피로를 감소시키는 다이내믹 패드 사이즈
JP5271088B2 (ja) 超ファインピッチ配線で積層された超小型電子アセンブリとその製造方法
US7259453B2 (en) Hexagonal array structure for ball grid array packages
US6940176B2 (en) Solder pads for improving reliability of a package
US7462939B2 (en) Interposer for compliant interfacial coupling
US7714427B2 (en) Integrated circuit die configuration for packaging
JPH07202378A (ja) パッケージ化電子ハードウェア・ユニット
US6410861B1 (en) Low profile interconnect structure
US9460938B2 (en) Semiconductor device including a plurality of semiconductor chips, and a cover member with first and second brims
US20020061665A1 (en) Method and apparatus for vertically stacking and interconnecting ball grid array (BGA) electronic circuit devices
US7994428B2 (en) Electronic carrier board
US7601612B1 (en) Method for forming solder joints for a flip chip assembly
Ho et al. Linear finite element stress simulation of solder joints on 225 I/O plastic BGA package under thermal cycling
KR100612783B1 (ko) 반도체 장치
CN114828400A (zh) 连接组件、板级架构，以及一种计算设备
US7180171B1 (en) Single IC packaging solution for multi chip modules
JP2001203298A (ja) 半導体装置およびその製造方法
CN115497901B (zh) 改善凸点开裂失效的高密度封装装置和方法
JP3670102B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131101

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141107

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151016

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20161019

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee