KR20220151307A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20220151307A
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Abstract

반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되고 제1 면에 복수 개의 제1 본딩 패드들이 각각 배열되는 개별 실장 영역들을 갖는 인터포저, 상기 인터포저의 상기 제1 면 상의 상기 개별 실장 영역들 상에 각각 배치되며 상기 제1 본딩 패드들과 전기적으로 연결되는 칩 패드들을 각각 구비하는 복수 개의 반도체 장치들, 상기 제1 본딩 패드들 및 상기 칩 패드들 사이에 개재되는 복수 개의 제1 도전성 연결 부재들, 및 상기 인터포저 상에서 상기 반도체 장치들을 커버하고 상기 인터포저의 제1 면 및 상기 반도체 장치들 사이의 갭들을 채우는 몰딩 부재를 포함한다. 상기 개별 실장 영역들 중 적어도 하나는 십자 형상의 패드 프리(pad free) 영역 및 상기 패드 프리 영역에 의해 정의되는 복수 개의 패드 영역들을 포함하고, 상기 제1 본딩 패드들은 상기 패드 영역들에 배열된다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 인터포저를 이용하여 패키지 기판 상에 서로 다른 복수 개의 칩들이 적층된 반도체 패키지 및 이의 제조 방법에 관한 것이다.
2.5D Package 제품의 경우, 실리콘 인터포저와 같은 별도의 기판을 사용하여 고밀도의 인터커넥션을 제공할 수 있다. 상기 실리콘 인터포저 상에는 서로 다른 종류의 반도체 장치들이 배치된 후 몰딩 물질에 의해 몰딩될 수 있다. 그러나, 상기 몰딩 물질이 웨이퍼 레벨의 몰딩 공정에 의해 형성될 경우, 상기 인터포저와 상기 반도체 장치 사이에서 상기 몰딩 물질의 유동성이 저하되어 이들 사이의 갭을 완전히 채우지 못한 재 경화되어 보이드가 발생하는 문제점이 있다.
본 발명의 일 과제는 공정 생산성 및 패키지 신뢰성을 향상시킬 수 있는 구조를 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되고 제1 면에 복수 개의 제1 본딩 패드들이 각각 배열되는 개별 실장 영역들을 갖는 인터포저, 상기 인터포저의 상기 제1 면 상의 상기 개별 실장 영역들 상에 각각 배치되며 상기 제1 본딩 패드들과 전기적으로 연결되는 칩 패드들을 각각 구비하는 복수 개의 반도체 장치들, 상기 제1 본딩 패드들 및 상기 칩 패드들 사이에 개재되는 복수 개의 제1 도전성 연결 부재들, 및 상기 인터포저 상에서 상기 반도체 장치들을 커버하고 상기 인터포저의 제1 면 및 상기 반도체 장치들 사이의 갭들을 채우는 몰딩 부재를 포함한다. 상기 개별 실장 영역들 중 적어도 하나는 십자 형상의 패드 프리(pad free) 영역 및 상기 패드 프리 영역에 의해 정의되는 복수 개의 패드 영역들을 포함하고, 상기 제1 본딩 패드들은 상기 패드 영역들에 배열된다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되고 서로 반대하는 제1 면 제2 면에 각각 구비되는 복수 개의 제1 및 제2 본딩 패드들을 구비하되 상기 제1 본딩 패드들은 상기 제1 면의 개별 실장 영역들에 각각 배열되는 인터포저, 상기 인터포저의 상기 제1 면 상의 상기 개별 실장 영역들 상에서 각각 배치되며 복수 개의 제1 도전성 연결 부재들에 의해 상기 제1 본딩 패드들과 전기적으로 연결되는 칩 패드들을 각각 구비하는 복수 개의 반도체 장치들, 상기 인터포저의 상기 제1 면 상에서 상기 반도체 장치들을 커버하고 상기 인터포저의 상기 제1 면 및 상기 반도체 장치들 사이의 갭들을 채우는 몰딩 부재를 포함한다. 상기 개별 실장 영역들 중 적어도 하나는 서로 교차하는 가로 통로부와 세로 통로부를 갖는 패드 프리 영역 및 상기 패드 프리 영역에 의해 정의되는 복수 개의 패드 영역들을 포함하고, 상기 제1 본딩 패드들은 상기 패드 영역들에 배열되고, 상기 패드 프리 영역에는 배열되지 않는다. 상기 패드 프리 영역은 상기 제1 본딩 패드들 사이의 피치의 적어도 3배의 폭을 갖는다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되고 서로 반대하는 제1 면 제2 면에 각각 구비되는 복수 개의 제1 및 제2 본딩 패드들을 구비하되 상기 제1 본딩 패드들은 상기 제1 면의 개별 실장 영역들에 각각 배열되는 인터포저, 상기 인터포저의 상기 제1 면 상의 상기 개별 실장 영역들 상에서 각각 배치되며 상기 제1 본딩 패드들과 전기적으로 연결되는 칩 패드들을 각각 구비하는 복수 개의 반도체 장치들, 상기 제1 본딩 패드들 및 상기 칩 패드들 사이에 개재되는 복수 개의 제1 도전성 연결 부재들, 상기 인터포저의 상기 제1 면 상에서 상기 반도체 장치들을 커버하고 상기 인터포저의 상기 제1 면 및 상기 반도체 장치들 사이의 갭들을 채우는 몰딩 부재, 상기 인터포저의 상기 제2 본딩 패드들 및 상기 패키지 기판의 기판 패드들 사이에 개재되는 복수 개의 제2 도전성 연결 부재들, 및 상기 인터포저 및 상기 패키지 기판 사이에 개재되는 언더필 부재를 포함한다. 상기 개별 실장 영역들 중 적어도 하나는 서로 교차하는 가로 통로부와 세로 통로부를 갖는 패드 프리 영역 및 상기 패드 프리 영역에 의해 정의되는 복수 개의 패드 영역들을 포함하고, 상기 제1 본딩 패드들은 상기 패드 영역들에 배열되고, 상기 패드 프리 영역에는 배열되지 않는다. 상기 패드 프리 영역은 상기 제1 본딩 패드들 사이의 피치의 적어도 3배의 폭을 갖는다. 상기 적어도 하나의 개별 실장 영역은 11mm×11mm 또는 그 이상의 면적을 갖는다.
예시적인 실시예들에 따르면, 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되는 인터포저, 상기 인터포저 상에 서로 이격 배치되는 제1 및 제2 반도체 장치들, 상기 인터포저 및 상기 제1 및 제2 반도체 장치들 사이에 개재되는 복수 개의 제1 도전성 연결 부재들, 및 상기 인터포저 상에서 상기 제1 및 제2 반도체 장치들의 외측면들을 커버하고 상기 인터포저 및 상기 제1 및 제2 반도체 장치들 사이의 갭들을 완전히 채우도록 구비되는 몰딩 부재를 포함할 수 있다.
상대적으로 넓은 면적을 갖는 상기 제1 반도체 장치가 실장되는 상기인터포저의 제1 개별 실장 영역은 십자 형상의 패드 프리 영역을 포함할 수 있다. 상기 패드 프리 영역에는 패드들이 형성되지 않은 영역이므로, 상기 패드 프리 영역 상부의 공간은 상기 몰딩 부재를 형성하기 위한 웨이퍼 레벨의 몰딩 컴프레션 공정 시에 몰딩 경화 물질의 주입 통로의 역할을 수행할 수 있다.
따라서, 상기 패드 프리 영역을 통해 상기 인터포저와 상기 제1 반도체 장치 사이의 작은 공간을 상기 몰딩 부재로 효과적으로 충전함으로써, 상기 제1 반도체 장치 아래의 상기 제1 개별 실장 영역의 중심 영역에서의 보이드가 발생하는 것을 방지할 수 있다. 더욱이, 상기 제1 및 제2 반도체 장치들과 상기 인터포저 사이에 언더필 부재를 형성하는 별도의 공정들을 생략할 수 있다. 이에 따라, 상기 몰딩된 인터포저의 공정 생산성을 향상시키고 2.5D 패키지 신뢰성을 개선시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 2는 도 1의 A-A' 라인을 따라 절단한 단면도이다.
도 3은 도 1의 B 부분을 나타내는 확대 평면도이다.
도 4 내지 도 15는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 17은 도 16의 E 부분을 나타내는 확대 평면도이다.
도 18은 예시적인 실시예들에 따른 인터포저의 제1 개별 실장 영역을 나타내는 평면도이다.
도 19은 예시적인 실시예들에 따른 인터포저의 제1 개별 실장 영역을 나타내는 평면도이다.
도 20은 예시적인 실시예들에 따른 인터포저의 제1 개별 실장 영역을 나타내는 평면도이다.
도 21은 예시적인 실시예들에 따른 인터포저의 제1 개별 실장 영역을 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 도 2는 도 1의 A-A' 라인을 따라 절단한 단면도이다. 도 3은 도 1의 B 부분을 나타내는 확대 평면도이다. 도 3은 도 1의 인터포저의 제1 개별 실장 영역 내의 제1 본딩 패드들의 배열을 나타내는 평면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(10)는 패키지 기판(100), 인터포저(200), 제1 및 제2 반도체 장치들(300, 400), 제1 도전성 연결 부재들(330, 430) 및 몰딩 부재(500)를 포함할 수 있다. 또한, 반도체 패키지(10)는 제2 도전성 연결 부재들(260), 언더필 부재(270) 및 보강판(700)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 복수 개의 다이(칩)들이 적층된 적층 칩 구조를 갖는 메모리 장치일 수 있다. 예를 들면, 반도체 패키지(10)는 2.5D 칩 구조의 반도체 메모리 장치를 포함할 수 있다. 이 경우에 있어서, 제1 반도체 장치(300)은 로직 반도체 장치를 포함하고, 제2 반도체 장치(400)은 메모리 장치를 포함할 수 있다. 상기 로직 반도체 장치는 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(100)은 서로 마주보는 상부면과 하부면을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(100)은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다. 예를 들면, 패키지 기판(100)은 55mm×55mm 또는 그 이상의 면적을 가질 수 있다.
인터포저(200)는 패키지 기판(100) 상에 배치될 수 있다. 인터포저(200)는 상기 제2 도전성 연결 부재들로서의 솔더 범프들(260)을 통해 패키지 기판(100) 상에 실장될 수 있다. 인터포저(200)의 평면적은 패키지 기판(100)의 평면적보다 작을 수 있다. 평면도에서 보았을 때, 인터포저(200)는 패키지 기판(100)의 영역 내에 배치될 수 있다.
인터포저(200)는 상부면과 직교하는 제1 방향(X 방향)과 직교하는 제2 방향(Y 방향)과 평행한 방향으로 연장하며 서로 마주하는 제1 측면(S1) 및 제2 측면(S2) 그리고 제1 방향(X 방향)과 평행한 방향으로 연장하며 서로 마주하는 제3 측면(S3) 및 제4 측면(S4)을 가질 수 있다. 인터포저(200)는 제1 변(단변)(S1, S2) 및 제2 변(장변)(S3, S4)을 갖는 사각 형상을 가질 수 있다.
인터포저(200)는 내부에 형성된 복수 개의 배선들을 갖는 실리콘 인터포저일 수 있다. 제1 반도체 장치(300) 및 제2 반도체 장치(400)는 인터포저(200) 내부의 상기 배선들을 통해 서로 연결되거나 솔더 범프들(260)을 통해 패키지 기판(100)에 전기적으로 연결될 수 있다. 상기 실리콘 인터포저는 제1 및 제2 반도체 장치들(300, 400) 사이의 고밀도 인터커넥션을 제공할 수 있다. 이와 다르게, 인터포저(200)는 재배선 인터포저 또는 로직 칩이나 메모리 칩이 구현된 반도체 다이일 수 있다.
상기 실리콘 인터포저의 경우, 인터포저(200)는 반도체 기판(210) 및 반도체 기판(210)의 상부면에 복수 개의 배선들(222)을 갖는 배선층(220), 배선층(220) 상에 구비되는 복수 개의 제1 본딩 패드들(230) 및 반도체 기판(210)의 하부면에 구비되는 복수 개의 제2 본딩 패드들(240)을 포함할 수 있다.
예를 들면, 인터포저(200)는 30mm×30mm 또는 그 이상의 면적을 가질 수 있다. 인터포저(200)의 한 변의 길이는 30mm 내지 60mm의 범위 이내에 있을 수 있다. 기판(210)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
배선층(220)은 복수 개의 절연막들 및 상기 절연막들 내에 복수 개의 배선들(222)을 포함할 수 있다. 예를 들면, 상기 배선들은 구리(Cu)와 같은 금속을 포함할 수 있다.
반도체 기판(210)은 내부에 관통 형성된 복수 개의 관통 전극들(250)을 포함할 수 있다. 관통 전극(250)은 관통 실리콘 비아(TSV)를 포함할 수 있다. 관통 전극(250)은 반도체 기판(210)의 제1 면으로부터 반도체 기판(210)을 수직 관통하도록 구비될 수 있다. 관통 전극(250)의 일단부는 배선층(220)의 배선(222)과 접촉할 수 있다.
인터포저(200)는 상기 제2 도전성 연결 부재들로서의 솔더 범프들(260)을 통해 패키지 기판(100) 상에 실장될 수 있다. 솔더 범프(260)는 제2 본딩 패드(240) 상에 형성될 수 있다. 예를 들면, 솔더 범프(260)는 C4 범프를 포함할 수 있다. 인터포저(200)의 제2 본딩 패드(240)는 솔더 범프(260)에 의해 패키지 기판(100)의 기판 패드에 전기적으로 연결될 수 있다.
제1 및 제2 본딩 패드들(230, 240)는 사각형, 팔각형 등과 같은 다각 형상을 가질 수 있다. 제1 본딩 패드(230)의 직경(D1)은 25㎛ 내지 40㎛의 범위 이내에 있을 수 있다. 제1 본딩 패드들(230) 사이의 피치(P1)는 20㎛ 내지 70㎛의 범위 이내에 있을 수 있다. 제2 본딩 패드(240)의 직경은 제1 본딩 패드(230)의 직경(D1)보다 클 수 있다. 제2 본딩 패드들(240) 사이의 피치는 제1 본딩 패드들(230) 사이의 피치(P1)보다 클 수 있다.
도 2 및 도 3에 도시된 바와 같이, 인터포저(200)의 상부면에는 복수 개의 반도체 장치들이 각각 실장되는 복수 개의 개별 실장 영역들(MR1, MR2)이 구비될 수 있다. 개별 실장 영역들(MR1, MR2)은 상기 실장되는 반도체 장치들의 면적들과 각각 대응하는 면적들을 가질 수 있다. 후술하는 바와 같이, 제1 개별 실장 영역(MR1)에는 제1 반도체 장치(300)가 실장되고, 제2 개별 실장 영역들(MR2)에는 제2 반도체 장치들(400)이 각각 실장될 수 있다.
제1 개별 실장 영역(MR1)은 제2 개별 실장 영역들(MR2)보다 큰 면적을 가질 수 있다. 예를 들면, 제1 개별 실장 영역(MR1)은 11mm×11mm 또는 그 이상의 면적을 가질 수 있다. 제1 개별 실장 영역(MR1)의 한 변의 길이는 11mm 내지 35mm의 범위 이내에 있을 수 있다.
상기 개별 실장 영역들 중에서 적어도 하나의 개별 실장 영역, 예를 들면, 상대적으로 가장 넓은 면적을 갖는 제1 개별 실장 영역(MR1)은 패드 프리(pad-free) 영역(PFR) 및 패드 프리 영역(PFR)에 의해 정의되는 복수 개의 패드 영역들(PR1, PR2, PR3, PR4)을 포함할 수 있다.
패드 프리 영역(PFR)은 십자 형상을 가질 수 있다. 패드 프리 영역(PRR)은 제1 방향(X 방향)으로 연장하는 적어도 하나의 가로 통로부(FL) 및 가로 통로부(FL)와 교차하도록 제2 방향(Y 방향)으로 연장하는 적어도 하나의 세로 통로부(FW)를 포함할 수 있다. 가로 통로부(FL)와 세로 통로부(FW)는 제1 개별 실장 영역(MR1)의 중심 영역에서 서로 교차하는 교차부(FC)를 가질 수 있다. 상기 제2 방향은 상기 제1 방향과 직교할 수 있다. 이와 다르게, 상기 제1 방향 및 상기 제2 방향 사이의 각도는 75도 내지 85도의 범위 이내에 있을 수 있다.
가로 통로부(FL)는 제1 개별 실장 영역(MR1)의 제1 측부로부터 교차부(FC)로 연장하는 제1 가로 연장부(FA1) 및 제1 개별 실장 영역(MR1)의 상기 제1 측부에 반대하는 제2 측부로부터 교차부(FC)로 연장하는 제2 가로 연장부(FA2)를 가질 수 있다. 따라서, 제1 가로 연장부(FA1), 교차부(FC) 및 제2 가로 연장부(FA2)는 가로 통로부(FL)를 구성할 수 있다.
세로 통로부(FW)는 제1 개별 실장 영역(MR1)의 상기 제1 측부와 인접한 제3 측부로부터 교차부(FC)로 연장하는 제1 세로 연장부(FB1) 및 제1 개별 실장 영역(MR1)의 상기 제3 측부에 반대하는 제4 측부로부터 교차부(FC)로 연장하는 제2 세로 연장부(FB2)를 가질 수 있다. 따라서, 제1 세로 연장부(FB1), 교차부(FC) 및 제2 세로 연장부(FB2)는 세로 통로부(FW)를 구성할 수 있다.
가로 통로부(FL)는 제1 폭(Wy)을 가지고, 세로 통로부(FW)는 제2 폭(Wx)을 가질 수 있다. 제1 폭(Wy) 및 제2 폭(Wx)은 서로 동일하거나 다를 수 있다. 제1 폭(Wy) 및 제2 폭(Wx)은 제1 본딩 패드들(230) 사이의 피치(P1)의 적어도 3배일 수 있다. 제1 폭(Wy) 및 제2 폭(Wx)은 제1 본딩 패드들(230) 사이의 피치(P1)의 3배 내지 10배일 수 있다. 제1 폭(Wy) 및 제2 폭(Wx)은 60㎛ 내지 700㎛의 범위 이내에 있을 수 있다.
제1 가로 연장부(FA1)와 제1 세로 연장부(FB1)는 직각을 형성하도록 교차할 수 있다. 제1 가로 연장부(FA1)와 제2 세로 연장부(FB2)는 직각을 형성하도록 교차할 수 있다. 제2 가로 연장부(FA2)와 제1 세로 연장부(FB1)는 직각을 형성하도록 교차할 수 있다. 제2 가로 연장부(FA2)와 제2 세로 연장부(FB2)는 직각을 형성하도록 교차할 수 있다.
제1 개별 실장 영역(MR1)은 패드 프리 영역(PFR)에 의해 정의되는 제1 내지 제4 패드 영역들(PR1, PR2, PR3, PR4)을 포함할 수 있다. 제1 본딩 패드들(230)은 제1 내지 제4 패드 영역들(PR1, PR2, PR3, PR4)에 배열되고, 패드 프리 영역(PFR)에는 배열되지 않을 수 있다. 제1 그룹의 제1 본딩 패드들(230A)은 제1 패드 영역(PR1)에 어레이 형태로 배열될 수 있다. 제2 그룹의 제1 본딩 패드들(230B)은 제2 패드 영역(PR2)에 어레이 형태로 배열될 수 있다. 제3 그룹의 제1 본딩 패드들(230C)은 제3 패드 영역(PR3)에 어레이 형태로 배열될 수 있다. 제4 그룹의 제1 본딩 패드들(230D)은 제4 패드 영역(PR4)에 어레이 형태로 배열될 수 있다.
예시적인 실시예들에 있어서, 적어도 하나의 제1 반도체 장치(300)가 인터포저(200)의 제1 개별 실장 영역(MR1) 상에 배치될 수 있다. 제1 반도체 장치(300)는 플립 칩 본딩(flip chip bonding) 방식에 의해 인터포저(200) 상에 실장될 수 있다. 이 경우에 있어서, 제1 반도체 장치(300)는 칩 패드들(310)이 형성된 활성면이 인터포저(200)를 향하도록 인터포저(200) 상에 실장될 수 있다. 제1 반도체 장치(300)의 칩 패드들(310)은 제1 도전성 연결 부재들로서의 도전성 범프들(330)에 의해 인터포저(200)의 제1 내지 제4 패드 영역들(PR1, PR2, PR3, PR4)에 배열된 제1 본딩 패드들(230)과 전기적으로 연결될 수 있다. 예를 들면, 상기 도전성 범프들은 마이크로 범프(uBump)를 포함할 수 있다. 도전성 범프들(330)의 직경들(D2)은 20㎛ 내지 35㎛의 범위 이내에 있을 수 있다.
제2 반도체 장치들(400)은 인터포저(200)의 제2 개별 실장 영역들(MR2) 상에서 제1 반도체 장치(300)로부터 이격되도록 배치될 수 있다. 제2 반도체 장치들(400)은 인터포저(200) 상에서 서로 이격되도록 배치될 수 있다. 제2 반도체 장치(400)는 플립 칩 본딩(flip chip bonding) 방식에 의해 인터포저(200) 상에 실장될 수 있다. 이 경우에 있어서, 제2 반도체 장치(400)는 칩 패드들(410)이 형성된 활성면이 인터포저(200)를 향하도록 인터포저(200) 상에 실장될 수 있다. 제2 반도체 장치(400)의 칩 패드들(410)은 제1 도전성 연결 부재들로서의 도전성 범프들(430)에 의해 인터포저(200)의 제1 본딩 패드(230)과 전기적으로 연결될 수 있다. 예를 들면, 도전성 범프들(430)은 마이크로 범프(uBump)를 포함할 수 있다.
제2 반도체 장치(400)는 버퍼 다이 및 상기 버퍼 다이 상에 순차적으로 적층된 복수 개의 메모리 다이(칩)들을 포함할 수 있다. 또한, 제2 반도체 장치(400)는 상기 버퍼 다이 및 상기 메모리 다이들의 적어도 측면들을 커버하는 몰딩 부재를 더 포함할 수 있다. 상기 버퍼 다이 및 상기 메모리 다이들은 실리콘 관통 비아들(TSVs)에 의해 서로 전기적으로 연결될 수 있다.
배선들(222)은 관통 전극들(250)과 전기적으로 연결될 수 있다. 제1 및 제2 반도체 장치들(300, 400)은 배선들(222) 및 관통 전극들(250)을 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 제1 반도체 장치(300) 및 제2 반도체 장치(400)는 배선들(222)에 의해 서로 전기적으로 연결될 수 있다.
하나의 제1 반도체 장치(300)는 인터포저(200)의 중심 영역에 배치될수 있다. 2개의 제2 반도체 장치들(400)은 인터포저(200)의 제1 측면(S1)을 따라 제2 방향(Y 방향)으로 이격 배치될 수 있다. 2개의 제2 반도체 장치들(400)은 인터포저(200)의 제2 측면(S2)을 따라 제2 방향(Y 방향)으로 이격 배치될 수 있다. 2개의 제2 반도체 장치들(400)은 인터포저(200)의 제1 측면(S1)에 인접하게 제1 반도체 장치(300)의 좌측에 배치되고, 2개의 제2 반도체 장치들(400)은 인터포저(200)의 제2 측면(S2)에 인접하게 제1 반도체 장치(300)의 우측에 배치될 수 있다.
하나의 제1 반도체 장치(300) 및 4개의 제2 반도체 장치들(400)이 배치되도록 도시되어 있지만, 이에 제한되지 않음을 이해할 수 있을 것이다. 또한,
예시적인 실시예들에 있어서, 몰딩 부재(500)는 인터포저(200)의 상부면 상에서 제1 및 제2 반도체 장치들(300, 400)을 커버하도록 구비될 수 있다. 몰딩 부재(500)는 제1 및 제2 반도체 장치들(300, 400)의 외측면들을 커버할 수 있다.
몰딩 부재(500)의 상부면은 제1 및 제2 반도체 장치들(300, 400)의 상부면들과 동일 평면에 위치할 수 있다. 제1 및 제2 반도체 장치들(300, 400)의 상부면들은 몰딩 부재(500)에 의해 노출될 수 있다. 몰딩 부재(500)의 외측면은 인터포저(200)의 외측면과 동일 평면에 위치할 수 있다.
예를 들면, 몰딩 부재(500)는 에폭시 몰딩 컴파운드(EMC)와 같은 폴리머 물질을 포함할 수 있다. 몰딩 부재(500)는 전체 중량의 60wt% 이상의 필러들을 포함할 수 있다. 상기 필러들은 이산화규소(SiO2)를 포함할 수 있다.
예시적인 실시예들에 있어서, 몰딩 부재(500)는 인터포저(200)의 상부면 및 제1 및 제2 반도체 장치들(300, 400) 사이의 갭들을 완전히 채우도록 구비될 수 있다. 후술하는 바와 같이, 제1 개별 실장 영역(MR1)의 패드 프리 영역(PFR)에는 패드들이 형성되지 않은 영역이므로, 패드 프리 영역(PFR) 상부의 공간은 몰딩 부재(500)를 형성하기 위한 웨이퍼 레벨의 몰딩 컴프레션 공정 시에 몰딩 경화 물질의 주입 통로의 역할을 수행할 수 있다.
이에 따라, 패드 프리 영역(PFR)을 통해 인터포저(200)와 제1 반도체 장치(300) 사이의 작은 공간을 몰딩 부재(500)로 효과적으로 충전함으로써, 제1 반도체 장치(300) 아래의 제1 개별 실장 영역(MR1)의 중심 영역에서의 보이드가 발생하는 것을 방지할 수 있다.
예시적인 실시예들에 있어서, 언더필 부재(270)는 인터포저(200)와 패키지 기판(100) 사이에 언더필될 수 있다. 언더필 부재(270)는 인터포저(200) 및 패키지 기판(100) 사이에서 연장하여 인터포저(200)와 패키지 기판(100) 사이의 틈을 보강할 수 있다. 언더필 부재(270)의 일부는 패키지 기판(100)의 상부면으로부터 상부로 연장하여 인터포저(200)의 외측면의 적어도 일부를 커버함으로써 인터포저(200)를 더욱 견고히 지지할 수 있다.
상기 언더필 부재는 상기 인터포저와 상기 패키지 기판 사이의 작은 공간을 효과적으로 충전하도록 상대적으로 높은 유동성을 갖는 물질을 포함할 수 있다. 예를 들면, 상기 언더필 부재는 에폭시 물질을 포함하는 접착제를 포함할 수 있다.
예시적인 실시예들에 있어서, 보강판(stiffener)(700)은 패키지 기판(100) 상에서 반도체 장치들(300, 400) 둘러싸도록 배치될 수 있다. 보강판(700)은 패키지 기판(100)의 주변 영역을 따라 연장하도록 구비되어 패키지 기판(100)의 전체적인 강성을 증가시켜 휨(warpage)을 감소 또는 방지할 수 있다. 이에 따라, 2.5D 패키지 신뢰성을 개선시킬 수 있다.
패키지 기판(100)의 하부면 상에는 외부 접속 패드들이 형성되고, 상기 외부 접속 패드들 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 부재들(130)이 배치될 수 있다. 예를 들면, 외부 연결 부재(130)는 솔더 볼일 수 있다. 반도체 패키지(10)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
상기 도면들에는 몇 개의 제1 본딩 패드들, 제2 본딩 패드들만이 도시되어 있으나, 상기 제1 본딩 패드들 및 제2 본딩 패드들의 개수 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
상술한 바와 같이, 반도체 패키지(10)는 패키지 기판(100), 패키지 기판(100) 상에 배치되는 인터포저(200), 인터포저(200) 상에 서로 이격 배치되는 제1 및 제2 반도체 장치들(300, 400), 인터포저(200) 및 제1 및 제2 반도체 장치들(300, 400) 사이에 개재되는 복수 개의 제1 도전성 연결 부재들(330, 430), 및 인터포저(200) 상에서 제1 및 제2 반도체 장치들(300, 400)의 외측면들을 커버하고 인터포저(200) 및 제1 및 제2 반도체 장치들(300, 400) 사이의 갭들을 완전히 채우도록 구비되는 몰딩 부재(500)를 포함할 수 있다.
상대적으로 넓은 면적을 갖는 제1 반도체 장치(300)가 실장되는 인터포저(200)의 제1 개별 실장 영역(MR1)은 십자 형상의 패드 프리 영역(PFR)을 포함할 수 있다. 패드 프리 영역(PFR)에는 패드들이 형성되지 않은 영역이므로, 패드 프리 영역(PFR) 상부의 공간은 몰딩 부재(500)를 형성하기 위한 웨이퍼 레벨의 몰딩 컴프레션 공정 시에 몰딩 경화 물질의 주입 통로의 역할을 수행할 수 있다.
따라서, 패드 프리 영역(PFR)을 통해 인터포저(200)와 제1 반도체 장치(300) 사이의 작은 공간을 몰딩 부재(500)로 효과적으로 충전함으로써, 제1 반도체 장치(300) 아래의 제1 개별 실장 영역(MR1)의 중심 영역에서의 보이드가 발생하는 것을 방지할 수 있다. 더욱이, 제1 및 제2 반도체 장치들(300, 400)과 인터포저(200) 사이에 언더필 부재를 형성하는 별도의 공정들을 생략할 수 있다. 이에 따라, 상기 몰딩된 인터포저의 공정 생산성을 향상시키고 2.5D 패키지 신뢰성을 개선시킬 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 4 내지 도 15는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다. 도 5, 도 7 내지 도 11, 도 13 내지 도 15는 도 4의 C-C' 라인을 따라 절단한 단면도들이다. 도 6 및 도 12는 도 4의 D 부분을 나타내는 확대 평면도들이다. 도 6은 도 5의 제1 본딩 패드들의 배열을 나타내는 평면도이고, 도 12는 도 11의 도전성 범프들의 배열을 나타내는 평면도이다.
도 4 내지 도 6을 참조하면, 먼저, 베이스 구조체를 위한 반도체 웨이퍼(W)를 마련할 수 있다.
예시적인 실시예들에 있어서, 상기 베이스 구조체는 실리콘 인터포저 다이를 포함할 수 있다. 이와 다르게, 상기 베이스 구조체는 재배선 인터포저 또는 로직 칩이나 메모리 칩이 구현된 반도체 다이를 포함할 수 있다.
상기 실리콘 인터포저 다이의 경우, 웨이퍼(W)는 기판(210) 및 배선층(220)을 포함할 수 있다. 배선층(220)은 기판(210)의 제1 면(212) 상에 구비될 수 있다. 웨이퍼(W)는 반도체 장치(들)이 실장되는 패키지 영역, 즉, 실장 영역(MR) 및 실장 영역(MR)을 둘러싸는 스크라이브 레인 영역, 즉, 절단 영역(CA)을 포함할 수 있다. 후술하는 바와 같이, 웨이퍼(W)는 실장 영역(MR)을 구분하는 절단 영역(CA)을 따라 절단되어 인터포저로 개별화될 수 있다. 예를 들면, 실장 영역(MR)은 30mm×30mm 또는 그 이상의 면적을 가질 수 있다. 실장 영역(MR)의 한 변의 길이는 30mm 내지 60mm의 범위 이내에 있을 수 있다.
예를 들면, 기판(210)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 기판(210)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
배선층(220)은 기판(210)의 제1 면(212) 상에 형성될 수 있다. 배선층(220)은 BEOL(Back End of Line)이라 불리는 후공정에 의해 형성될 수 있다. 배선층(220)은 복수 개의 절연막들 및 상기 절연막들 내에 복수 개의 배선들(222)을 포함할 수 있다. 예를 들면, 상기 배선들은 구리(Cu)와 같은 금속을 포함할 수 있다.
기판(210)은 내부에 관통 형성된 복수 개의 관통 전극들(관통 실리콘 비아들)(250)을 포함할 수 있다. 관통 전극들(250)은 배선들(222)과 전기적으로 각각 연결될 수 있다. 상기 관통 전극은 기판(210)의 후면, 즉, 제2 면(214)을 연마하기 이전에 형성될 수 있다(비아 퍼스트(via first), 비아 미들(via middle) 공정). 이와 다르게, 상기 관통 전극은 도 8에 도시된 바와 같은 기판(210)의 후면을 연마한 후에 형성될 수 있다(비아 라스트(via last) 공정).
배선층(220)의 최외각 절연막에는 제1 본딩 패드(230)가 구비될 수 있다. 관통 전극(250)은 배선(222)을 통해 제1 본딩 패드(230)에 전기적으로 연결될 수 있다. 제1 본딩 패드(230)는 사각형, 팔각형 등과 같은 다각 형상을 가질 수 있다. 제1 본딩 패드(230)의 직경(D1)은 25㎛ 내지 40㎛의 범위 이내에 있을 수 있다. 제1 본딩 패드들(230) 사이의 피치(P1)는 20㎛ 내지 70㎛의 범위 이내에 있을 수 있다.
도 5 및 도 6에 도시된 바와 같이, 실장 영역(MR)은 복수 개의 반도체 장치들이 각각 실장되는 복수 개의 개별 실장 영역들(MR1, MR2)을 포함할 수 있다. 개별 실장 영역들(MR1, MR2)은 서로 이격 배열될 수 있다. 후술하는 바와 같이, 제1 개별 실장 영역(MR1)에는 제1 반도체 장치(300)가 실장되고, 제2 개별 실장 영역들(MR2)에는 제2 반도체 장치들(400)이 각각 실장될 수 있다.
제1 개별 실장 영역(MR1)은 제2 개별 실장 영역들(MR2)보다 큰 면적을 가질 수 있다. 예를 들면, 제1 개별 실장 영역(MR1)은 11mm×11mm 또는 그 이상의 면적을 가질 수 있다. 제1 개별 실장 영역(MR1)의 한 변의 길이는 11mm 내지 35mm의 범위 이내에 있을 수 있다.
상기 개별 실장 영역들 중에서 적어도 하나의 개별 실장 영역, 예를 들면, 제1 개별 실장 영역(MR1)은 패드 프리(pad-free) 영역(PFR) 및 패드 프리 영역(PFR)에 의해 정의되는 복수 개의 패드 영역들(PR1, PR2, PR3, PR4)을 포함할 수 있다.
패드 프리 영역(PFR)은 십자 형상을 가질 수 있다. 패드 프리 영역(PRR)은 제1 방향으로 연장하는 적어도 하나의 가로 통로부(FL) 및 가로 통로부(FL)와 교차하도록 제2 방향으로 연장하는 적어도 하나의 세로 통로부(FW)를 포함할 수 있다. 가로 통로부(FL)와 세로 통로부(FW)는 제1 개별 실장 영역(MR1)의 중심 영역에서 서로 교차하는 교차부(FC)를 가질 수 있다. 상기 제2 방향은 상기 제1 방향과 직교할 수 있다. 이와 다르게, 상기 제1 방향 및 상기 제2 방향 사이의 각도는 75도 내지 85도의 범위 이내에 있을 수 있다.
가로 통로부(FL)는 제1 개별 실장 영역(MR1)의 제1 측부로부터 교차부(FC)로 연장하는 제1 가로 연장부(FA1) 및 제1 개별 실장 영역(MR1)의 상기 제1 측부에 반대하는 제2 측부로부터 교차부(FC)로 연장하는 제2 가로 연장부(FA2)를 가질 수 있다. 따라서, 제1 가로 연장부(FA1), 교차부(FC) 및 제2 가로 연장부(FA2)는 가로 통로부(FL)를 구성할 수 있다.
세로 통로부(FW)는 제1 개별 실장 영역(MR1)의 상기 제1 측부와 인접한 제3 측부로부터 교차부(FC)로 연장하는 제1 세로 연장부(FB1) 및 제1 개별 실장 영역(MR1)의 상기 제3 측부에 반대하는 제4 측부로부터 교차부(FC)로 연장하는 제2 세로 연장부(FB2)를 가질 수 있다. 따라서, 제1 세로 연장부(FB1), 교차부(FC) 및 제2 세로 연장부(FB2)는 세로 통로부(FW)를 구성할 수 있다.
가로 통로부(FL)는 제1 폭(Wy)을 가지고, 세로 통로부(FW)는 제2 폭(Wx)을 가질 수 있다. 제1 폭(Wy) 및 제2 폭(Wx)은 서로 동일하거나 다를 수 있다. 제1 폭(Wy) 및 제2 폭(Wx)은 제1 본딩 패드들(230) 사이의 피치(P1)의 적어도 3배일 수 있다. 제1 폭(Wy) 및 제2 폭(Wx)은 제1 본딩 패드들(230) 사이의 피치(P1)의 3배 내지 10배일 수 있다. 제1 폭(Wy) 및 제2 폭(Wx)은 60㎛ 내지 700㎛의 범위 이내에 있을 수 있다.
제1 가로 연장부(FA1)와 제1 세로 연장부(FB1)는 직각을 형성하도록 교차할 수 있다. 제1 가로 연장부(FA1)와 제2 세로 연장부(FB2)는 직각을 형성하도록 교차할 수 있다. 제2 가로 연장부(FA2)와 제1 세로 연장부(FB1)는 직각을 형성하도록 교차할 수 있다. 제2 가로 연장부(FA2)와 제2 세로 연장부(FB2)는 직각을 형성하도록 교차할 수 있다.
제1 개별 실장 영역(MR1)은 패드 프리 영역(PFR)에 의해 정의되는 제1 내지 제4 패드 영역들(PR1, PR2, PR3, PR4)을 포함할 수 있다. 제1 본딩 패드들(230)은 제1 내지 제4 패드 영역들(PR1, PR2, PR3, PR4)에 배열되고, 패드 프리 영역(PFR)에는 배열되지 않을 수 있다. 제1 그룹의 제1 본딩 패드들(230A)은 제1 패드 영역(PR1)에 어레이 형태로 배열될 수 있다. 제2 그룹의 제1 본딩 패드들(230B)은 제2 패드 영역(PR2)에 어레이 형태로 배열될 수 있다. 제3 그룹의 제1 본딩 패드들(230C)은 제3 패드 영역(PR3)에 어레이 형태로 배열될 수 있다. 제4 그룹의 제1 본딩 패드들(230D)은 제4 패드 영역(PR4)에 어레이 형태로 배열될 수 있다.
도 7 내지 도 9를 참조하면, 기판(210)의 제2 면(214) 상에 제2 본딩 패드(240)를 형성하고, 제2 본딩 패드(240) 상에 제2 도전성 연결 부재로서 솔더 범프(260)를 형성할 수 있다.
도 7 및 도 8에 도시된 바와 같이, 기판 지지 시스템(WSS)을 이용하여 기판(210)의 후면, 즉, 제2 면(214)을 연마할 수 있다. 제1 접착 필름(F1)을 이용하여 캐리어 기판(C1) 상에 웨이퍼(W)를 부착시킨 후, 관통 전극(250)의 일부가 노출될 때까지 기판(210)의 제2 면(214)을 제거할 수 있다.
기판(210)의 제2 면(214)은 화학 기계적 연마(CMP) 공정과 같은 그라인딩 공정에 의해 부분적으로 제거될 수 있다. 이에 따라, 기판(210)의 두께를 원하는 두께로 감소시킬 수 있다. 예를 들면, 기판(210)은 약 50㎛ 내지 100㎛의 두께 범위를 가질 수 있다. 또한, 관통 전극(250)의 일단부는 기판(210)의 제2 면(214)으로부터 노출될 수 있다.
도 9에 도시된 바와 같이, 기판(210)의 제2 면(214) 상에 관통 전극(250)과 전기적으로 연결되는 제2 본딩 패드(240) 및 제2 본딩 패드(240) 상에 솔더 범프(260)를 형성할 수 있다.
제2 본딩 패드(240)는 기판(200)의 제2 면(214) 상에 시드층 및 포토레지스트 막을 형성하고, 상기 포토레지스트 막 상에 노광 공정을 수행하여 시드층 일부를 노출시키는 개구를 갖는 포토레지스트 패턴을 형성한 후, 상기 시드층 상에 도금 공정을 수행함으로써 형성될 수 있다.
예를 들면, 제2 본딩 패드(240)는 70㎛ 내지 80㎛의 직경을 가질 수 있다. 제2 본딩 패드(240)의 직경은 제1 본딩 패드(230)의 직경의 적어도 3배일 수 있다.
이어서, 제2 본딩 패드(240) 상에 솔더 범프(260)를 형성할 수 있다.
구체적으로, 기판(210)의 제2 면(214) 상의 제2 본딩 패드(240) 상에 시드층을 형성하고, 기판(210)의 제1 면(212) 상에 상기 시드층 일부 영역을 노출시키는 개구를 갖는 포토레지스트 패턴을 형성할 수 있다.
이어서, 상기 포토레지스트 패턴의 상기 개구를 도전성 물질로 충진한 후, 상기 포토레지스트 패턴을 제거하고 리플로우 공정을 수행하여 솔더 범프(260)를 형성할 수 있다. 예를 들면, 상기 도전성 물질은 상기 시드층 상에 도금 공정에 의해 형성될 수 있다. 이와 다르게, 상기 솔더 범프는 스크린 프린팅법, 증착법 등에 의해 형성될 수 있다. 예를 들면, 솔더 범프(260)는 C4 범프를 포함할 수 있다.
이후, 캐리어 기판(C1)을 웨이퍼(W)로부터 제거할 수 있다.
도 10을 참조하면, 도 9의 구조물의 뒤집고, 배선층(220) 상에 복수 개의 반도체 장치들(300, 400)을 실장시킬 수 있다.
먼저, 제2 접착 필름(F2)을 이용하여 캐리어 기판(C2) 상에 웨이퍼(W)를 부착시킬 수 있다. 웨이퍼(W)는 제1 본딩 패드들(230)이 노출되도록 캐리어 기판(C2) 상에 부착될 수 있다. 이어서, 제1 및 제2 반도체 장치들(300, 400)을 재배선층(220) 상에 서로 이격되도록 배치시킬 수 있다. 제1 반도체 장치(300)는 제1 개별 실장 영역(MR1)에 실장되고, 제2 반도체 장치들(400)은 제2 개별 실장 영역들(MR2)에 각각 실장될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 반도체 장치들은 플립 칩 본딩(flip chip bonding) 방식에 의해 재배선층(220) 상에 실장될 수 있다. 제1 반도체 장치(300)의 칩 패드들(310)은 제1 도전성 연결 부재들로서의 도전성 범프들(330)에 의해 재배선층(220)의 제1 본딩 패드들(230)과 전기적으로 연결될 수 있다. 제2 반도체 장치의 칩 패드들(410)은 제1 도전성 연결 부재들로서의 도전성 범프들(430)에 의해 재배선층(220)의 제2 본딩 패드들(240)과 전기적으로 연결될 수 있다. 예를 들면, 도전성 범프들(330, 430)은 마이크로 범프(uBump)를 포함할 수 있다. 도전성 범프들(330, 430)의 직경들(D2)은 20㎛ 내지 35㎛의 범위 이내에 있을 수 있다.
예를 들면, 제1 반도체 장치(300)는 로직 반도체 장치를 포함하고, 제2 반도체 장치(400)는 메모리 장치를 포함할 수 있다. 상기 로직 반도체 장치는 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다. 이 경우에 있어서, 상기 제2 반도체 장치는 버퍼 다이 및 상기 버퍼 다이 상에 순차적으로 적층된 복수 개의 메모리 다이(칩)들을 포함할 수 있다. 상기 버퍼 다이 및 상기 메모리 다이들은 관통 실리콘 비아들에 의해 서로 전기적으로 연결될 수 있다.
제1 반도체 장치(300)는 15mm×15mm 또는 그 이상의 면적을 가질 수 있다. 제1 반도체 장치(300)의 제1 높이는 500㎛ 이상일 수 있다. 제2 반도체 장치(400)의 면적은 제1 반도체 장치(300)의 면적보다 작을 수 있다.
도 11 및 도 12를 참조하면, 배선층(220) 상에 제1 및 제2 반도체 장치들(300, 400)을 커버하는 몰딩재(50)를 형성할 수 있다.
예시적인 실시예들에 있어서, 몰딩재(50)는 배선층(220) 상에서 제1 및 제2 반도체 장치들(300, 400)의 외측면들 및 상부면들을 커버하도록 형성될 수 있다. 몰딩재(50)는 제1 및 제2 반도체 장치들(300, 400) 사이의 갭들을 완전히 채우도록 형성될 수 있다. 또한, 몰딩재(50)는 배선층(200) 및 제1 및 제2 반도체 장치들(300, 400) 사이의 갭들을 완전히 채우도록 형성될 수 있다.
예를 들면, 몰딩재(50)는 웨이퍼 레벨 몰딩 장치에 의해 수행되는 컴프레션 몰딩 공정에 의해 웨이퍼(W) 상에 형성될 수 있다. 몰딩재(50)는 에폭시 몰딩 컴파운드(EMC)와 같은 폴리머 물질을 사용하여 형성할 수 있다. 몰딩재(50)는 전체 중량의 60wt% 이상의 필러들을 포함할 수 있다. 상기 필러들은 이산화규소(SiO2)를 포함할 수 있다.
상기 몰딩 장치의 상부 금형과 하부 금형 사이에 웨이퍼(W)가 로딩된 후, 웨이퍼(W) 상에 몰딩재(50)가 도포될 수 있다. 이어서, 상기 몰딩 장치 내에 진공이 형성되고 상기 상부 금형과 상기 하부 금형이 서로 결합되어 상기 몰딩재에 압력을 가할 수 있다. 상기 몰딩재는 상기 압력에 의해 유동성을 갖게 되어 배선층(200) 및 제1 및 제2 반도체 장치들(300, 400) 사이 그리고 도전성 범프들(330, 430) 사이의 작은 공간들 내로 이동할 수 있다.
도 12에 도시된 바와 같이, 제1 도전성 연결 부재들, 즉, 도전성 범프들(330)은 제1 내지 제4 패드 영역들(PR1, PR2, PR3, PR4) 내에 각각 배치될 수 있다. 제1 그룹의 도전성 범프들(330A)은 제1 패드 영역(PR1)의 제1 본딩 패드들(230A) 상에 각각 배치될 수 있다. 제2 그룹의 도전성 범프들(330B)은 제2 패드 영역(PR2)의 제2 본딩 패드들(230B) 상에 각각 배치될 수 있다. 제3 그룹의 도전성 범프들(330C)은 제3 패드 영역(PR3)의 제1 본딩 패드들(230C) 상에 각각 배치될 수 있다. 제4 그룹의 도전성 범프들(330D)은 제4 패드 영역(PR4)의 제1 본딩 패드들(230D) 상에 각각 배치될 수 있다.
몰딩재 일부(50a)는 제1 개별 실장 영역(MR1)의 상기 제1 내지 제4 측부들을 통해 배선층(200) 및 제1 반도체 장치(300) 사이의 작은 공간으로 이동할 수 있다. 몰딩 경화 물질은 상대적으로 넓은 면적을 갖는 제1 반도체 장치(300) 하부의 도전성 범프들(330) 사이로 흘러가면서 중심 영역까지 완전히 채우지 못한 채 굳어질 경우 보이드(void)가 발생될 수 있다.
예시적인 실시예들에 있어서, 몰딩재 일부(50a)는 패드 프리 영역(PFR)의 상기 제1 내지 제4 측부들로부터 중심 영역(FC)으로 연장하는 가로 통로부(FL) 및 세로 통로부(FW)를 통해 제1 반도체 장치(300) 하부의 제1 개별 실장 영역(MR1)의 중심 영역으로 상대적으로 빠르게 이동할 수 있으며, 제1 내지 제4 패드 영역들(PR1, PR2, PR3, PR4)의 둘레를 통해 각 패드 영역 내부로 균일하고 빠르게 이동할 수 있다. 즉, 가로 통로부(FL) 및 세로 통로부(FW)를 포함하는 패드 프리 영역(PFR)은 몰딩 물질의 주입 통로의 역할을 수행할 수 있다.
이에 따라, 패드 프리 영역(PFR)은 제1 반도체 장치(300)의 하부에서의 몰딩재(50)의 유동성을 향상시켜 제1 반도체 장치(300)와 배선층(220) 사이의 작은 공간을 몰딩재로 효과적으로 충전함으로써, 제1 반도체 장치(300) 아래의 제1 개별 실장 영역(MR1)의 중심 영역에서의 보이드가 발생하는 것을 방지할 수 있다. 더욱이, 제1 및 제2 반도체 장치들(300, 400)과 인터포저(200) 사이에 언더필 부재를 형성하는 별도의 공정들을 생략할 수 있다.
도 13을 참조하면, 몰딩재(50)의 상부면을 부분적으로 제거하여 제1 및 제2 반도체 장치들(300, 400)의 상부면들을 노출시키는 몰딩 부재(500)를 형성할 수 있다.
예를 들면, 몰딩재(50)는 화학 기계적 연마(CMP) 공정과 같은 그라인딩 공정에 의해 부분적으로 제거될 수 있다. 제1 및 제2 반도체 장치들(300, 400)의 상부면들은 몰딩 부재(500)에 의해 노출될 수 있다. 몰딩 부재(500)의 상부면은 제1 반도체 장치(300)의 상부면 및/또는 제2 반도체 장치(400)의 상부면과 동일 평면에 위치할 수 있다. 제1 및 제2 반도체 장치들(300, 400)의 외측면들은 몰딩 부재(500)에 의해 커버될 수 있다.
도 14 및 도 15를 참조하면, 웨이퍼(W)를 절단 영역(CA)을 따라 절단하여 개별적인 몰딩된 인터포저(molded interposer)(200)를 형성하고, 제1 및 제2 반도체 장치들(300, 400)이 실장된 몰딩된 인터포저(200)를 패키지 기판(100) 상에 배치시킬 수 있다. 이어서, 인터포저(200)와 패키지 기판(100) 사이에 언더필 부재(270)를 형성할 수 있다.
예시적인 실시예들에 있어서, 인터포저(200)는 솔더 범프들(260)을 통해 패키지 기판(100) 상에 실장될 수 있다. 인터포저(200)는 열 압착 공정에 의해 패키지 기판(100) 상에 부착될 수 있다. 이와 다르게, 인터포저(200)는 매스 리플로우 공정(mass reflow process)에 의해 패키지 기판(100) 상에 본딩될 수 있다.
이어서, 디스펜서 노즐을 인터포저(200)의 가장자리들을 따라 이동하면서 인터포저(200)와 패키지 기판(100) 사이에 언더필 용액을 디스펜싱하고, 상기 언더필 용액이 경화되어 언더필 부재(370)를 형성할 수 있다.
이후, 패키지 기판(100)의 하부면 상의 외부 접속 패드들 상에 솔더 볼들과 같은 외부 접속 부재들을 형성하고 패키지 기판(100)의 상부면 상에 보강판(stiffener)을 형성하여 도 1의 반도체 패키지(10)를 완성할 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 도 17은 도 16의 E 부분을 나타내는 확대 평면도이다. 도 17은 도 16의 인터포저의 제1 개별 실장 영역 내의 제1 본딩 패드들의 배열을 나타내는 평면도이다. 상기 반도체 패키지는 제1 및 제2 반도체 패키지들의 배열 및 제1 개별 실장 영역 내의 제1 본딩 패드들의 배열을 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 16 및 도 17을 참조하면, 제1 및 제2 반도체 장치들(300, 400)은 인터포저(200)의 상부면 상에 서로 이격 배치될 수 있다. 2개의 제1 반도체 장치들(300)은 인터포저(200)의 제1 방향(X 방향)으로 연장하는 중심선을 사이에 두고 제2 방향(Y 방향)으로 서로 이격되도록 배치될 수 있다. 상기 중심선은 인터포저(200)의 단변(S1, S2)의 중점을 지날 수 있다. 4개의 제2 반도체 장치들(400)은 인터포저(200)의 제1 측면(S1)을 따라 제2 방향(Y 방향)으로 이격 배치될 수 있다. 4개의 제2 반도체 장치들(400)은 인터포저(200)의 제2 측면(S2)을 따라 제2 방향(Y 방향)으로 이격 배치될 수 있다. 2개의 제2 반도체 장치들(400)은 인터포저(200)의 상기 중심선을 사이에 두고 제2 방향(Y 방향)으로 서로 이격되도록 배치될 수 있다.
2개의 제2 반도체 장치들(400)은 인터포저(200)의 제1 측면(S1)에 인접하게 상기 중심선 상부에 있는 제1 반도체 장치(300)의 좌측에 배치되고, 2개의 제2 반도체 장치들(400)은 인터포저(200)의 제2 측면(S2)에 인접하게 상기 중심선 상부에 있는 제1 반도체 장치(300)의 우측에 배치될 수 있다. 유사하게, 2개의 제2 반도체 장치들(400)은 인터포저(200)의 제1 측면(S1)에 인접하게 상기 중심선 하부에 있는 제1 반도체 장치(300)의 좌측에 배치되고, 2개의 제2 반도체 장치들(400)은 인터포저(200)의 제2 측면(S2)에 인접하게 상기 중심선 하부에 있는 제1 반도체 장치(300)의 우측에 배치될 수 있다.
2개의 제1 반도체 장치들(300) 및 8개의 제2 반도체 장치들(400)이 배치되도록 도시되어 있지만, 이에 제한되지 않음을 이해할 수 있을 것이다. 또한,
인터포저(200)의 상부면에는 제1 및 제2 반도체 장치들(300, 400)이 각각 실장되는 복수 개의 개별 실장 영역들이 구비될 수 있다. 제1 반도체 장치들(300)은 제1 개별 실장 영역들(MR1)에 각각 실장되고, 제2 반도체 장치들(400)은 제2 개별 실장 영역들에 각각 실장될 수 있다. 제1 개별 실장 영역(MR1)은 상기 제2 개별 실장 영역보다 넓은 면적을 가질 수 있다.
상기 개별 실장 영역들 중에서 상대적으로 가장 넓은 면적을 갖는 제1 개별 실장 영역(MR1)은 패드 프리(pad-free) 영역(PFR) 및 패드 프리 영역(PFR)에 의해 정의되는 복수 개의 패드 영역들(PR1, PR2, PR3, PR4, PR5, PR6)을 포함할 수 있다.
패드 프리 영역(PFR)은 2개의 십자 형상들을 가질 수 있다. 패드 프리 영역(PRR)은 제1 방향(X 방향)으로 연장하는 하나의 가로 통로부(FL) 및 가로 통로부(FL)와 교차하도록 제2 방향(Y 방향)으로 연장하는 2개의 세로 통로부들(FW1, FW2)을 포함할 수 있다. 가로 통로부(FL)와 제1 세로 통로부(FW1)는 제1 개별 실장 영역(MR1)의 중심 영역에서 서로 교차하는 제1 교차부(FC1)를 가질 수 있다. 가로 통로부(FL)와 제2 세로 통로부(FW1)는 제1 개별 실장 영역(MR1)의 중심 영역에서 서로 교차하는 제2 교차부(FC2)를 가질 수 있다. 상기 제2 방향은 상기 제1 방향과 직교할 수 있다.
가로 통로부(FL)는 제1 개별 실장 영역(MR1)의 제1 측부로부터 제1 교차부(FC1)로 연장하는 제1 가로 연장부(FA1), 제1 교차부(FC1)로부터 제2 교차부(FC2)로 연장하는 제2 가로 연장부(FA2) 및 제1 개별 실장 영역(MR1)의 상기 제1 측부에 반대하는 제2 측부로부터 제2 교차부(FC2)로 연장하는 제3 가로 연장부(FA3)를 가질 수 있다. 따라서, 제1 가로 연장부(FA1), 제1 교차부(FC1), 제2 가로 연장부(FA2), 제2 교차부(FC2) 및 제3 가로 연장부(FA3)는 가로 통로부(FL)를 구성할 수 있다.
제1 세로 통로부(FW1)는 제1 개별 실장 영역(MR1)의 상기 제1 측부와 인접한 제3 측부로부터 제1 교차부(FC1)로 연장하는 제1 세로 연장부(FB1) 및 제1 개별 실장 영역(MR1)의 상기 제3 측부에 반대하는 제4 측부로부터 제1 교차부(FC1)로 연장하는 제2 세로 연장부(FB2)를 가질 수 있다. 따라서, 제1 세로 연장부(FB1), 제1 교차부(FC1) 및 제2 세로 연장부(FB2)는 제1 세로 통로부(FW1)를 구성할 수 있다.
제2 세로 통로부(FW2)는 제1 개별 실장 영역(MR1)의 상기 제3 측부로부터 제2 교차부(FC2)로 연장하는 제3 세로 연장부(FB3) 및 제1 개별 실장 영역(MR1)의 상기 제4 측부로부터 제2 교차부(FC2)로 연장하는 제4 세로 연장부(FB4)를 가질 수 있다. 따라서, 제3 세로 연장부(FB3), 제2 교차부(FC2) 및 제4 세로 연장부(FB4)는 제2 세로 통로부(FW2)를 구성할 수 있다.
제1 개별 실장 영역(MR1)은 패드 프리 영역(PFR)에 의해 정의되는 제1 내지 제6 패드 영역들(PR1, PR2, PR3, PR4, PR5, PR6)을 포함할 수 있다. 제1 본딩 패드들(230)은 제1 내지 제6 패드 영역들(PR1, PR2, PR3, PR4, PR5, PR6)에 배열되고, 패드 프리 영역(PFR)에는 배열되지 않을 수 있다. 제1 그룹의 제1 본딩 패드들(230A)은 제1 패드 영역(PR1)에 어레이 형태로 배열될 수 있다. 제2 그룹의 제1 본딩 패드들(230B)은 제2 패드 영역(PR2)에 어레이 형태로 배열될 수 있다. 제3 그룹의 제1 본딩 패드들(230C)은 제3 패드 영역(PR3)에 어레이 형태로 배열될 수 있다. 제4 그룹의 제1 본딩 패드들(230D)은 제4 패드 영역(PR4)에 어레이 형태로 배열될 수 있다. 제5 그룹의 제1 본딩 패드들(230E)은 제5 패드 영역(PR5)에 어레이 형태로 배열될 수 있다. 제6 그룹의 제1 본딩 패드들(230F)은 제6 패드 영역(PR6)에 어레이 형태로 배열될 수 있다.
제1 반도체 장치(300)는 인터포저(200)의 제1 개별 실장 영역(MR1) 상에 제1 도전성 연결 부재들로서의 도전성 범프들에 의해 실장될 수 있다. 제1 반도체 장치(300)의 칩 패드들은 상기 도전성 범프들에 의해 인터포저(200)의 제1 내지 제6 패드 영역들(PR1, PR2, PR3, PR4, PR5, PR6)에 배열된 제1 본딩 패드들(230)과 전기적으로 연결될 수 있다.
몰딩 부재(500)는 인터포저(200) 상에서 제1 및 제2 반도체 장치들(300, 400)의 외측면들을 커버하고 인터포저(200)의 제1 면(상부면) 및 제1 및 제2 반도체 장치들(300, 400) 사이의 갭들을 완전히 채우도록 구비될 수 있다.
인터포저(200)의 상기 제1 면 및 제1 반도체 장치(300) 사이에서 패드들이 형성되지 않은 패드 프리 영역(PFR) 상부의 공간에는 상기 도전성 범프들이 존재하지 않으므로, 패드 프리 영역(PFR) 상부의 공간은 몰딩 부재(500)를 형성하기 위한 웨이퍼 레벨의 몰딩 컴프레션 공정 시에 몰딩 경화 물질의 주입 통로의 역할을 수행할 수 있다.
이에 따라, 패드 프리 영역(PFR)을 통해 인터포저(200)와 제1 반도체 장치(300) 사이의 작은 공간을 몰딩 부재(500)로 효과적으로 충전함으로써, 제1 반도체 장치(300) 아래의 제1 개별 실장 영역(MR1)의 중심 영역에서의 보이드가 발생하는 것을 방지할 수 있다.
도 18은 예시적인 실시예들에 따른 인터포저의 제1 개별 실장 영역을 나타내는 평면도이다.
도 18을 참조하면, 반도체 패키지의 제1 반도체 장치는 인터포저의 제1 면 상의 제1 개별 실장 영역(MR1)에 실장될 수 있다. 제1 개별 실장 영역(MR1)은 십자 형상의 패드 프리(pad-free) 영역) 및 상기 패드 프리 영역에 의해 정의되는 복수 개의 패드 영역들(PR1, PR2, PR3, PR4)을 포함할 수 있다.
상기 패드 프리 영역은 제1 방향으로 연장하는 가로 통로부 및 상기 가로 통로부와 교차하도록 제2 방향으로 연장하는 세로 통로부를 포함할 수 있다. 상기 가로 통로부와 상기 세로 통로부는 제1 개별 실장 영역(MR1)의 중심 영역에서 서로 교차하는 교차부(FC)를 가질 수 있다.
상기 가로 통로부는 제1 개별 실장 영역(MR1)의 제1 측부로부터 교차부(FC)로 연장하는 제1 가로 연장부(FA1) 및 제1 개별 실장 영역(MR1)의 상기 제1 측부에 반대하는 제2 측부로부터 교차부(FC)로 연장하는 제2 가로 연장부(FA2)를 가질 수 있다. 따라서, 제1 가로 연장부(FA1), 교차부(FC) 및 제2 가로 연장부(FA2)는 상기 가로 통로부를 구성할 수 있다.
상기 세로 통로부는 제1 개별 실장 영역(MR1)의 상기 제1 측부와 인접한 제3 측부로부터 교차부(FC)로 연장하는 제1 세로 연장부(FB1) 및 제1 개별 실장 영역(MR1)의 상기 제3 측부에 반대하는 제4 측부로부터 교차부(FC)로 연장하는 제2 세로 연장부(FB2)를 가질 수 있다. 따라서, 제1 세로 연장부(FB1), 교차부(FC) 및 제2 세로 연장부(FB2)는 상기 세로 통로부를 구성할 수 있다.
예시적인 실시예들에 있어서, 상기 가로 통로부의 제1 폭(Wy) 및 상기 세로 통로부의 제2 폭(Wy)은 연장 방향을 따라 변화할 수 있다.
상기 가로 통로부의 제1 폭(Wy)은 제1 개별 실장 영역(MR1)의 중심 영역으로 갈수록 점차적으로 감소할 수 있다. 제1 가로 연장부(FA1)의 폭은 교차부(FC)에 가까워질수록 점차적으로 감소할 수 있다. 제2 가로 연장부(FA2)의 폭은 교차부(FC)에 가까워질수록 점차적으로 감소할 수 있다.
상기 세로 통로부의 제2 폭(Wy)은 제1 개별 실장 영역(MR1)의 중심 영역으로 갈수록 점차적으로 감소할 수 있다. 제1 세로 연장부(FB1)의 폭은 교차부(FC)에 가까워질수록 점차적으로 감소할 수 있다. 제2 세로 연장부(FB2)의 폭은 교차부(FC)에 가까워질수록 점차적으로 감소할 수 있다.
도 19는 예시적인 실시예들에 따른 인터포저의 제1 개별 실장 영역을 나타내는 평면도이다.
도 19를 참조하면, 제1 개별 실장 영역의 패드 프리 영역은 제1 방향으로 연장하는 가로 통로부 및 상기 가로 통로부와 교차하도록 제2 방향으로 연장하는 세로 통로부를 포함할 수 있다. 상기 가로 통로부와 상기 세로 통로부는 제1 개별 실장 영역(MR1)의 중심 영역에서 서로 교차하는 교차부(FC)를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 가로 통로부의 제1 폭(Wy)은 제1 개별 실장 영역(MR1)의 중심 영역으로 갈수록 점차적으로 증가할 수 있다. 제1 가로 연장부(FA1)의 폭은 교차부(FC)에 가까워질수록 점차적으로 증가할 수 있다. 제2 가로 연장부(FA2)의 폭은 교차부(FC)에 가까워질수록 점차적으로 증가할 수 있다.
상기 세로 통로부의 제2 폭(Wy)은 제1 개별 실장 영역(MR1)의 중심 영역으로 갈수록 점차적으로 증가할 수 있다. 제1 세로 연장부(FB1)의 폭은 교차부(FC)에 가까워질수록 점차적으로 증가할 수 있다. 제2 세로 연장부(FB2)의 폭은 교차부(FC)에 가까워질수록 점차적으로 증가할 수 있다.
도 20은 예시적인 실시예들에 따른 인터포저의 제1 개별 실장 영역을 나타내는 평면도이다.
도 20을 참조하면, 가로 통로부의 제1 폭(Wy)은 제1 개별 실장 영역(MR1)의 중심 영역으로 갈수록 점차적으로 증가한 후 감소할 수 있다. 제1 가로 연장부(FA1)의 폭은 교차부(FC)에 가까워질수록 점차적으로 증가한 후 감소할 수 있다. 제2 가로 연장부(FA2)의 폭은 교차부(FC)에 가까워질수록 점차적으로 증가한 후 감소할 수 있다.
상기 세로 통로부의 제2 폭(Wy)은 제1 개별 실장 영역(MR1)의 중심 영역으로 갈수록 점차적으로 증가한 후 감소할 수 있다. 제1 세로 연장부(FB1)의 폭은 교차부(FC)에 가까워질수록 점차적으로 증가한 후 감소할 수 있다. 제2 세로 연장부(FB2)의 폭은 교차부(FC)에 가까워질수록 점차적으로 증가한 후 감소할 수 있다.
도 21은 예시적인 실시예들에 따른 인터포저의 제1 개별 실장 영역을 나타내는 평면도이다.
도 21을 참조하면, 제1 개별 실장 영역의 패드 프리 영역은 3개의 십자 형상들을 가질 수 있다. 패드 프리 영역(PRR)은 제1 방향으로 연장하는 하나의 가로 통로부 및 상기 가로 통로부와 교차하도록 제2 방향으로 연장하는 3개의 세로 통로부들을 포함할 수 있다. 상기 가로 통로부와 상기 3개의 세로 통로부들은 제1 개별 실장 영역(MR1)의 중심 영역에서 서로 교차하여 제1 내지 제3 교차부들(FC1, FC2, FC3)를 형성할 수 있다.
상기 가로 통로부는 제1 개별 실장 영역(MR1)의 제1 측부로부터 제1 교차부(FC1)로 연장하는 제1 가로 연장부(FA1), 제1 교차부(FC1)로부터 제2 교차부(FC2)로 연장하는 제2 가로 연장부(FA2), 제2 교차부(FC2)로부터 제2 교차부(FC3)로 연장하는 제3 가로 연장부(FA3) 및 제1 개별 실장 영역(MR1)의 상기 제1 측부에 반대하는 제2 측부로부터 제3 교차부(FC3)로 연장하는 제4 가로 연장부(FA4)를 가질 수 있다. 따라서, 제1 가로 연장부(FA1), 제1 교차부(FC1), 제2 가로 연장부(FA2), 제2 교차부(FC2), 제3 가로 연장부(FA3), 제3 교차부(FC3) 및 제4 가로 연장부(FA4)는 상기 가로 통로부를 구성할 수 있다.
제1 세로 통로부는 제1 개별 실장 영역(MR1)의 상기 제1 측부와 인접한 제3 측부로부터 제1 교차부(FC1)로 연장하는 제1 세로 연장부(FB1) 및 제1 개별 실장 영역(MR1)의 상기 제3 측부에 반대하는 제4 측부로부터 제1 교차부(FC1)로 연장하는 제2 세로 연장부(FB2)를 가질 수 있다. 따라서, 제1 세로 연장부(FB1), 제1 교차부(FC1) 및 제2 세로 연장부(FB2)는 상기 제1 세로 통로부를 구성할 수 있다.
제2 세로 통로부는 제1 개별 실장 영역(MR1)의 상기 제3 측부로부터 제2 교차부(FC2)로 연장하는 제3 세로 연장부(FB3) 및 제1 개별 실장 영역(MR1)의 상기 제4 측부로부터 제2 교차부(FC2)로 연장하는 제4 세로 연장부(FB4)를 가질 수 있다. 따라서, 제3 세로 연장부(FB3), 제2 교차부(FC2) 및 제4 세로 연장부(FB4)는 상기 제2 세로 통로부를 구성할 수 있다.
제3 세로 통로부는 제1 개별 실장 영역(MR1)의 상기 제3 측부로부터 제3 교차부(FC3)로 연장하는 제5 세로 연장부(FB5) 및 제1 개별 실장 영역(MR1)의 상기 제4 측부로부터 제3 교차부(FC3)로 연장하는 제6 세로 연장부(FB6)를 가질 수 있다. 따라서, 제5 세로 연장부(FB5), 제3 교차부(FC3) 및 제6 세로 연장부(FB6)는 상기 제3 세로 통로부를 구성할 수 있다.
제1 개별 실장 영역(MR1)은 상기 패드 프리 영역에 의해 정의되는 제1 내지 제8 패드 영역들(PR1, PR2, PR3, PR4, PR5, PR6, PR7, PR8)을 포함할 수 있다. 인터포저의 제1 본딩 패드들은 제1 내지 제8 패드 영역들(PR1, PR2, PR3, PR4, PR5, PR6, PR7, PR8)에 배열되고, 상기 패드 프리 영역에는 배열되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 가로 통로부 및 상기 세로 통로부는 기 설정된 각도로 교차할 수 있다. 상기 가로 통로부의 연장 방향 및 상기 세로 통로부의 연장 방향 사이의 각도는 75도 내지 85도의 범위 이내에 있을 수 있다.
제1 가로 연장부(FA1)와 제1 세로 연장부(FB1)는 예각을 형성하도록 교차할 수 있다. 제2 가로 연장부(FA2)와 제1 세로 연장부(FB1)는 둔각을 형성하도록 교차할 수 있다. 제1 가로 연장부(FA1)와 제2 세로 연장부(FB2)는 예각을 형성하도록 교차할 수 있다. 제2 가로 연장부(FA2)와 제2 세로 연장부(FB2)는 둔각을 형성하도록 교차할 수 있다.
이와 대칭적으로, 제4 가로 연장부(FA2)와 제5 세로 연장부(FB5)는 예각을 형성하도록 교차할 수 있다. 제3 가로 연장부(FA3)와 제5 세로 연장부(FB5)는 둔각을 형성하도록 교차할 수 있다. 제5 가로 연장부(FA4)와 제6 세로 연장부(FB6)는 예각을 형성하도록 교차할 수 있다. 제3 가로 연장부(FA3)와 제6 세로 연장부(FB6)는 둔각을 형성하도록 교차할 수 있다.
제2 가로 연장부(FA2)와 제3 세로 연장부(FB3)는 직각을 형성하도록 교차할 수 있다. 제2 가로 연장부(FA2)와 제4 세로 연장부(FB4)는 직각을 형성하도록 교차할 수 있다. 제3 가로 연장부(FA3)와 제3 세로 연장부(FB3)는 직각을 형성하도록 교차할 수 있다. 제3 가로 연장부(FA3)와 제4 세로 연장부(FB4)는 직각을 형성하도록 교차할 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11: 반도체 패키지 100: 패키지 기판
130: 외부 접속 패드 200: 인터포저
210: 반도체 기판 220: 배선층
222: 배선 230: 제1 본딩 패드
240: 제2 본딩 패드 250: 관통 전극
260: 솔더 범프 270: 언더필 부재
300: 제1 반도체 장치 310, 410: 칩 패드
330, 430: 도전성 범프 400: 제2 반도체 장치
500: 몰딩 부재 700: 보강판

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 제1 면에 복수 개의 제1 본딩 패드들이 각각 배열되는 개별 실장 영역들을 갖는 인터포저;
    상기 인터포저의 상기 제1 면 상의 상기 개별 실장 영역들 상에 각각 배치되며, 상기 제1 본딩 패드들과 전기적으로 연결되는 칩 패드들을 각각 구비하는 복수 개의 반도체 장치들;
    상기 제1 본딩 패드들 및 상기 칩 패드들 사이에 개재되는 복수 개의 제1 도전성 연결 부재들; 및
    상기 인터포저 상에서 상기 반도체 장치들을 커버하고 상기 인터포저의 제1 면 및 상기 반도체 장치들 사이의 갭들을 채우는 몰딩 부재를 포함하고,
    상기 개별 실장 영역들 중 적어도 하나는 십자 형상의 패드 프리(pad free) 영역 및 상기 패드 프리 영역에 의해 정의되는 복수 개의 패드 영역들을 포함하고, 상기 제1 본딩 패드들은 상기 패드 영역들에 배열되는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 패드 프리 영역은
    제1 방향으로 연장하는 적어도 하나의 가로 통로부; 및
    상기 가로 통로부와 교차하도록 제2 방향으로 연장하는 적어도 하나의 세로 통로부를 포함하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 가로 통로부 및 상기 세로 통로부는 상기 개별 실장 영역의 중심 영역에서 서로 교차하여 교차부를 형성하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 가로 통로부는 상기 개별 실장 영역의 제1 측부로부터 상기 교차부로 연장하는 제1 가로 연장부 및 상기 개별 실장 영역의 상기 제1 측부와 반대하는 제2 측부로부터 상기 교차부로 연장하는 제2 가로 연장부를 포함하는 반도체 패키지.
  5. 제 3 항에 있어서, 상기 세로 통로부는 상기 개별 실장 영역의 제3 측부로부터 상기 교차부로 연장하는 제1 세로 연장부 및 상기 개별 실장 영역의 상기 제3 측부와 반대하는 제4 측부로부터 상기 교차부로 연장하는 제2 세로 연장부를 포함하는 반도체 패키지.
  6. 제 2 항에 있어서, 상기 가로 통로부 및 상기 세로 통로부의 폭들은 연장 방향을 따라 변화하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 패드 프리 영역은 상기 제1 본딩 패드들 사이의 피치의 적어도 3배의 폭을 갖는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 반도체 장치들의 상부면들은 상기 몰딩 부재에 의해 노출되는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 인터포저의 상기 제1 면에 반대하는 제2 면에 배열되는 제2 본딩 패드들 및 상기 패키지 기판의 기판 패드들 사이에 개재되는 복수 개의 제2 도전성 연결 부재들을 더 포함하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 인터포저 및 상기 패키지 기판 사이에 개재되는 언더필 부재를 더 포함하는 반도체 패키지.
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