KR20020055573A - 기판 상에서의 수직 어셈블리를 위해 폴딩된 상호접속기상에 적층된 칩-스케일 패키지 - Google Patents

기판 상에서의 수직 어셈블리를 위해 폴딩된 상호접속기상에 적층된 칩-스케일 패키지 Download PDF

Info

Publication number
KR20020055573A
KR20020055573A KR1020010085948A KR20010085948A KR20020055573A KR 20020055573 A KR20020055573 A KR 20020055573A KR 1020010085948 A KR1020010085948 A KR 1020010085948A KR 20010085948 A KR20010085948 A KR 20010085948A KR 20020055573 A KR20020055573 A KR 20020055573A
Authority
KR
South Korea
Prior art keywords
ports
interconnector
electrical
coupling members
conductive lines
Prior art date
Application number
KR1020010085948A
Other languages
English (en)
Inventor
개리 피. 모리슨
다빈 알. 에드워즈
레슬리 스탁
Original Assignee
윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 비. 켐플러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 비. 켐플러
Publication of KR20020055573A publication Critical patent/KR20020055573A/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Abstract

반도체 디바이스(140, 141)의 수직 적층은 집적회로 칩(130, 133) 패키지 및/또는 수동 콤포넌트와 함께 어셈블링된 스트립형 플렉서블 상호접속기(strip-like flexible interconnector)(101)를 폴딩하며, 다른 부품(도 1g 및 1h)에 땜납가능한 결합 부재를 부착함으로써 형성된다.

Description

기판 상에서의 수직 어셈블리를 위해 폴딩된 상호접속기 상에 적층된 칩-스케일 패키지{CHIP-SCALE PACKAGES STACKED ON FOLDED INTERCONNECTOR FOR VERTICAL ASSEMBLY ON SUBSTRATES}
본 발명은 통상적으로 반도체 디바이스 및 프로세스의 분야에 관한 것이며, 보다 상세히는, 기판 상에서의 수직 어셈블리를 위해 상호접속 막(film) 상에 적층된 칩-스케일 패키지의 구조 및 프로세스에 관한 것이다.
반도체 디바이스의 많은 애플리케이션에서는 필요한 디바이스들을 매우 인접하게 심지어 클러스트 형태로 배열하는 것이 유리하다. 단지 두 개의, 또는 몇 이상의 반도체 칩이 필요할 때, 바람직한 근접성(proximity)을 달성하고 필요한 공간을 최소화할 수 있도록 다양한 배열이 제안된다. 통상적으로, 이러한 배열은 특정하게 캡슐화한 또는 캡슐화하지 않은, 기판 상의 반도체 칩의 어셈블리이다. 이러한 배열에 대해, "멀티칩 모듈(multichip module)"이라는 용어가 통상적으로 사용된다. 캡슐화된(encapsulated) 어셈블리에 대해서는, "멀티칩 패키지"라는 용어가 도입된다. 다른 어셈블리에 있어서, 칩 또는 완전한 패키지는 상호접속된 디바이스의 계층(hierarchy)을 형성하기 위해 각기 다른 상부(top) 상에 적층된다.
오랫동안, 멀티칩 모듈 및 멀티칩 패키지 또는 적층 디바이스는 다소 제한된 시장이었으나, 집적회로 애플리케이션의 보급이 급격히 확장됨으로써, 이 시장은 최근 크기 면에서 주목할 만하게 성장하고 있다. 그러나 이 시장에 참여하기 위해서, 멀티칩 제품은 일부 조건을 충족시켜야만 한다.
* 멀티칩 제품은 단일칩(single-chip) 제품에서는 이용불가능한 동작 특성을 소비자에게 제공해야 한다. 이것은 멀티칩 제품이 단일칩 제품의 개발을 앞서야 한다는 것을 의미한다.
* 멀티칩 제품은 소비자가 곧바로 이용가능해야 한다. 이것은 멀티칩 제품이 용이하게 이용가능한 콤포넌트 및 제작 방법을 사용해야 한다는 것을 의미한다.
* 멀티칩 제품은 소비자에게 비용 이점을 제공해야 한다. 이것은 멀티칩 제품의 설계 및 제작이 통상적이지 않은 즉 부가적인 프로세스 단계를 피해야 한다는 것을 의미한다.
* 멀티칩 제품은 저렴한 소유-비용(cost-of-ownership)을 제공해야만 한다. 이것은 고유의 신뢰성에 기초하여 신뢰할 수 있게 동작해야 한다는 것을 의미한다.
많은 멀티칩 패키지가 공보 및 특허에 개시되어왔다. 예를 들어, 발명의 명칭이 "Double Electronic Device Structure having Beam Leads Solderlessly Bonded between Contact Locations on each Device and Projecting Outwardly fromTherebetween"이며 1989년 8월 29일자로 Bickford 등에게 허여된 미국 특허 제4,862,322호는 입/출력 단자가 빔 리드(beam lead)에 의해 접착되어, 상호 대향하는 두 개의 칩 구조를 설명하고 있다. 그러나, 빔 리드 기술은 재료, 프로세싱 및 제어에 대한 고비용 때문에 주류의 제작 방법이 되지 못했다.
발명의 명칭이 "Multi-Chip Semiconductor Package"이며 1994년 7월 19일자로 H. S. Chun에게 허여된 미국 특허 제5,331,235호에서, 테이프-자동화 본딩 플라스틱 테이프는 상호 대향하는 동일한 유형의 두 개의 칩을 쌍으로 상호접속시키는데 사용된다. 이들 쌍 중의 하나 또는 그 이상은 캡슐화 패키지로 어셈블링되며, 패키지 내에서 플라스틱 테이프가 표면 장착(mount) 또는 기판 부착용의 리드 또는 핀을 형성하기 위해 패키지의 외부로 도달하는 금속 리드에 결합된다. 플라스틱 테이프의 고비용 및 일괄 프로세싱의 필요성은, 테이프 자동화 본딩의 기술을 반도체 생산에서 비주류로 만들었다.
둘 또는 그 이상의 칩이 지지 기판 또는 리드프레임 패드에 부착되어 나란히 배열되어 있는 멀티칩 디바이스로 몇 가지 제안이 이루어지고 있다. 일례가 발명의 명칭이 "Multichip Packaged Semiconductor Device and Method for Manufacturing the Same"이며 1994년 10월 4일자로 H. Sawaya에게 허여된 미국특허 제5,352,632호이다. 통상적으로 다른 유형의 칩은, 먼저 플렉서블한 수지(resin) 테이프에 의해 상호접속된 다음, 수지 패키지로 밀봉된다. 테이프는 종래의 표면 장착을 위해 패키지에서 돌출된 금속 리드에 부착된다. 다른 예는 발명의 명칭이 "Packaged Semiconductor Device including Multiple Semiconductor Chips andCross-over Lead"이며 1994년 12월 13일자로 Michii 등에게 허여된 미국 특허 제5,373,188호이다. 통상적으로 다른 유형의 칩은 리드프레임 칩 패드에 부착된다; 이것의 입/출력 단자는 리드프레임의 내부 리드에 와이어 본딩(wire bonding)된다. 게다가, 다른 리드는 장거리 와이어 본딩에 의해 도달될 수 없는 단자를 상호접속하기 위해 반도체 칩의 밑 또는 위에 사용된다. 마지막으로 이 어셈블리는 플라스틱 패키지로 캡슐화된다. 이들 예 모두에서, 칩들이 나란히 놓이기 때문에 최종 제품은 크다. 대조적으로, 오늘날의 애플리케이션은 보다 축소된 반도체 제품을 필요로 하고, 기판 소비는 최소화되어야 한다.
발명의 명칭이 "Integrated Circuit Package having a Face-to-Face IC Chip Arrangement"이며 1995년 8월 1일자로 Papageorge 등에게 허여된 미국특허 제5,438,224호는 회로 기판에 놓인 적층된 IC 칩 구성을 가진 집적회로(IC)를 개시한다. 두 개의 칩이, 플립 칩 및 외부 회로의 단자들 간의 전기적 접속을 제공하기 위해 칩 사이에 삽입된 테이프-자동화 본딩 테이프 또는 플렉스(flex) 회로로 만들어진 기판을 가지며, 상호 대향하여 배치된다; 어셈블리를 위해 분리된 기계적 지지체가 필요하다. 이 비용 외에, 칩을 위한 견고한 지지체가 필요하므로 제조가 어렵다.
발명의 명칭이 "Method of Leads between Chips Assembly"이며 1998년 6월 23일자로 Ma 등에게 허여된 미국 특허 제5,770,480호는, 땜납 또는 도전 범프(bump)를 사용하는 멀티칩의 본드 패드에 부착하기 위해 리드프레임 핑거의 사용을 교시함으로써 IC 밀도를 증가시킨다. 바람직한 실시예에서 한 세트의 두 칩이 기능 면에서 동일하나, 이 방법은 서로 다른 본드 패드 배열을 가진 칩들에게도 적용된다. 그러나, 이 경우에, 특히 본드 와이어의 사용이 배제되기 때문에, 리드프레임은 리드 핑거의 불균일한 길이 및 주문제작형 구성을 필요로 한다. 이들 소위 칩간의 가변 리드의 제조는 값비싼 리드프레임 제작 장비 및 기술을 필요로 한다. 게다가, 잠재적인 전기적 단락을 방지하기 위해, 두 개 칩 및 주문제작형 리드 핑거간에 배치될, 패시베이션(passivation) 층이 필요하므로 보다 많은 재료 및 프로세싱 비용이 부가된다.
본 발명과 관련된, 발명의 명칭이 "Three-dimensional Assembly using Flexible Wiring Board"이며 2000년 7월 4일자로 Malhi에게 허여된 미국 특허 제6,084,778호는, 상호접속 패턴을 구비한 플렉서블 스트립 및 상호접속으로 접속된 복수의 전기적 콤포넌트를 개시한다. 플렉서블 인쇄 와이어링 기판은 3차원 회로를 제공하기 위해 폴딩되어 포개져 있다. 그러나, 이 특허는 칩-사이즈 패키지의 미세-피치 패드 패턴을 다른 부품으로의 땜납 볼 부착에 요구되는 통상적으로 보다 큰 피치로 변환할 필요성에 대해 다루지 않으며, 또한 패키지 설계의 부분으로서 플렉서블 상호접속기를 사용하는 집적회로 디바이스를 제공하지도 않는다.
본 발명과 관련되는, 최근 두 개의 미국 특허 출원, 즉 Rolda 등이 그 발명의 명칭을 "Multi-Flip-Chip Semiconductor Assembly"로 하여 1999년 12월 17일 출원한 미국 특허 출원 제60/172,186호 및 Coyle 등이 그 발명의 명칭을 "Flip-Chip on Film Assembly for Ball Grid Array Packages"로 하여 2000년 11월 16일 출원한 미국 특허 출원 제60/249,385호에서, 땜납 볼을 사용하는 통상적인 피치에서 금 범프를 사용하는 미세 피치에 이르기까지의 플립-칩 어셈블리 기술이 개시되어 있다. 그러나, 이러한 접근은 소유-비용뿐만 아니라 제품 어셈블리에 있어서도 여전히 너무 비싸다. 최근에는 가격이 반도체 시장에서, 특히 칩-스케일 디바이스를 사용하는 제품에 대해서 지배적인 요소가 되었다.
따라서, 이용가능하며, 입증된 어셈블리 및 캡슐화 기술에 기초하여 멀티칩 패키지를 제작하는 일관되고 저가의 방법에 대해 긴급한 필요성이 높아졌다. 이 방법은 다른 반도체 제품 계열 및 넓은 범위의 설계 및 프로세스 편차에 적용될 수 있도록 충분히 플렉서블해야 하고, 기존의 제작 방법에 부가적인 비용을 추가하지 않아야 하며, 고품질 고신뢰성 제품을 제공해야 한다. 바람직하게, 이러한 혁신은 생산 사이클 시간을 단축시키고 생산량을 증가시키면서 달성되어야 한다.
반도체 디바이스의 수직 적층은 집적회로 칩, 패키지 및/또는 수동 콤포넌트를 가지고 어셈블링된 스트립형 플렉서블 상호접속기를 폴딩하며, 다른 부품에 땜납가능한 결합 부재(coupling member)를 부착함으로써 형성된다.
본 발명은 제1 및 제2 표면을 구비한 전기 절연 재료의 스트립형 플렉서블 상호접속기를 포함하는 반도체 어셈블리를 개시한다. 상호접속기는, 제1 표면 상에 인접하여 형성된 복수의 반도체 디바이스를 서로 접속시키기 위해 제1 표면 상에 전기 도전 라인을 가진다. 상호접속기는, 제1 표면에서 제2 표면으로 연장하여, 제2 표면 상에 전기적 포트를 형성하는 전기 도전성의 경로를 더 가진다. 이 포트는 제1 및 제2 복수 포트를 포함하고, 제2 복수 포트의 중심들간의 이격 간격보다 제1 복수 포트의 중심들간의 이격 간격이 작다.
상호접속기는, 상술된 인접한 반도체 디바이스가 서로의 상부 상에 적층되도록 폴딩된다. 어셈블리는 복수의 제1 전기적 결합 부재를 가지는 적어도 하나의 부가적인 반도체 디바이스를 포함하고, 이러한 제1 결합 부재는 제1 복수 포트에 부착되어 있다. 마지막으로, 복수의 제2 전기적 결합 부재는 제2 복수 포트에 부착되고, 제2 결합 부재는 다른 부품에 부착하기에 적합하다.
본 발명은 임의의 사이즈의 디바이스에 적용될 수 있지만, 실시예는 칩-스케일 및 칩-사이즈 패키지와 같이 작은 외형의 디바이스를 포함한다.
다른 바람직한 실시예에서, 플렉서블 상호접속기는, 부착된 이산 디바이스용 미세-피치 랜드 패드에서 땜납가능한 결합 부재용 주문제작형 피치로의 전환을 가능하게 한다. 이산 디바이스는 미세-피치, 범프형 스케일 패키지 및 미세-피치 플립형, 범프형 칩을 포함한다.
본 발명의 다른 특징은 많은 핀 수의 칩-스케일 디바이스를 얇은 전체 프로파일(profile)로 어셈블링하는 것에 대한 저가의 방법 및 시스템을 제공하는 것이다.
본 발명의 다른 특징은 능동 및 수동 콤포넌트에 대해 다수의 풋프린트(footprint) 기술을 이용함으로써 높은 생산량을 제공하는 것이다.
본 발명의 다른 특징은 기생 저항 및 인덕턴스를 최소화시킴으로써 전기적 제품 성능을 개선시키는 것이다.
본 발명의 다른 특징은 추가 비용없이 프로세스 중의 제어를 통하여 고품질제어 및 신뢰성 보증을 제공하는 것이다.
본 발명의 다른 목적은 많은 계열의 반도체 제품에 적용할 수 있도록 플렉서블하고, 차세대의 제품에 적용할 수 있도록 범용성을 갖는, 얇은 프로파일 및 신뢰성을 갖춘 어셈블리 개념을 도입하는 것이다.
본 발명의 다른 목적은 자본 투자의 비용 및 설비에서 부품 및 제품의 가격 변동을 최소화하는 것이다.
이러한 특징은 대량 생산에 적합한 설계 개념 및 프로세스 플로우와 관련된 발명의 교시에 의해 달성되어 왔다. 다양한 변경이 제품 외형 및 재료의 다른 선택을 충족시키기 위해 성공적으로 수행되어 왔다.
본 발명의 제1 실시예는 두 개의 단일 또는 듀얼-칩 패키지를 수동 콤포넌트, 또는 다수의 미세-피치 칩-스케일 패키지, 또는 다수의 범프형 및 플립형 칩과 결합시킨다.
본 발명의 제2 실시예는 세 개의 단일 또는 듀얼-칩 패키지를 각각 제작되고 검사된 제3 패키지와 결합시킨다.
본 발명의 제3 실시예는 세 개의 단일 또는 듀얼-칩 패키지를 수동 콤포넌트, 또는 다수의 미세-피치 칩-스케일 패키지, 또는 다수의 범프형 및 플립형 칩과 결합시킨다.
본 발명의 제4 실시예는 세 개의 단일 또는 듀얼-칩 패키지를 결합시킨다. 본 발명은 다양한 서로 다른 조합을 더 제공한다.
본 발명에 의해 표현된 기술적 이점과 그 목적은, 첨부된 도면 및 첨부된 청구항에 기술된 새로운 특징과 함께 고려되어질 때, 본 발명의 바람직한 실시예에 대한 다음의 설명에 의해 명백해 질 것이다.
도 1a는 본 발명의 시스템 및 플로우(flow) I에 따라 부분적으로 어셈블링된 상호접속기(interconnector)의 평면도.
도 1b는 본 발명의 시스템 및 플로우 I에 따라 부분적으로 어셈블링된 상호접속기의 단면도.
도 1c는 본 발명의 시스템 및 플로우 I에 따라 부분적으로 어셈블링된 상호접속기의 배면도.
도 1d는 본 발명의 시스템 및 플로우 I에 따라, 폴딩(folding) 프로세스에서 부분적으로 어셈블링된 상호접속기의 단면도.
도 1e는 도 1d에서 폴딩된 상호접속기 상에 부착하게 제공되는 복수의 미세-피치(fine-pitch) 칩-스케일(chip-scale) 패키지의 단면도.
도 1f는 도 1d의 폴딩된 상호접속기 상에 부착하게 제공되는 복수의 집적회로 칩의 단면도.
도 1g는 도 1e의 미세-피치 칩-스케일 패키지를 포함하는 전체 어셈블링된 수직 디바이스 적층(vertical device stack)의 단면도.
도 1h는 선택적인 언더필링(underfilling) 및/또는 캡슐화(encapsulation)에 따라, 도 1f의 집적회로 칩을 포함하는 전체 어셈블링된 수직 디바이스 적층의 단면도.
도 2a는 본 발명의 시스템 및 플로우 II에 따라 부분적으로 어셈블링된 상호접속기의 평면도.
도 2b는 본 발명의 시스템 및 플로우 II에 따라 부분적으로 어셈블링된 상호접속기의 단면도.
도 2c는 본 발명의 시스템 및 플로우 II에 따라 부분적으로 어셈블링된 상호접속기의 배면도.
도 2d는 본 발명의 시스템 및 플로우 II에 따라, 폴딩 프로세스에서 부분적으로 어셈블링된 상호접속기의 단면도.
도 2e는 두 개의 패키지 및 수동 콤포넌트를 포함하는 전체 어셈블링된 수직 디바이스 적층의 단면도.
도 2f는 각각 제작되고 검사되는, 제3 패키지를 포함하는 전체 어셈블링된 수직 디바이스 적층의 단면도.
도 2g는 세 개의 패키지 및 수동 콤포넌트를 포함하는 전체 어셈블링된 수직 적층의 단면도.
도 2h는 상호접속기의 반대표면 상에 세 개의 패키지를 포함하는 전체 어셈블링된 수직 적층의 단면도.
도 2i는 본 발명에 의해 제공된 어셈블리 옵션의 부가적인 예를 도시하는 전체 어셈블링된 수직 적층의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
104, 204 : 전기 도전 라인
105 : 입구 포트
106 : 출구 포트
107 : 결합 부재
120 : 도전 라인의 범위
130 : 다수의 칩-스케일 디바이스
본 발명은, 참조로써 인용되는, 발명의 명칭이 "Three Dimensional Assembly using Flexible Wiring Board"이며 2000년 7월 4일자로 Malhi에게 허여된 미국 특허 제6,084,778호, Rolda 등이 그 발명의 명칭을 "Multi-Flip-Chip Semiconductor Assembly"로 하여 1999년 12월 17일자로 출원한 미국 특허 출원 제60/172,186호 및 Coyle 등이 그 발명의 명칭을 "Flip-Chip on Film Assembly for Ball Grid Array Packages"로 하여 2000년 11월 16일자로 출원한 미국 특허 출원 제60/249,385호와 관련된다.
본 발명에 따른 구조 및 방법이 두 가지 예로써 기술된다: 시스템 및 플로우 I은 도 1a 내지 1h에서 도시됨; 시스템 및 플로우II는 도 2a 내지 2i에서 도시됨.
시스템 및 플로우 I에 대해, 도 1a는 사각형의 스트립형 상호접속기의 평면도를 도시한다. 이것은 플렉서블한 전기 절연 물질로 만들어진다. 바람직한 선택은 약 40에서 80㎛까지의 두께 범위내의 폴리이미드 막이다; 일부 예에서, 이것은 보다 두꺼울 수 있다. 충분한 유연성을 가진, 다른 적합한 재료는 PCB 수지, FR-4(에폭시 수지임), 또는 시안산염 에스테르 수지를 포함한다. 이러한 재료는 몇몇 공급자로부터 상업적으로 입수할 수 있다; 미국에서, 회사는 3-M 및 Sheldahl; 일본에서는, Shinko, Shindo, Sumimoto, 및 Mitsui; 홍콩에서는, Compass를 포함한다. 이 상호접속기는 두 개의 표면을 가진다; 도 1a가 평면도로서 제2 표면(103)을 도시하는 한편, 도 1c는 배면도로서 제1 표면(102)을 도시한다.
상호접속기(101)에 대한 필수 요소(integral)는 복수의 전기 도전 라인(104)(일례로써, 도 1a의 평면도에 도시됨)이다. 통상적으로 이 도전 라인(104)은 바람직하게 약 15 및 40㎛ 두께 사이의, 얇은 금속 포일(foil)로 패턴화된다. 적합한 재료는 구리, 구리 합금, 금, 은, 팔라듐(Pd), 백금, 및 니켈/금 및 니켈/팔라듐의 적층을 포함한다. 이러한 도전 라인은 제1 표면(102) 상에 전기적 입구 포트(105)의 제1 어레이 및 외부 포트(106)의 출구 포트(106)의 제2 어레이를 형성한다. 도 1c에 도시되는 바와 같이, 이러한 어레이는 상호접속기의 분리된 영역에서 그룹화된다; 실제로 입구 포트(105)는 다수의 어레이로 도시된다.
본 발명에서는, 출구 포트(106)의 중심들간의 이격 간격보다 입구 포트(105)의 중심들간의 이격 간격이 작다는 것이 중요하다. 본 발명이 임의의 피치의 입구 또는 출구 포트에 적용될 수 있을지라도, 바람직하게, 이러한 미세-피치의 입구 포트(105)는 중심들간이 100㎛ 이하로 서로 이격되어 있다. 대조적으로, 비교적 넓은 피치의 출구 포트(106)는 중심들간이 통상적으로 100㎛ 이상 상당히 이격되어 있다. 출구 포트(106)가 결합 부재를 위한 접착 장소를 다른 부품에 제공하기 때문에, 이 편리한 이격은 소비자에 의해 자주 표현되는 요구, 즉 반도체 기판 어셈블리에 편리한 땜납 볼 부착 사이트가 제공되는 것을 충족시킨다. 빈번하게, 출구 포트(106)는 칩-스케일 패키지용 산업 표준에게 공통 풋프린트를 제공한다.
통상적으로 입구 포트(105)는 흔히 금으로 된 보호 포일이 씌워지는 구리로 만들어진다. 출구 포트(106)는 땜납가능해야 하고 따라서 신뢰할만한습윤성(wetting)을 보증해야만 한다. 이것은 내화성 금속(refractory metal)(크롬, 몰리브덴, 티타늄, 텅스텐 또는 티타늄/텅스텐 합금 등) 및 희귀 금속(noble metal)( 금, 팔라듐, 백금 또는 백-풍부 합금, 은 또는 은 합금)의 층으로 피복될 수 있다.
시스템 및 플로우 I을 사용하는 일부 제품, 및 시스템 및 플로우 II를 사용하는 일부 제품에 대해, 상호접속기는 하나의 표면에서 대향 표면까지 상호접속기를 통해 연장되는 전기 도전성의 경로를 또한 가진다. 또한 이러한 상호접속기의 물리적 유연성은 열 사이클링 때문에 땜납 볼이 물리적 압력 하에서 파손되는 것을 방지하도록 돕는다. 상술한 바와 같이, 상호접속기가 바람직하게는 테이프, Kapton™ 필름, 폴리이미드, 또는 다른 플라스틱 재료와 같이, 신축성 재료로 만들어지고, 패턴화된 도체의 단일 또는 다수의 층을 포함할 수 있다. 이 방식에서, 주재료의 유연성은 온도적으로 비매칭된 반도체 칩 및 P. C. 기판간에 완충 버퍼를 제공하고, 열 사이클링에서 칩 땜납 볼에서 나타나는 응력 변형을 경감시킬 것이다. 선택적으로, 상호접속기는 에폭시, FR-4, FR-5, 또는 BT 수지로 만들어질 수 있다.
도전성의 관통경로를 가진 상호접속기는 상업적으로 입수할 수 있다. 예를 들면 Northfield, MN 소재의 Sheldahl, Inc.로부터 입수가능한, Novaclad?및 ViaGird?일 수 있다. 통상적으로 이것들은 전기 절연 및 전기 도전 재료의 막들을 하나의 코히어런트(coherent) 층에 교대로 적층함으로써 제작된다. 개개의 절연막을 통한 접속은 레이저 드릴링 및 금속 재충전 또는 도금에 의해 만들어지고, 도전 막의 패턴화는 앱레이션(ablation) 또는 에칭으로 달성된다. 이용가능한 상호접속기의 무수한 설계 및 변형이 존재한다.
도 1b의 단면도에서, 상호접속기의 제1 표면(102) 상의 출구 포트는 다른(외부) 부픔에 부착하기 위한 결합 부재로써 부착된 땜납 볼(107)을 가지는 것으로 도시된다. 이러한 땜납 볼은 순수한 주석, 주석/구리, 주석/인듐, 주석/은, 주석/비스무스(Bi), 주석/납을 포함하는 주석합금 및 도전성의 접착성 화합물로 구성되는 그룹으로부터 선택된다.
이하 사용되는 바와 같이, 땜납 "볼(ball)"이라는 용어는 땜납 접촉이 반드시 구형이라는 것을 암시하지 않는다; 이것은 반구형, 반 돔형, 끝이 잘린 원추형, 또는 통상적인 범프, 또는 직선, 오목 또는 볼록 외곽선을 가지는 실린더형과 같이 다양한 형태를 가질 수 있다. 정확한 형태는 (증발, 도금 또는 조립식 유닛과 같은) 증착(deposition) 기술, 및 (적외선 또는 복사열과 같은) 리플로우(reflow) 기술, 및 재료 화합물의 기능이다. 재료의 양 및 리플로우 온도의 균일성을 제어함으로써 기하학적인 형태의 일관성을 달성하기 위해 몇 가지 방법이 이용가능하다. 통상적으로, 땜납 볼의 직경은 0.1 내지 0.5㎜ 범위이지만, 보다 상당히 클 수 있다.
캡슐화된 디바이스(108)는 도 1a의 평면도에 더 도시된다; 도 1b에서는 그 단면도가 도시된다. 이러한 디바이스의 일례는 미국 텍사스 달라스의 Texas Instruments Incorporated에 의해 제작된 MicroStar™ 볼 그리드 어레이(BGAs) 및MicroStarJunior™ 패키지이다. 이러한 디바이스는 상호접속기 막, 와이어 본딩 및 트랜스퍼 몰디드(molded) 패키지에 부착된 집적회로(IC) 칩을 포함한다.
도 1a에 도시된 전기 도전 라인(104)은, 도전 라인에 집적된 적어도 하나의 수동 전기적 콤포넌트(도 1a에 도시 안됨)를 포함할 수 있다. 저항, 캐패시터, 인덕터, 분포된 콤포넌트, 및 수동 콤포넌트 및 상호접속된 구조의 네트워크는 예에 포함된다. 이러한 집적 콤포넌트용 제작 방법이 참조로써 인용되는, Pritchett 등이 그 발명의 명칭을 "Plastic Chip-Scale Package having Integrated Passive Components"로 하여 2000년 10월 31일자로 출원한 미국 특허 출원 제60/244,673호에 최근 개시되었다.
도 1d에 도시된 바에 따르면, 플렉서블 상호접속기 스트립(101)이, 입구 포트 및 출구 포트의 인접 영역 사이의 집적된 도전 라인의 범위(120)에서 폴딩된다. 폴딩은 입구 포트가 한 방향을 향하는 한편 출구 포트는 그 반대 방향을 향하도록 된다. 이 폴딩의 결과로써, 패키지 본체(108)는 서로 접촉하고, 그 결과 거의 칩-스케일 패키지의 외곽선을 가지는 수직 적층 에셈블리가 된다. 바람직하다면, 단단한 적층이 영구히 지속되도록 이 패키지 본체는 접착제로 서로 접착될 수 있다.
도 1e 및 도 1f는 입구 포트가 반도체 디바이스와 함께 장착될 수 있는 방법을 도시한다. 도 1e는 단면도이며, 캡슐화(131)하여 포장되고 복수의 미세-피치 전기적 결합 부재(132)를 가지는 다수의 칩-스케일 디바이스(130)를 도시한다. 이러한 결합 부재는 상술된 바와 같이 순수 주석, 주석 합금 또는 도전성의 접착성 화합물로 만들어지는 땜납 "볼"로 구성될 수 있다. 결합 부재(132)의 패턴은 상호접속기 입구 포트의 패턴을 미러-이미징(mirror-imaging)한다.
도 1g에 도시된 바와 같이, 칩-스케일 디바이스(130)의 미세-피치 결합 부재(132)는 상호접속기의 입구 포트에 표면 장착을 함으로써 부착된다. 그 결과는, 다른 즉 외부 부품에 부착하기에 적합한 복수의 결합 부재를 가지고 수직으로 적층되는, 통상적으로 140으로 지정된, 칩-스케일 패키지의 어셈블리이다.
선택적으로, 도 1f는 복수의 미세-피치 전기적 결합 부재(134)를 가짐으로써 플립-칩 에셈블리가 제공되는 다수의 비캡슐화된 IC 칩(133)의 단면도를 도시한다. 이러한 결합 부재는 땜납 "볼"(상술된 바와 같이 순수 주석, 주석 합금, 또는 도전성의 접착성 화합물로 만들어짐) 또는 금, 구리, 구리 합금, 또는 구리/니켈/팔라듐 적층체로 구성되는 그룹으로부터 선택된 금속 범프로 구성될 수 있다. 범프는 예를 들면 직사각형, 정사각형, 원형 또는 반 돔형과 같은 다양한 외형을 가진다. 금속 범프에 대해, 결합 부재(134)를 상호접속기의 입구 포트에 부착시키는 방법은, 이미 테이프-자동화-본딩(TAB) 제작 방법에서 행해져온 바와 같이, 금속 상호 확산(interdiffusion)에 기초하는 열-압력 본딩 기술이다. 본 발명에 대한 바람직한 기술은 어레이 어셈블리용 갱-본딩(gang-bonding) 기술이다. 이 기술은 결과적으로 고품질, 신뢰할만한 부착을 제공함과 동시에, 빠르고 저렴하게 동작하는 장점을 가진다. 자동화된 장비는 일본의 Shinkawa 회사로부터 상업적으로 입수할 수 있다.
도 1h는 수직 적층되는 플립형 칩(133) 및 캡슐화된 디바이스(108)의 어셈블리-통상적으로 141로 지정됨-를 그 결과를 도시한다; 이 어셈블리는 다른 즉 외부부품에 부착하기에 적합한 복수의 결합 부재(107)를 더 가진다.
도 1g는 디바이스(130)의 패키지(131)가 갭(142)만큼 상호접속기로부터 이격되어 있음을 도시한다. 땜납 볼(132)은 갭을 가로질러 연장되어 상호접속기에 접속된다. 본 발명은, IC 칩의 반도체 재료 및 상호접속기에 통상적으로 사용되는 재료간의 열팽창 계수(CTE)에 대한 커다란 차이가 최소화될 수 있도록 재료를 선택하는 장점이 있다. 따라서, 범프를 캡슐화하고 패키지 및 상호접속기 사이의 갭에서의 임의의 공간을 채우는("언더필링" 방법) 중합체(polymeric) 재료를 가지고 갭(142)을 채움으로써 도 1g의 어셈블리에서 통상적으로 땜납 조인트를 강화할 필요가 없다.
그러나, 언더필링 방법은 도 1h에 도시된 어셈블리에 적합할 수 있다. 일부 캡슐화 재료와 함께, 이 언더필링 재료는 도 1h에서 외곽선(142)으로 도시된다. 통상적으로 캡슐화하는 것은 어셈블리를 완성한 다음에 적용된다. 때때로 "언더필(underfill)"로 간주되는 중량체의 프리커서(precursor)는 모세관 힘(capillary force)에 의해 칩에 인접한 기판 상에 분배되고 갭으로 끌어당겨진다. 통상적으로, 중량체의 프리커서는 실리카(silica) 및 무수물(anhydride)로 채워진 에폭시-기반 재료를 포함한다. 그리고 나서 프리커서는 가열되고, 중합화되고 경화되어 캡슐화된다. 본 발명에 의한 바람직한 언더필링 방법은 Thomas가 그 발명의 명칭을 "Low Stress Method and Apparatus of Underfilling Flip-Chip Electronic Devices"로 하여 1998년 5월 6일자로 출원한 미국 특허 출원 제60/084,440호에 개시되어 있다.
시스템 및 플로우 II에 대해, 도 2a는 사각형의 스트립형 상호접속기(201)의 평면도를 도시하고, 도 2b는 그것의 단면도를, 도 2c는 그것의 배면도를 도시한다. 재료, 프로세스, 도전 라인(204), 출구 포트(206), 옵션적으로 집적된 수동 전기적 콤포넌트, 땜납 볼(207), 및 패키지화된 디바이스(208)의 설명은 도 1a, 1b 및 1c의 설명과 유사하다. 주목할 만한 차이점은 상호접속기(201)의 제1 표면에 부착된 이산 수동 콤포넌트에 의해서 도 2b 및 2c에 도시된다. 따라서, 도 2c의 입구 포트의 패턴은 도 1c의 패턴과 비교하여 상당히 단순화되어 있다. 수동 콤포넌트(210)의 주문제작 부착에 포함되기 때문에 2c에서는 구체적으로 강조되지 않는다.
유사하게, 도 2d에 도시된 바와 같이, 입구 및 출구 포트에 인접한 영역간에 집적된 도전 라인 범위(220)에서의 플렉서블 상호접속기 스트립(210)의 폴딩은, 도 1d에서의 상호접속기(101)의 폴딩과 유사하다. 이 폴딩의 결과로써, 패키지 본체(208)는 서로 접촉하고, 그 결과 거의 칩-스케일 패키지의 외곽선을 가지는 수직 적층 어셈블리가 된다. 바람직하다면, 단단한 적층이 영구히 지속되도록 이 패키지 본체는 접착제로 서로 접착될 수 있다.
도 2e에 그 결과가 도시된다. 다른 부품에 부착하기에 적합한 복수의 결합 부재(207)(통상적으로 땜납 볼)를 가지고 수직으로 적층되는, 통상적으로 240으로 지정된, 칩-스케일 패키지(208) 및 이산 수동 전기적 콤포넌트(210)의 어셈블리이다. 도 1g 및 1h에서 유사한 어셈블리와 같은, 도 2e에서의 이 어셈블리는 본 발명의 제1 실시예를 나타낸다:
ㆍ 도 1g, 1h 및 2e: 본 발명의 제1 실시예는 두 개의 단일 또는 듀얼-칩 패키지(총 네 개의 칩까지)를 수동 콤포넌트, 또는 다수의 미세-피치 칩-스케일 패키지, 또는 다수의 범프형 및 플립형 칩과 결합시킨다.
ㆍ 도 2f: 본 발명의 제2 실시예는 세 개의 단일 또는 듀얼-칩 패키지(총 여섯 개의 칩까지)를 제3 패키지와 결합시키고, 이들은 각각 제작되고 검사된다.
ㆍ 도 2g: 본 발명이 제3 실시예는 세 개의 단일 또는 듀얼-칩 패키지(총 여섯 개의 칩까지)를 수동 콤포넌트, 또는 다수의 미세-피치 칩-스케일 패키지, 또는 다수의 범프형 및 플립형 칩과 결합시킨다.
ㆍ 도 2h: 본 발명이 제4 실시예는 세 개의 단일 또는 듀얼-칩 패키지(총 여섯 개의 칩까지)를 결합시킨다. 본 발명은 다양한 서로 다른 조합을 더 제공한다.
ㆍ 도 2i: 본 발명은 다양한 서로 다른 조합을 더 제공한다. 제품은 복수의 능동 및 수동 전기적 콤포넌트 및 디바이스로 이루어진, 거의 칩-스케일 풋프린트의 수직 적층이다.
본 발명이 예시된 실시예에 관해 설명되어 있지만, 이 설명은 제한하는 의미로 해석되도록 의도되지 않는다. 본 발명의 다른 실시예뿐만 아니라, 예시된 실시예의 다양한 변경 및 조합은, 본 발명과 관련된 기술 분야의 당업자에게는 명백할 것이다. 일례로써, 반도체 칩의 재료는 실리콘, 게르마늄, 갈륨 아세나이드, 또는 제조에 사용되는 임의의 다른 반도체 재료를 포함할 수 있다. 따라서 첨부된 청구 범위는 임의의 변경들 및 실시예들을 포함하도록 의도되었다.
본 발명에 의하면 많은 핀 수의 칩-스케일 디바이스를 얇은 전체 프로파일로 어셈블링하는 것에 대한 저가의 방법 및 시스템 및, 능동 및 수동 콤포넌트에 대해 다수의 풋프린트 기술을 이용함으로써 높은 생산량을 달성할 수 있다.
또한, 본 발명에 의하면 기생 저항 및 인덕턴스를 최소화시킴으로써 전기적 제품 성능을 개선시키며, 추가 비용없이 프로세스 중의 제어를 통하여 고품질 제어 및 신뢰성 보증을 제공할 수 있다.
또한, 본 발명은 많은 계열의 반도체 제품에 적용할 수 있도록 플렉서블하고, 차세대의 제품에 적용할 수 있도록 범용성을 갖는, 얇은 프로파일 및 신뢰성을 갖춘 어셈블리 개념을 도입한다.
또한, 본 발명에 의하면 자본 투자의 비용 및 설비에서 부품 및 제품의 가격 변동을 최소화하는 것이 가능하다.

Claims (23)

  1. 제1 및 제2 표면을 구비하는 전기 절연 재료의 스트립형 플렉서블 상호접속기;
    상기 상호접속기와 일체이며, 상기 제1 표면 상에 전기적 입구 포트들의 제1 어레이 및 출구 포트들의 제2 어레이 - 상기 어레이들은 상기 상호접속기의 분리된 영역에서 그룹화됨 - 를 형성하는 전기 도전 라인들;
    상기 입구 포트들에 부착되는 복수의 제1 전기적 결합 부재들을 구비하는 적어도 하나의 반도체 디바이스; 및
    상기 출구 포트들에 부착되며, 다른 부품들에 부착되기에 적합한 복수의 제2 전기적 결합 부재들
    을 포함하되, 상기 입구 포트들의 중심들간의 이격 간격은 상기 출구 포트들의 중심들간의 이격 간격보다 작고, 상기 상호접속기는 상기 입구 포트들이 한 방향을 향하고 상기 출구 포트들이 그 반대 방향을 향하도록 폴딩되는 것을 특징으로 하는 반도체 어셈블리.
  2. 제1항에 있어서
    상기 반도체 디바이스는 능동 및 수동 표면을 구비하는 집적회로 칩이고, 상기 제1 결합 부재들은 상기 능동 표면에 부착되는 것을 특징으로 하는 반도체 어셈블리.
  3. 제1항에 있어서,
    상기 반도체 디바이스는 외부 접촉 패드들을 가진 패키지에 캡슐화된 집적회로 칩이고, 상기 제1 결합 부재들은 상기 접촉 패드들에 부착되는 것을 특징으로 하는 반도체 어셈블리.
  4. 제1항에 있어서,
    상기 상호접속기 상의 상기 도전 라인들에 집적된 적어도 하나의 수동 전기적 콤포넌트를 더 포함하는 것을 특징으로 하는 반도체 어셈블리.
  5. 제1항에 있어서,
    상기 입구 포트들은 중심들간이 100㎛ 이하로 이격되며, 상기 출구 포트들은 중심들간이 100㎛ 이상 이격되어 있는 것을 특징으로 하는 반도체 어셈블리.
  6. 제1항에 있어서,
    상기 상호접속기가 플렉서블 폴리이미드 막인 것을 특징으로 하는 반도체 어셈블리.
  7. 제1항에 있어서,
    상기 전기 도전 라인들은 주석, 주석 합금, 은 또는 금으로 도금된 구리, 구리 합금, 또는 구리로 구성되는 그룹으로부터 선택된 재료로 이루어진 것을 특징으로 하는 반도체 어셈블리.
  8. 제1항에 있어서,
    상기 제1 및 상기 제2 결합 부재들은 순수 주석, 주석/구리, 주석/인듐, 주석/은, 주석/비스무스, 주석/납을 포함하는 주석 합금, 도전성의 접착성 화합물로 구성되는 그룹으로부터 선택되는 땜납 볼들인 것을 특징으로 하는 반도체 어셈블리.
  9. 제1항에 있어서,
    상기 제1 결합 부재들은 금 범프들, 구리 범프들, 구리/니켈/팔라듐 범프들 및 z-축 도전성의 에폭시로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 반도체 어셈블리.
  10. 제1항에 있어서,
    상기 반도체 디바이스 아래에서 상기 입구 포트들에 부착되는 상기 제1 결합 부재들 사이의 임의의 공간을 언더필링하는 접착성의 비전도성 폴리머를 더 구비하는 것을 특징으로 하는 반도체 어셈블리.
  11. 제1 및 제2 표면을 구비하는 전기 절연 재료의 스트립형 플렉서블 상호접속기 - 상기 상호접속기는 상기 제1 표면 상에 인접하게 형성된 복수의 반도체 디바이스들을 서로 접속하기 위해 상기 제1 표면 상에서 전기 도전 라인들을 구비하며, 상기 상호접속기를 통해 상기 제1 표면에서 상기 제2 표면으로 연장되며 상기 제2 표면 상에 전기적 포트들의 적어도 하나의 어레이를 형성하는 전기 도전성의 경로들을 더 구비하며, 상기 인접한 반도체 디바이스들이 서로의 상부 상에 적층되도록 폴딩됨 -; 및
    상기 포트들에 부착되며, 다른 부품들에 부착되기에 적합한 복수의 전기적 결합 부재들
    을 포함하는 것을 특징으로 하는 반도체 어셈블리.
  12. 제11항에 있어서,
    상기 포트들에 부착되는 적어도 하나의 이산 수동 전기적 콤포넌트를 더 포함하는 것을 특징으로 하는 반도체 어셈블리.
  13. 제11항에 있어서,
    상기 포트들에 부착되는 적어도 하나의 반도체 디바이스를 더 포함하는 것을 특징으로 하는 반도체 어셈블리.
  14. 제11항에 있어서,
    상기 상호접속기 상의 상기 도전 라인들에 집적된 적어도 하나의 수동 전기적 콤포넌트를 더 포함하는 것을 특징으로 하는 반도체 어셈블리.
  15. 제1 및 제2 표면을 구비하는 전기 절연 재료의 스트립형 플렉서블 상호접속기 - 상기 상호접속기는 상기 제1 표면 상에 인접하게 형성된 복수의 반도체 디바이스들을 서로 접속하기 위해 상기 제1 표면 상에서 전기 도전 라인들을 구비하며, 상기 상호접속기를 통해 상기 제1 표면에서 상기 제2 표면으로 연장되며 상기 제2 표면 상에 전기적 포트들을 형성하는 전기 도전성의 경로들을 더 구비하며, 상기 포트들은 제1 및 제2 복수 포트들을 포함하며, 상기 제1 복수 포트들의 중심들간의 이격 간격은 상기 제2 복수 포트들의 중심들간의 이격 간격보다 작으며, 상기 상호접속기는 상기 인접한 반도체 디바이스들이 서로의 상부 상에 적층되도록 폴딩됨 -;
    상기 제1 복수 포트들에 부착되는 복수의 제1 전기적 결합 부재들을 구비하는 적어도 하나의 부가적인 반도체 디바이스; 및
    상기 제2 복수 포트들에 부착되며 다른 부품들에 부착되기에 적합한 복수의 제2 전기적 결합 부재들
    을 포함하는 것을 특징으로 하는 반도체 어셈블리.
  16. 제1 및 제2 표면을 구비하는 전기 절연 재료의 스트립형 플렉서블 상호접속기 상에 전기 도전 라인들을 형성하는 단계;
    상기 제1 표면 상에 전기적 입구 포트들의 제1 어레이 및 출구 포트들의 제2어레이 - 상기 어레이들은 상기 상호접속기의 분리된 영역에서 그룹화되고, 상기 입구 포트들의 중심들간의 이격 간격은 상기 출구 포트들의 중심들간의 이격 간격보다 작음 - 을 형성하는 단계;
    복구의 제1 전기적 결합 부재들을 구비하는 적어도 하나의 반도체 디바이스를 상기 입구 포트들에 부착시키는 단계;
    복수의 제2 전기적 결합 부재들을 상기 출구 포트들에 결합시키는 단계; 및
    상기 입구 포트들이 한 방향을 향하며, 상기 출구 포트들이 그 반대 방향을 향하도록 상기 상호접속기를 폴딩하는 단계
    를 포함하는 것을 특징으로 하는 집적회로 디바이스를 어셈블링하는 방법.
  17. 제16항에 있어서,
    상기 상호접속기 상의 상기 도전 라인들에 적어도 하나의 수동 전기적 콤포넌트를 집적하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 디바이스를 어셈블링하는 방법.
  18. 제16항에 있어서,
    상기 반도체 디바이스 하에서 상기 입구 포트들에 부착된 상기 제1 결합 부재들간의 임의의 공간에 접착성의 비도전성 폴리머를 언더필링하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 디바이스를 어셈블링하는 방법.
  19. 제1 및 제2 표면을 구비하는 전기 절연 물질의 스트립형 플렉서블 상호접속기 상에 전기 도전 라인들을 형성하는 단계;
    상기 상호접속기를 통해 상기 제1 표면에서 상기 제2 표면으로 연장되며, 상기 제2 표면 상에 전기적 포트들의 적어도 하나의 어레이를 형성하는 전기적 도전성의 경로들을 형성하는 단계;
    상기 제1 표면 상에 서로 인접하고 상기 도전 라인들에 접속되는 복수의 반도체 디바이스들을 형성하는 단계;
    상기 포트들에 복수의 전기적 결합 부재들을 부착하는 단계; 및
    상기 인접한 반도체 디바이스들이 서로의 상부 상에 적층되도록 상기 상호접속기를 폴딩하는 단계
    를 포함하는 것을 특징으로 하는 집적회로 디바이스를 어셈블링하는 방법.
  20. 제19항에 있어서,
    상기 포트들에 적어도 하나의 이산 수동 전기적 콤포넌트를 부착하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 디바이스를 어셈블링하는 방법.
  21. 제19항에 있어서,
    상기 포트들에 적어도 하나의 반도체 디바이스를 부착하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 디바이스를 어셈블링하는 방법.
  22. 제19항에 있어서,
    상기 상호접속기 상의 상기 도전 라인들에 적어도 하나의 수동 전기적 콤포넌트를 집적하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 디바이스를 어셈블링하는 방법.
  23. 제1 표면 및 제2 표면을 구비하는 전기 절연 재료의 스트립형 플렉서블 상호접속기 상에 전기 도전 라인들을 형성하는 단계;
    상기 상호접속기를 통해 상기 제1 표면에서 상기 제2 표면으로 연장되는 전기 도전성의 경로를 형성하며, 상기 제2 표면 상에 전기적 포트들 - 상기 포트들은 제1 및 제2 복수 포트들을 포함하고, 상기 제1 복수 포트들의 중심들간의 이격 간격은 제2 복수 포트들의 중심들간의 이격 간격보다 작음 - 을 형성하는 단계;
    상기 제1 표면 상에 서로 인접하며 상기 도전 라인들에 접속되는 복수의 반도체 디바이스들을 형성하는 단계;
    상기 제1 복수 포트들에 복수의 제1 전기적 결합 부재들을 구비하는 적어도 하나의 부가적인 반도체 디바이스를 부착하는 단계;
    상기 제2 복수 포트들에 복수의 제2 전기적 결합 부재들을 부착하는 단계; 및
    인접한 반도체 디바이스들이 서로의 상부 상에 적층되도록 상기 상호접속기를 폴딩하는 단계
    를 포함하는 것을 특징으로 하는 집적회로 디바이스를 어셈블링하는 방법.
KR1020010085948A 2000-12-28 2001-12-27 기판 상에서의 수직 어셈블리를 위해 폴딩된 상호접속기상에 적층된 칩-스케일 패키지 KR20020055573A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US25852500P 2000-12-28 2000-12-28
US60/258,525 2000-12-28

Publications (1)

Publication Number Publication Date
KR20020055573A true KR20020055573A (ko) 2002-07-09

Family

ID=22980939

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010085948A KR20020055573A (ko) 2000-12-28 2001-12-27 기판 상에서의 수직 어셈블리를 위해 폴딩된 상호접속기상에 적층된 칩-스케일 패키지

Country Status (5)

Country Link
US (1) US20020114143A1 (ko)
EP (1) EP1306900A3 (ko)
JP (1) JP2002237568A (ko)
KR (1) KR20020055573A (ko)
TW (1) TW531815B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100460062B1 (ko) * 2002-04-23 2004-12-04 주식회사 하이닉스반도체 멀티 칩 패키지 및 그 제조 방법
KR100587055B1 (ko) * 2002-09-03 2006-06-07 주식회사 하이닉스반도체 Ｂｇａ 패키지 스택의 싱규레이션을 위한 플렉시블 테이프 및 그를 사용한 ｂｇａ 패키지 제조방법
US7061087B2 (en) 2002-10-24 2006-06-13 Samsung Electronics Co., Ltd. Multi-package stack module
KR100880054B1 (ko) * 2004-09-03 2009-01-22 스탁텍 그룹 엘.피. 회로 모듈 시스템 및 방법

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7656678B2 (en) 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US20060255446A1 (en) 2001-10-26 2006-11-16 Staktek Group, L.P. Stacked modules and method
US7017638B2 (en) * 2002-07-08 2006-03-28 Intel Corporation Forming folded-stack packaged device using vertical progression folding tool
KR20040059742A (ko) * 2002-12-30 2004-07-06 동부전자 주식회사 반도체용 멀티 칩 모듈의 패키징 방법
KR20040059741A (ko) * 2002-12-30 2004-07-06 동부전자 주식회사 반도체용 멀티 칩 모듈의 패키징 방법
US20040156177A1 (en) * 2003-02-12 2004-08-12 Matsushita Electric Industrial Co., Ltd. Package of electronic components and method for producing the same
US6995465B2 (en) * 2003-06-04 2006-02-07 Intel Corporation Silicon building block architecture with flex tape
US6992376B2 (en) * 2003-07-17 2006-01-31 Intel Corporation Electronic package having a folded package substrate
JP4285339B2 (ja) * 2004-06-15 2009-06-24 パナソニック株式会社 回路モジュールおよび回路モジュールの製造方法
JP4196901B2 (ja) * 2004-08-11 2008-12-17 ソニー株式会社 電子回路装置
CN100347856C (zh) * 2004-09-27 2007-11-07 赵建铭 封装有多个晶片的封装件及其封装方法
US7459772B2 (en) * 2004-09-29 2008-12-02 Actel Corporation Face-to-face bonded I/O circuit die and functional logic circuit die system
US20100020515A1 (en) * 2005-03-08 2010-01-28 Smart Modular Technologies, Inc. Method and system for manufacturing micro solid state drive devices
TW200639507A (en) * 2005-05-11 2006-11-16 Au Optronics Corp Backlight structure and lighting module therefor
US7033861B1 (en) * 2005-05-18 2006-04-25 Staktek Group L.P. Stacked module systems and method
KR100660900B1 (ko) 2005-12-21 2006-12-26 삼성전자주식회사 폴드형 칩 스택 패키지 및 그 패키지의 형성방법
JP2007266540A (ja) * 2006-03-30 2007-10-11 Elpida Memory Inc 半導体装置及びその製造方法
TWI378747B (en) * 2006-08-18 2012-12-01 Ind Tech Res Inst Flexible electronic assembly
US20110090413A1 (en) * 2006-08-18 2011-04-21 Industrial Technology Research Institute 3-dimensional image display
US7514773B2 (en) * 2006-08-31 2009-04-07 Intel Corporation Systems and arrangements for interconnecting integrated circuit dies
US7417310B2 (en) * 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
DE102006053461A1 (de) * 2006-11-09 2008-05-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mikroelektronische Baugruppe und Verfahren zum Herstellen einer mikroelektronischen Baugruppe
US7816778B2 (en) * 2007-02-20 2010-10-19 Micron Technology, Inc. Packaged IC device comprising an embedded flex circuit on leadframe, and methods of making same
US8350382B2 (en) 2007-09-21 2013-01-08 Infineon Technologies Ag Semiconductor device including electronic component coupled to a backside of a chip
US7790502B2 (en) * 2007-12-10 2010-09-07 Honeywell International Inc. Method of manufacturing flexible semiconductor assemblies
JP5012612B2 (ja) * 2008-03-26 2012-08-29 日本電気株式会社 半導体デバイスの実装構造体及び実装構造体を用いた電子機器
JP2010016339A (ja) * 2008-06-03 2010-01-21 Nippon Mektron Ltd 多層フレキシブルプリント回路基板を用いたモジュールおよびその製造方法
KR101429722B1 (ko) * 2008-07-28 2014-09-25 삼성전자주식회사 적층된 칩들을 갖는 전자 장치 형성 방법
US7869206B2 (en) 2008-09-05 2011-01-11 Apple Inc. Handheld computing device
US7697281B2 (en) 2008-09-05 2010-04-13 Apple Inc. Handheld computing device
US9164404B2 (en) 2008-09-19 2015-10-20 Intel Corporation System and process for fabricating semiconductor packages
US9165841B2 (en) 2008-09-19 2015-10-20 Intel Corporation System and process for fabricating semiconductor packages
US8634204B2 (en) 2010-08-19 2014-01-21 Apple Inc. Compact folded configuration for integrated circuit packaging
US8477492B2 (en) 2010-08-19 2013-07-02 Apple Inc. Formed PCB
US8391010B2 (en) 2010-08-19 2013-03-05 Apple Inc. Internal frame optimized for stiffness and heat transfer
US8515113B2 (en) 2010-08-19 2013-08-20 Apple Inc. Composite microphone boot to optimize sealing and mechanical properties
US8427379B2 (en) 2010-08-19 2013-04-23 Apple Inc. Modular material antenna assembly
US9602914B2 (en) 2010-08-27 2017-03-21 Apple Inc. Porting audio using a connector in a small form factor electronic device
JP5549501B2 (ja) * 2010-09-24 2014-07-16 日本電気株式会社 半導体装置及びその製造方法
TWI484609B (zh) * 2010-11-29 2015-05-11 Himax Imaging Inc 陣列封裝及其排列結構
KR20120079742A (ko) 2011-01-05 2012-07-13 삼성전자주식회사 폴디드 적층 패키지 및 그 제조방법
US9287627B2 (en) 2011-08-31 2016-03-15 Apple Inc. Customizable antenna feed structure
US9406999B2 (en) 2011-09-23 2016-08-02 Apple Inc. Methods for manufacturing customized antenna structures
KR102497583B1 (ko) 2015-10-27 2023-02-10 삼성전자주식회사 유연한 연결부를 갖는 반도체 장치 및 그 제조방법
CN105957846B (zh) 2016-06-28 2019-06-14 青岛海信宽带多媒体技术有限公司 光模块
CN109863595B (zh) * 2016-10-06 2023-07-18 柏狮电子(德国)有限公司 用于电子部件、尤其是用于半导体芯片的壳体
CN108346640B (zh) * 2017-01-25 2020-02-07 华邦电子股份有限公司 半导体结构及其制作方法
US10651541B1 (en) 2019-02-27 2020-05-12 Nxp Usa, Inc. Package integrated waveguide
US11031681B2 (en) 2019-06-20 2021-06-08 Nxp Usa, Inc. Package integrated waveguide
US11335652B2 (en) 2019-07-29 2022-05-17 Nxp Usa, Inc. Method, system, and apparatus for forming three-dimensional semiconductor device package with waveguide
US20230145565A1 (en) * 2021-11-11 2023-05-11 Shinko Electric Industries Co., Ltd. Semiconductor device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2721093B2 (ja) * 1992-07-21 1998-03-04 三菱電機株式会社 半導体装置
US5646446A (en) * 1995-12-22 1997-07-08 Fairchild Space And Defense Corporation Three-dimensional flexible assembly of integrated circuits
US6121676A (en) * 1996-12-13 2000-09-19 Tessera, Inc. Stacked microelectronic assembly and method therefor
US6225688B1 (en) * 1997-12-11 2001-05-01 Tessera, Inc. Stacked microelectronic assembly and method therefor
CH689502A5 (fr) * 1997-05-30 1999-05-14 Valtronic S A Module électronique miniaturisé
US6363793B2 (en) * 1998-01-02 2002-04-02 Automotive Systems Laboratory, Inc. Compressive Villari effect seatbelt tension sensor
US6061245A (en) * 1998-01-22 2000-05-09 International Business Machines Corporation Free standing, three dimensional, multi-chip, carrier package with air flow baffle
US6486544B1 (en) * 1998-09-09 2002-11-26 Seiko Epson Corporation Semiconductor device and method manufacturing the same, circuit board, and electronic instrument
US6666075B2 (en) * 1999-02-05 2003-12-23 Xidex Corporation System and method of multi-dimensional force sensing for scanning probe microscopy
JP2000353767A (ja) * 1999-05-14 2000-12-19 Universal Instr Corp 電子部品を実装するための基板、およびパッケージ、実装方法および集積回路チップをパッケージに収容する方法
US6111761A (en) * 1999-08-23 2000-08-29 Motorola, Inc. Electronic assembly
SG81333A1 (en) * 1999-11-19 2001-06-19 Inst Of High Performance Compu Shear force microsensor
JP2001203319A (ja) * 2000-01-18 2001-07-27 Sony Corp 積層型半導体装置
US6321654B1 (en) * 2000-02-22 2001-11-27 The United States Of America As Represented By The Secretary Of The Army Microelectromechanical systems (MEMS) -type devices having latch release and output mechanisms
WO2002088631A2 (en) * 2001-05-02 2002-11-07 The Regents Of The University Of California Non-resonant four degrees-of-freedom micromachined gyroscope
US20040204257A1 (en) * 2001-08-01 2004-10-14 Bogie Boscha System for and a method of manufacturing personal golf putters
US6934660B2 (en) * 2003-02-20 2005-08-23 The Regents Of The University Of California Multi stage control architecture for error suppression in micromachined gyroscopes
ITTO20030142A1 (it) * 2003-02-28 2004-09-01 St Microelectronics Srl Dispositivo inerziale multidirezinale a soglia multipla

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100460062B1 (ko) * 2002-04-23 2004-12-04 주식회사 하이닉스반도체 멀티 칩 패키지 및 그 제조 방법
KR100587055B1 (ko) * 2002-09-03 2006-06-07 주식회사 하이닉스반도체 Ｂｇａ 패키지 스택의 싱규레이션을 위한 플렉시블 테이프 및 그를 사용한 ｂｇａ 패키지 제조방법
US7061087B2 (en) 2002-10-24 2006-06-13 Samsung Electronics Co., Ltd. Multi-package stack module
KR100880054B1 (ko) * 2004-09-03 2009-01-22 스탁텍 그룹 엘.피. 회로 모듈 시스템 및 방법

Also Published As

Publication number Publication date
TW531815B (en) 2003-05-11
EP1306900A3 (en) 2005-07-06
JP2002237568A (ja) 2002-08-23
US20020114143A1 (en) 2002-08-22
EP1306900A2 (en) 2003-05-02

Similar Documents

Publication Publication Date Title
KR20020055573A (ko) 기판 상에서의 수직 어셈블리를 위해 폴딩된 상호접속기상에 적층된 칩-스케일 패키지
US6297141B1 (en) Mounting assembly of integrated circuit device and method for production thereof
US20020030261A1 (en) Multi-flip-chip semiconductor assembly
US6573609B2 (en) Microelectronic component with rigid interposer
US11309304B2 (en) Stackable electronic package and method of fabricating same
US6982869B2 (en) Folded interposer
KR100225468B1 (ko) 반도체 집적회로의 전극구조 및 그 패키지 형성방법
US6960826B2 (en) Multi-chip package and manufacturing method thereof
KR20130115073A (ko) 역 스터드 범프 관통 비아 상호 연결부를 갖는 패키지 온 패키지 디바이스를 위한 방법 및 장치
US7923825B2 (en) Integrated circuit package
US20020061665A1 (en) Method and apparatus for vertically stacking and interconnecting ball grid array (BGA) electronic circuit devices
TW550768B (en) Flip-chip on film assembly for ball grid array packages
TW579560B (en) Semiconductor device and its manufacturing method
CN101425510A (zh) 半导体元件的叠层封装结构及其方法
US5706172A (en) Stacked semiconductor package having supporting bars and a socket therefor
KR20100066821A (ko) 패키지 온 패키지 및 그의 제조 방법
JP2006202997A (ja) 半導体装置およびその製造方法
JP4130277B2 (ja) 半導体装置および半導体装置の製造方法
US6433415B2 (en) Assembly of plurality of semiconductor devices

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid