JP2008277457A - 積層型半導体装置および実装体 - Google Patents

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stacked
solder balls
stacked semiconductor
mounting
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Motoaki Sato
元昭 佐藤
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Matsushita Electric Industrial Co Ltd
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Abstract

【課題】積層型半導体装置に反りを有していたとしても、実装体において不良となることを低減することを目的とする。
【解決手段】積層型半導体装置において、実装基板５への実装に用いる格子状に配置された半田ボール２ａの内、反りの影響を最も受けることになる四隅の半田ボール２ｃを積層型半導体装置単体における検査専用端子とすることで、実装時に、積層型半導体装置の反りのためにこれらの端子に接続不良が生じたとしても、これらの端子は実装体での動作には用いられないため、積層型半導体装置に反りを有していたとしても、実装体において不良となることを低減することができる。
【選択図】図２

Description

複数の半導体装置を積層してなる積層型半導体装置および積層型半導体装置を実装した実装体に関する。
携帯電話やデジタルカメラ等の各種電子装置の小型化、高機能化の要請に伴い、電子部品、特に半導体装置を複数個積層し、それらを一体、多段化した積層型半導体装置が提案されている。
従来の積層型半導体装置は、所定の配線回路を形成させた配線基板と、搭載される半導体チップがバンプを介してフリップチップボンディングされた半導体装置と配線基板と半導体チップがワイヤーボンディングされ樹脂モールドされた半導体装置を半田ボール等の層間部材を介して多段積層したものである。これら積層型半導体装置はＢＧＡ（ボールグリッドアレイ）を形成し実装基板に実装される。
以下、従来の積層型半導体装置の構成および積層型半導体装置の実装状態について図３，図４を用いて説明する。
図３は従来の積層型半導体装置の構成を示す図であり、図３（ａ）は断面図、図３（ｂ）は実装面となる裏面図である。図４は積層型半導体装置を実装基板に実装した状態を示す図である。
図３に示すように、第２の半導体装置２は、第２の半導体基板１ｂの表面に第２の半導体チップ３ｂを搭載し、ワイヤーボンディングにより第２の半導体チップ３ｂと第２の半導体基板１ｂが電気的に接続され、封止樹脂４により第２の半導体チップ３ｂを樹脂封止している。さらに、第２の半導体基板１ｂの裏面に、ワイヤーボンディングおよび第２の半導体基板１ｂの内部配線を介して第２の半導体チップ３ｂと電気的に接続される半田ボール２ｂを備える。第１の半導体装置１は、第１の配線基板１ａの表面に第１の半導体チップ３ａを搭載し、第１の配線基板１ａの裏面に外部端子となる半田ボール２ａが設けられている。そして、第１の半導体基板表面に半田ボール２ｂを接続することにより第１の半導体装置上に第２の半導体装置を積層して積層型半導体装置を構成している。半田ボール２ａは第１の配線基板１ａの内部配線を介して第１の半導体チップ３ａあるいは半田ボール２ｂと電気的に接続されている。このような積層型半導体装置においては、半導体装置の積層の際に、リフローによる構成材料それぞれの線膨張係数の差によって積層型半導体装置に反りを生じる場合があった。
特開平７−１９３１６２号公報
近年、半導体チップを研磨して薄くする技術と、その薄い半導体チップを配線基板に歩留まりよく実装して半導体装置とする技術が開発されており、薄い半導体装置を多段に積層して積層型半導体装置とする事も可能になった。この際、半導体チップ、半導体チップを搭載する半導体装置、半導体装置が積層される配線基板の反りが問題となる。積層型半導体装置は実装基板に半田ボールを介して実装されるが、積層型半導体装置の取り付け高さを低くするには、積層された半導体装置を薄くしたり、半田ボールの径を小さくしたりする必要がある。
しかしながら、積層型半導体装置の反りなどにより実装基板面から積層型半導体装置までの高さにバラツキが存在する場合には、図４に示すように、半田ボール２ａの径を小さくすると、十分な半田量確保できないため、反りにより実装基板５表面から積層型半導体装置までの高さが高くなっている箇所では接合の際の半田が細くなり、半田ボール２ａの実装基板接合強度が不十分になる場合や、半田ボール２ａ自体が切断される場合もあった。そのため、実装の際には積層型半導体装置の反りを考慮する必要を要し、部品を使用するユーザー側の実装技術に依存する傾向が顕著になっている。
一方、積層型半導体装置は、積層型半導体装置単体としては電気特性として良品のものであっても、実装時の接続不良により実装体としては不良品となるという問題点がある。
本発明は、積層型半導体装置に反りを有していたとしても、実装体において不良となることを低減することを目的とする。
上記目的を達成するために、本発明の請求項１記載の積層型半導体装置は、複数の半導体装置が積層されてなる積層型半導体装置であって、最下層となる前記半導体装置の配線基板の半導体チップ搭載面に対する裏面に外部端子となる半田ボールが格子状に複数設けられ、格子状のコーナー部分に形成される４つの前記半田ボールの少なくとも１つの前記半田ボールが、前記積層型半導体装置の動作とは独立した機能を有する端子であることを特徴とする。
請求項２記載の積層型半導体装置は、請求項１記載の積層型半導体装置において、前記積層型半導体装置の動作とは独立した機能を有する端子が前記最下層となる前記半導体装置の単体検査専用端子であることを特徴とする。
請求項３記載の積層型半導体装置は、第１の半導体装置上に第２の半導体装置を積層してなる積層型半導体装置であって、前記第２の半導体装置が、第２の配線基板と、前記第２の配線基板の主面上に搭載される第２の半導体チップと、前記第２の配線基板の主面に対する裏面に設けられて前記第２の半導体チップと電気的に接続される複数の第２の半田ボールとを備え、前記第１の半導体装置が、前記第２の半田ボールを介して前記第２の半導体装置と電気的に接続される第１の配線基板と、前記第１の配線基板の前記第２の半導体装置との接続面たる主面に搭載される第１の半導体チップと、前記第１の配線基板の主面に対する裏面に格子状に設けられて外部端子となる複数の第１の半田ボールとを備え、格子状のコーナー部分に形成される４つの前記第１の半田ボールの少なくとも１つの前記第１の半田ボールが、前記積層型半導体装置の動作とは独立した機能を有する端子であることを特徴とする。
請求項４記載の積層型半導体装置は、請求項３記載の積層型半導体装置において、前記積層型半導体装置の動作とは独立した機能を有する端子が前記第１の半導体装置の単体検査専用端子であることを特徴とする。
請求項５記載の実装体は、請求項１または請求項２のいずれかに記載の積層型半導体装置を前記半田ボールを介して実装基板に実装してなることを特徴とする。
請求項６記載の実装体は、請求項３または請求項４のいずれかに記載の積層型半導体装置を前記第１の半田ボールを介して実装基板に実装してなることを特徴とする。
以上により、積層型半導体装置に反りを有していたとしても、実装体において不良となることを低減することができる。
以上のように、積層型半導体装置において、実装基板への実装に用いる格子状に配置された半田ボールの内、反りの影響を最も受けることになる四隅の半田ボールを積層型半導体装置単体における検査専用端子とすることで、実装時に、積層型半導体装置の反りのためにこれらの端子に接続不良が生じたとしても、これらの端子は実装体での動作には用いられないため、積層型半導体装置に反りを有していたとしても、実装体において不良となることを低減することができる。
（第１の実施の形態）
本発明の第１の実施の形態にかかる積層型半導体装置について、図１を参照して説明する。
図１は第１の実施の形態における積層型半導体装置の構成を示す図であり、図１（ａ）は第１の半導体装置および第２の半導体装置単体での構成を示す断面図、図１（ｂ）は第１の半導体装置に第２の半導体装置を積層した積層型半導体装置の構成を示す断面図である。図１（ｃ）は第１の半導体装置の裏面図であり、積層型半導体装置の外部端子となる半田ボールの配置を示す図である。
図１に例示する本実施の形態の積層型半導体装置は第１の半導体装置１上に第２の半導体装置２を積層してなる。下段となる第１の半導体装置１は、第１の半導体チップ３ａを第１の配線基板１ａの主面にアンダーフィル樹脂を設けてフリップチップ実装し、第１の配線基板１ａの主面に対する裏面に外部電極となる半田ボール２ｂを格子状に配置する。上段となる第２の半導体装置２は、第２の配線基板１ｂと第２の半導体チップ３ｂが第２の配線基板１ｂの主面を上に実装されたワイヤーボンディング方式や、もしくは第２の配線基板１ｂの主面を下にして層間部材によって接続されたフリップチップボンディング方式で電気的接続が形成され、主に封止樹脂４により第２の半導体チップ３ｂが形成された主面を保護した構造からなる。第１の半導体チップ３ａからなる第１の半導体装置１と第２の半導体チップ３ｂからなる第２の半導体装置２はあらかじめ個別工法によって製造されたものであって、製品の基板に実装する前に双方の半導体装置電極間を半田ボール２ｂによって電気的に接続して積層型半導体装置とする。
第１の配線基板１ａの主面に対する裏面には外部電極として機能する半田ボール２ａが格子状に配置され、そのうち、反りが生じた場合に最も影響が大きくなるコーナー部分に形成された４つの半田ボールの少なくとも１つは、積層型半導体装置を実装した実装体の状態では動作に作用しない機能的に独立した端子として半田ボール２ｃとする。例えば、半田ボール２ｃを第１の半導体装置１を積層する前に単体で検査する際のみに用いる検査専用端子とすることができる。
このような構成において、第１の半導体装置１と第２の導体装置２を積層する際に生じる部材間の線膨張差によって積層型半導体装置に反りが生じ、実装時において半田ボール２ｃはそれ以外の半田ボール２ａより実装基板との距離が大きくなる。そのために、半田ボール２ｃによる実装には接続不良等の不具合が生じる場合があるが、実装後においては、半田ボール２ｃは動作に作用しない端子であるため、例え積層型半導体装置に反りが生じて半田ボール２ｃに不具合が生じたとしても、実装体において不良となることを低減することができる。
（第２の実施の形態）
本発明の第２の実施の形態にかかる積層型半導体装置を用いた実装体について、図２を参照して説明する。
図２は第２の実施の形態における実装体の構成を示す図であり、本発明の積層型半導体装置を実装基板に実装した構成の要部を示す断面図である。
図２に例示する本実施の形態の実装体に搭載される積層型半導体装置は第１の半導体装置１上に第２の半導体装置２を積層してなる。下段となる第１の半導体装置１は、第１の半導体チップ３ａを第１の配線基板１ａの主面にアンダーフィル樹脂を設けてフリップチップ実装し、第１の配線基板１ａの主面に対する裏面に外部電極となる半田ボール２ｂを格子状に配置する。上段となる第２の半導体装置２は、第２の配線基板１ｂと第２の半導体チップ３ｂが第２の配線基板１ｂの主面を上に実装されたワイヤーボンディング方式や、もしくは第２の配線基板１ｂの主面を下にして層間部材によって接続されたフリップチップボンディング方式で電気的接続が形成され、主に封止樹脂４により第２の半導体チップ３ｂが形成された主面を保護した構造からなる。第１の半導体チップ３ａからなる第１の半導体装置１と第２の半導体チップ３ｂからなる第２の半導体装置２はあらかじめ個別工法によって製造されたものであって、製品の基板に実装する前に双方の半導体装置電極間を半田ボール２ｂによって電気的に接続して積層型半導体装置とする。
第１の配線基板１ａの主面に対する裏面には外部電極として機能する半田ボール２ａが格子状に配置され、そのうち、反りが生じた場合に最も影響が大きくなるコーナー部分に形成された４つの半田ボールの少なくとも１つは、積層型半導体装置を実装した実装体の状態では動作に作用しない機能的に独立した端子として半田ボール２ｃとする。例えば、半田ボール２ｃを第１の半導体装置１を積層する前に単体で検査する際のみに用いる検査専用端子とすることができる。
このような構成において、第１の半導体装置１と第２の導体装置２を積層する際に生じる部材間の線膨張差によって積層型半導体装置に反りが生じる。この積層型半導体装置を実装基板５に実装して実装体を形成した場合に、半田ボール２ｃはそれ以外の半田ボール２ａより実装基板５との距離が大きくなる。そのために、半田ボール２ｃによる実装には接続不良等の不具合が生じる場合があるが、実装後においては、半田ボール２ｃは実装体の動作に作用しない端子であるため、例え積層型半導体装置に反りが生じて半田ボール２ｃに接続不良等が生じたとしても、実装体において不良となることを低減することができる。
さらに、この状態で実装基板５へリフロー実装するが、半田ボール２ｃは実装時の溶融高温過程から凝固冷却過程で生じる線膨張差による第１の配線基板１ａの反りによって、積層型半導体装置が実装基板５に接合された際の内部応力は半田ボール２ｃにて最も強くなり、半田ボール２ｃは実装基板５と接続しないか他の半田ボールに比べて接続強度が低くなる場合が生じる。そのため、半田ボール２ｃは、例え実装基板５と接続されていたとしても、接続部分の断面積が小さくなり意図的に破断しやすくできる。半田ボール２ｃが実装基板５と接続しない状態においては、半田ボールにかかる応力の中で最も大きな半田ボール２ｃにかかる応力が開放されており、半田ボール２ｃ以外の半田ボール２ａに応力が分散しているため、前者よりも半田ボール全体の接続は強い。
本発明は積層型半導体装置に反りを有していたとしても、実装体において不良となることを低減することができ、複数の半導体装置を積層してなる積層型半導体装置および積層型半導体装置を実装した実装体等に有用である。
第１の実施の形態における積層型半導体装置の構成を示す図 第２の実施の形態における実装体の構成を示す図 従来の積層型半導体装置の構成を示す図 積層型半導体装置を実装基板に実装した状態を示す図
符号の説明
１ 第１の半導体装置
１ａ 第１の配線基板
１ｂ 第２の配線基板
２ 第２の半導体装置
２ａ 半田ボール
２ｂ 半田ボール
２ｃ 半田ボール
３ａ 第１の半導体チップ
３ｂ 第２の半導体チップ
４ 封止樹脂
５ 実装基板
６ａ 液体充填材
６ｂ 硬化後充填材

Claims (6)

  1. 複数の半導体装置が積層されてなる積層型半導体装置であって、
    最下層となる前記半導体装置の配線基板の半導体チップ搭載面に対する裏面に外部端子となる半田ボールが格子状に複数設けられ、格子状のコーナー部分に形成される４つの前記半田ボールの少なくとも１つの前記半田ボールが、前記積層型半導体装置の動作とは独立した機能を有する端子であることを特徴とする積層型半導体装置。
  2. 前記積層型半導体装置の動作とは独立した機能を有する端子が前記最下層となる前記半導体装置の単体検査専用端子であることを特徴とする請求項１記載の積層型半導体装置。
  3. 第１の半導体装置上に第２の半導体装置を積層してなる積層型半導体装置であって、
    前記第２の半導体装置が、
    第２の配線基板と、
    前記第２の配線基板の主面上に搭載される第２の半導体チップと、
    前記第２の配線基板の主面に対する裏面に設けられて前記第２の半導体チップと電気的に接続される複数の第２の半田ボールとを備え、
    前記第１の半導体装置が、
    前記第２の半田ボールを介して前記第２の半導体装置と電気的に接続される第１の配線基板と、
    前記第１の配線基板の前記第２の半導体装置との接続面たる主面に搭載される第１の半導体チップと、
    前記第１の配線基板の主面に対する裏面に格子状に設けられて外部端子となる複数の第１の半田ボールとを備え、
    格子状のコーナー部分に形成される４つの前記第１の半田ボールの少なくとも１つの前記第１の半田ボールが、前記積層型半導体装置の動作とは独立した機能を有する端子であることを特徴とする積層型半導体装置。
  4. 前記積層型半導体装置の動作とは独立した機能を有する端子が前記第１の半導体装置の単体検査専用端子であることを特徴とする請求項３記載の積層型半導体装置。
  5. 請求項１または請求項２のいずれかに記載の積層型半導体装置を前記半田ボールを介して実装基板に実装してなることを特徴とする実装体。
  6. 請求項３または請求項４のいずれかに記載の積層型半導体装置を前記第１の半田ボールを介して実装基板に実装してなることを特徴とする実装体。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013104843A (ja) * 2011-11-16 2013-05-30 Toshiba Corp 電子部品、測定方法および監視装置
WO2015001583A1 (en) * 2013-07-01 2015-01-08 Hitachi, Ltd. Electronic Assembly for Prognostics of Solder Joint

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9646954B2 (en) * 2011-04-13 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with test circuit
JP2022015049A (ja) * 2020-07-08 2022-01-21 オー・エイチ・ティー株式会社 容量センサ及び容量センサの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452502B1 (en) * 1998-10-15 2002-09-17 Intel Corporation Method and apparatus for early detection of reliability degradation of electronic devices
US6707677B1 (en) * 2003-03-12 2004-03-16 Silicon Integrated Systems Corp. Chip-packaging substrate and test method therefor
US7196427B2 (en) * 2005-04-18 2007-03-27 Freescale Semiconductor, Inc. Structure having an integrated circuit on another integrated circuit with an intervening bent adhesive element
TWI284394B (en) * 2005-05-12 2007-07-21 Advanced Semiconductor Eng Lid used in package structure and the package structure of having the same
US7531899B2 (en) * 2006-04-17 2009-05-12 Agilent Technologies, Inc. Ball grid array package

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013104843A (ja) * 2011-11-16 2013-05-30 Toshiba Corp 電子部品、測定方法および監視装置
US9500693B2 (en) 2011-11-16 2016-11-22 Kabushiki Kaisha Toshiba Electronic apparatus, measuring method, and monitoring apparatus
WO2015001583A1 (en) * 2013-07-01 2015-01-08 Hitachi, Ltd. Electronic Assembly for Prognostics of Solder Joint
JP2016532074A (ja) * 2013-07-01 2016-10-13 株式会社日立製作所 はんだ接合の予備診断のための電子アセンブリ

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