KR20050031599A - 열 매개 물질을 갖는 반도체 패키지 - Google Patents

열 매개 물질을 갖는 반도체 패키지 Download PDF

Info

Publication number
KR20050031599A
KR20050031599A KR1020030067799A KR20030067799A KR20050031599A KR 20050031599 A KR20050031599 A KR 20050031599A KR 1020030067799 A KR1020030067799 A KR 1020030067799A KR 20030067799 A KR20030067799 A KR 20030067799A KR 20050031599 A KR20050031599 A KR 20050031599A
Authority
KR
South Korea
Prior art keywords
semiconductor package
package
heat sink
wiring board
void
Prior art date
Application number
KR1020030067799A
Other languages
English (en)
Inventor
백중현
박상욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030067799A priority Critical patent/KR20050031599A/ko
Publication of KR20050031599A publication Critical patent/KR20050031599A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명은 열 매개 물질을 갖는 반도체 패키지에 관한 것이다. 종래의 멀티 칩 패키지(MCP) 및 시스템 인 패키지(SiP)에서는 열 갇힘 현상에 의하여 열적 특성이 저하되는 문제점이 있다. 본 발명에 따른 반도체 패키지는 배선기판의 밑면에 부착된 방열판과 모 기판 사이에 솔더와 같은 열 매개 물질을 개재시킴으로써 열 방출 효율을 높일 수 있다. 또한, 열 매개 물질로 솔더가 사용될 경우 솔더 내부에 보이드가 형성되어 열적, 기계적 응력을 감소시킨다. 보이드는 솔더와 젖음성이 없는 보이드 패드에 의하여 만들어지며, 방열판 밑면의 가장자리를 따라 균일하게 형성되는 것이 바람직하다. 본 발명은 멀티 칩 패키지 및 시스템 인 패키지와 같이 집적도와 용량이 크고 동작 속도가 빠르며 전력 소모가 많은 패키지에서 특히 유용하다.

Description

열 매개 물질을 갖는 반도체 패키지 {Semiconductor Package Having Thermal Interface Material}
본 발명은 반도체 패키지 조립 기술에 관한 것으로서, 보다 구체적으로는 반도체 패키지의 열적 특성을 향상시키기 위하여 열 매개 물질이 반도체 패키지와 모 기판 사이에 개재되는 구조에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 따라서, 반도체 패키지의 제조 과정에서는 여러 가지 측면들이 고려되어야 하며, 반도체 패키지의 열적 특성은 그 중의 하나이다. 특히, 집적도와 용량이 커지고 동작 속도가 빨라지며 전력 소모가 많고 기능이 다양해질수록, 반도체 패키지의 열적 특성은 더욱더 그 중요성이 커지고 있다.
도 1에 도시된 반도체 패키지는 하나의 패키지 내에 두 개 이상의 메모리 칩이 내장되는 멀티 칩 패키지(multi chip package; MCP)의 한 예이다. 이러한 멀티 칩 패키지에서는 칩과 칩 사이에서 열 갇힘(heat trapping) 현상이 발생하여 열 방출 효과가 떨어지게 된다.
도 1을 참조하면, 멀티 칩 패키지(10a)는 두 개의 메모리 칩(11)이 접착제(13)를 이용하여 배선기판(14) 위에 부착되고 금선(15)을 이용하여 배선기판(14)의 금속 배선(14a)과 전기적으로 연결되는 구성을 갖는다. 칩(11)과 금선(15) 등은 성형수지(16)에 의하여 밀봉되고 배선기판(14)의 밑면에는 솔더 볼(17)이 형성된다. 이러한 구조의 멀티 칩 패키지(10a)에서는 칩 동작시 발생하는 열이 칩과 칩 사이에 갇혀 배선기판(14) 쪽으로 잘 빠져나가지 못하는 열 갇힘 현상이 발생한다.
이러한 문제점은 다른 유형의 패키지에서도 나타난다. 도 2a와 도 2b는 시스템 인 패키지(system in package; SiP)의 두 가지 예를 보여주고 있다. 도 2a와 도 2b를 참조하면, 시스템 인 패키지(10b)는 메모리 칩(11)과 논리 칩(12, 즉, CPU)이 복합된 구조로서, 논리 칩(12)이 배선기판(14)의 윗면 또는 밑면에 바로 부착되고 메모리 칩(11)은 상대적으로 패키지 상단에 위치하게 된다. 그런데, 논리 칩(12)은 전력 소비량이 많기 때문에 메모리 칩(11)에서 발생하는 열이 배선기판(14)이나 솔더 볼(17) 쪽으로 전달되는 것을 방해하게 된다. 따라서, 이러한 유형의 패키지에서도 열 방출 특성이 좋지 않게 나타난다.
도 3은 적층 구조를 가지는 시스템 인 패키지를 도시하고 있다. 도 3을 참조하면, 이러한 적층형 패키지(10c, package stack)에서도 논리 칩(12)이 탑재된 하단 패키지에서의 높은 열 발생으로 인하여 상단 패키지의 열 방출이 어렵게 되어 메모리 칩(11)의 접합부 온도(junction temperature)가 상승하게 된다. 이로 인하여 리프레쉬(refresh) 특성, 동작 속도, 제품 수명 등의 제품 특성이 나빠지게 된다.
한편, 도 4는 도 3에 도시된 적층형 패키지(10c)에서의 열 방출 모의실험 결과를 나타내는 온도 분포도이다. 도 4에 도시된 바와 같이, 모 기판(30, mother board)에 적층형 패키지(10c)를 실장하였을 때, 모 기판(30)과 적층형 패키지(10c) 사이에서 열 갇힘(heat trapping) 현상이 발생하여 열 방출 특성이 저하되는 것을 볼 수 있다.
이상 설명한 바와 같이, 종래의 멀티 칩 패키지 및 시스템 인 패키지에서는 열 갇힘 현상이 발생하고 그로 인하여 패키지의 열적 특성이 저하된다. 본 발명은 이러한 종래기술의 문제점을 해소하여 반도체 패키지의 열적 특성을 향상시키고자 한다. 특히, 본 발명은 멀티 칩 패키지 및 시스템 인 패키지와 같이 집적도와 용량이 크고 동작 속도가 빠르며 전력 소모가 많은 반도체 패키지에서의 열 방출 특성을 향상시키고자 한다. 아울러, 본 발명은 모 기판과 반도체 패키지 사이의 열 팽창 계수 차이에 따른 열적, 기계적 응력을 완화시키고자 한다.
이러한 목적을 달성하기 위하여, 본 발명은 반도체 패키지와 모 기판 사이에 열 매개 물질(thermal interface material, TIM)이 개재되는 구조의 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는 집적회로 칩이 배선기판의 윗면에 부착되어 상기 배선기판과 전기적으로 연결되고 성형수지에 의하여 밀봉되며, 상기 배선기판의 밑면에 외부접속 단자가 형성되고, 상기 외부접속 단자를 통하여 모 기판에 실장된다. 특히, 상기 배선기판의 밑면에 방열판이 부착되고, 상기 방열판과 상기 모 기판 사이에 열 매개 물질이 개재되는 것이 특징이다.
본 발명의 반도체 패키지에 있어서, 상기 방열판의 밑면에는 보이드 패드가 형성되고, 상기 열 매개 물질 내부에서 상기 보이드 패드에 보이드가 형성될 수 있다. 이 때, 상기 보이드는 상기 방열판 밑면의 가장자리를 따라 균일하게 형성되는 것이 바람직하다. 또한, 상기 방열판의 밑면에는 굴곡이 형성될 수도 있다.
본 발명의 반도체 패키지에 있어서, 상기 집적회로 칩은 논리 칩일 수 있으며, 이 경우 메모리 칩이 탑재된 상단 패키지가 상기 배선기판의 위쪽에 적층될 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. 첨부 도면에 있어서 일부 구성요소는 도면의 명확한 이해를 돕기 위해 다소 과장되거나 개략적으로 도시되거나 또는 생략되었으며, 동일한 구성요소 또는 대응하는 구성요소는 동일한 참조 번호를 사용하였다.
실시예
여기에 설명되는 실시예는 특정 구조를 갖는 반도체 패키지를 대상으로 삼았다. 그러나, 본 발명의 기술적 사상은 여기에 설명되는 패키지 구조에 한정되지 않으며, 전술한 종래기술에서의 문제점과 유사한 열 방출 문제를 갖는 모든 유형의 반도체 패키지에 적용될 수 있을 것이다. 즉, 본 발명은 열적 특성이 중요시되는 멀티 칩 패키지와 시스템 인 패키지에 바람직하게 적용될 수 있지만, 그 밖의 패키지 유형에도 충분히 적용될 수 있다.
본 발명의 실시예에 따른 반도체 패키지의 개략적인 구성이 도 5에 도시되어 있다. 도 5를 참조하면, 반도체 패키지(20)는 논리 칩(22)이 내장된 하단 패키지(20a)가 직접 모 기판(30)에 실장되고, 메모리 칩(21)이 내장된 상단 패키지(20b)가 하단 패키지(20a) 위에 적층된 구조를 갖는다.
하단 패키지(20a)는 논리 칩(22)이 접착제(23)를 통하여 배선기판(24)의 윗면에 부착되고 논리 칩(22)과 배선기판(24)이 금선(25)을 통하여 전기적으로 연결되는 구성을 갖는다. 논리 칩(22)과 금선(25) 등은 성형수지(26)에 의하여 밀봉되고 배선기판(24)의 밑면에는 솔더 볼(27)이 규칙적으로 배치되어 형성된다. 상단 패키지(20b)도 하단 패키지(20a)와 마찬가지로 메모리 칩(21)이 배선기판(24) 위에 부착되어 전기적으로 연결되고 성형수지(26)와 솔더 볼(27) 등이 형성된 구성을 갖는다.
본 실시예의 상단 패키지(20b)는 메모리 칩(21)이 세 개 사용된 멀티 칩 패키지의 구조이다. 또한, 상하단 패키지(20a, 20b)가 적층되어 시스템 인 패키지를 구성한다. 그러나, 상단 패키지(20b)가 멀티 칩 패키지가 아니더라도 본 발명은 적용될 수 있으며, 심지어 상단 패키지(20b)가 없이 하단 패키지(20a)만으로 이루어진 경우에도 본 발명은 적용될 수 있을 것이다.
잘 알려진 바와 같이, 논리 칩(22)과 메모리 칩(21)은 그 활성면(active surface)에 다수개의 본드 패드(bond pad) 또는 전극 범프(electrode bump)를 가진다. 배선기판(24)은 다층 금속 패턴을 가지는 것이 일반적이며, 그 윗면 또는 위아래 면에 칩이 실장되는 다이 패드(die pad)가 형성되어 있다. 논리 칩(22)과 메모리 칩(21)이 배선기판(24)에 전기적으로 연결되는 방법은 예시된 와이어 본딩(wire bonding) 외에도 플립-칩 본딩(flip-chip bonding)이나 그 밖의 방법들도 가능하다. 배선기판(24) 밑면에 형성되어 외부접속 단자로 사용되는 솔더 볼(27)은 금속 핀(pin)과 같이 다른 형태로 대체될 수 있다.
특히, 본 실시예의 반도체 패키지(20)는 하단 패키지(20a)의 배선기판(24) 밑면에 방열판(31)이 부착되고, 방열판(31)과 모 기판(30) 사이에 열 매개 물질(32)이 개재되며, 열 매개 물질(32) 안에 보이드(void)가 형성되는 것이 특징이다. 이러한 특징이 도 6에 자세히 도시되어 있다. 도 6은 도 5의 'A' 부분을 확대하여 나타낸 것이다.
도 6을 참조하면, 배선기판(24)의 밑면 중앙 부위에 방열판(31)이 부착된다. 방열판(31)은 열전도성 소재로 만들어지며, 예컨대 실리콘(Si) 또는 구리(Cu), 알루미늄(Al), 텅스텐구리(CuW), 탄화규소알루미늄(AlSiC), 질화알루미늄(AlN), 산화베릴륨(BeO), 코바르(Kovar) 등의 금속이 사용된다. 방열판(31)은 패키지에서 발생하는 열을 모 기판(30) 쪽으로 전달시켜 주는 다리 역할을 한다.
방열판(31)과 모 기판(30) 사이에는 열 방출 능력을 극대화하기 위하여 열 매개 물질(32)이 삽입된다. 열 매개 물질(32)은 열전도도가 약 25 내지 80W/mK인 솔더(solder)가 주로 사용되며, 그밖에 열전도도가 약 10 내지 25W/mK인 에폭시(epoxy) 또는 열전도도가 약 1 내지 6W/mK인 써멀 그리스(thermal grease)가 사용될 수 있다.
열 매개 물질(32)로 솔더가 사용되는 경우, 열 매개 물질(32) 안에는 보이드(33)가 형성된다. 보이드(33)는 솔더 사용으로 인한 열적, 기계적 응력(stress) 및 변형률(strain)을 감소시킬 뿐만 아니라, 패키지와 모 기판(30) 사이의 열 팽창 계수 차이에 따른 열적, 기계적 응력도 완화시켜 패키지의 신뢰성을 향상시킨다. 보이드(33)가 형성될 수 있는 토대를 제공하기 위하여 방열판(31)의 표면과 모 기판(30)의 표면에는 각각 보이드 패드(34, void pad)가 형성된다. 보이드 패드(34)는 솔더와의 젖음성이 없는 물질(non-wetting material), 예컨대 포토 솔더 레지스트(photo solder resist) 또는 폴리이미드 테이프(polyimide tape)로 이루어진다.
방열판(31)과 모 기판(30)의 표면에는 필요에 따라 여러 개의 금속층(35, 36, 37)들이 형성되기도 한다. 예컨대, 모 기판(30)에 형성된 금속 코팅층(35)은 열 방출 능력을 좋게 하기 위한 것이고, 방열판(31)과 모 기판(30)에 각각 형성된 금속 패턴층(36)은 여러 개의 보이드 패드(34)를 원하는 위치에 원하는 개수만큼 형성할 수 있게 하는 것이며, 금속 패턴층(36) 위에 형성된 도금층(37)은 금속 패턴층(36)과 열 매개 물질(32) 사이의 접합성을 좋게 하기 위한 것이다.
금속층(35, 36, 37)은 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 주석(Sn), 크롬(Cr) 등의 금속으로 이루어진다. 예를 들어, 방열판(31)과 열 매개 물질(32)이 각각 구리와 솔더로 이루어지는 경우, 금속 코팅층(35)은 구리, 금속 패턴층(36)은 니켈, 도금층(37)은 금으로 이루어질 수 있다. 반면, 방열판(31)이 실리콘으로 만들어지는 경우에는 방열판(31) 표면에도 구리로 된 금속 코팅층을 추가로 형성할 수 있다.
열 매개 물질(32)로 사용되는 솔더는 리플로우(reflow) 공정을 통하여 방열판(31)과 모 기판(30)에 각각 접합된다. 그리고, 솔더를 리플로우하는 과정에서 보이드 패드(34)에 각각 보이드(33)가 형성된다. 이를 좀더 자세히 설명하면, 먼저 방열판(31)과 모 기판(30)의 표면에 솔벤트(solvent)가 함유된 플럭스(flux)를 도포한 후, 플럭스 위에 솔더 프리폼(solder preform)을 형성한다. 이어서, 모 기판(30)에 패키지를 올려 놓은 후 솔더 프리폼을 리플로우시킨다. 이 때, 플럭스에 함유된 솔벤트가 휘발되면서 가스가 발생하고, 동시에 솔더와 젖음성이 없는 보이드 패드(34)로부터 보이드(33)가 형성되기 시작한다. 보이드 패드(34) 주위의 솔벤트 가스와 잔류 보이드는 보이드 패드(34)에 형성되는 보이드(33)로 흡수되면서 보이드(33)가 소정의 크기로 형성된다. 이와 같이, 보이드 패드(34)를 솔더와의 젖음성이 없는 물질로 형성하면, 보이드(33)는 솔더 리플로우 과정에서 자연히 만들어지게 된다.
보이드 패드(34)는 방열판(31)의 표면에만 형성할 수도 있다. 그 경우의 보이드 구조가 도 7에 도시되어 있다. 도 7에 도시된 바와 같이, 보이드 패드(34)가 방열판(31)의 밑면에만 만들어지고 모 기판(30)의 표면에는 만들어지지 않기 때문에, 보이드(33)는 솔더 리플로우 과정에서 방열판(31)의 밑면으로부터만 생성된다.
보이드(33)는 방열판(31) 표면의 가장자리 쪽에 형성되도록 하는 것이 바람직하다. 도 8은 도 6과 도 7에 도시된 보이드(33)의 평면 배치 형태를 나타내는 저면도이다. 도 8에 도시된 바와 같이, 보이드(33)는 방열판(31) 밑면의 가장자리를 따라 규칙적으로 균일하게 배열된다. 이와 같은 배치 형태가 바람직한 이유는 패키지의 열 방출이 주로 방열판(31)의 가운데 쪽을 통하여 이루어지기 때문이다.
한편, 열 매개 물질(32)로 솔더 대신에 에폭시 또는 써멀 그리스 등의 전도성 접착제가 사용될 경우의 구조가 도 9에 도시되어 있다. 도 9를 참조하면, 방열판(31)의 밑면에 여러 개의 홈(31a)을 만들어 방열판(31)의 표면에 굴곡을 형성한다. 그리고 나서, 방열판(31)과 모 기판(30) 사이에 에폭시 또는 써멀 그리스 등의 전도성 접착제(32)를 삽입하면 방열판(31)으로부터 모 기판(30) 쪽으로의 열 흐름이 좋아지게 된다.
지금까지 설명한 반도체 패키지(20)의 제조 공정은 대략 다음과 같다. 먼저, 배선기판(24)의 윗면에 접착제(23)를 이용하여 칩(21, 22)을 각각 부착한다. 이어서, 금선(25)을 이용하여 칩(21, 22)과 배선기판(24)을 전기적으로 연결하고, 성형수지(26)로 각각의 패키지(20a, 20b)를 성형한다. 계속해서, 배선기판(24)의 밑면에 솔더 볼(27)을 형성하고, 하단 패키지(20a)의 배선기판(24)에 방열판(31)을 부착한다. 그리고 나서, 하단 패키지(20a) 위에 상단 패키지(20b)를 적층한 후, 하단 패키지(20a)와 모 기판(30) 사이에 열 매개 물질(32)을 삽입하여 모 기판(30) 위에 반도체 패키지(20)를 실장한다. 전술한 바와 같이, 열 매개 물질(32)이 솔더인 경우, 반도체 패키지(20)를 실장하기 위하여 리플로우하는 동안 보이드(33)가 생성된다. 한편, 방열판(31)과 모 기판(30) 표면의 금속층(35, 36, 37)들은 각각 별도로 미리 형성한다.
이상 설명한 반도체 패키지(20)의 열성능을 검증하기 위하여, JEDEC 표준(JESD51-3)으로 모의실험을 진행하였다. 이 실험에 사용된 하단 패키지(20a)는 144개의 솔더 볼(27)을 갖는 FBGA(fine pitch ball grid array)이며 70℃ 및 자연대류 조건으로 가정하였다. 또한, 방열판(31)은 구리를 사용하였고, 열 매개 물질(32)은 보이드(33)가 없는 20㎛ 두께의 솔더, 보이드(33)가 없는 100㎛ 두께의 솔더, 보이드(33)가 있는 100㎛ 두께의 솔더를 각각 사용하였다. 도 10은 그 결과를 나타내는 온도 분포도이고, 표 1은 종래의 경우와 본 실시예의 경우를 비교한 온도 결과 비교표이다.
종래의 구조 본 실시예의 구조
250㎛ air gap 20㎛ solder(void 없음) 100㎛ solder(void 없음) 100㎛ solder(void 있음)
칩 접합부 온도(℃) 103.8 95.9 95.9 96.3
열 방출 효과(%) 0(기준) 23.4 23.4 22.2
도 8과 표 1에 나타난 모의실험 결과를 보면, 논리 칩이 탑재된 하단 패키지에서 발생하던 종래의 열 갇힘 현상을 제거하고, 제품의 온도를 약 8℃ 감소시킬 수 있을 것으로 기대된다. 열 매개 물질인 솔더 내부에 보이드가 형성되었을 경우에도 온도 상승은 0.5℃ 이하에 불과하기 때문에, 보이드에 의한 영향은 미미한 것으로 나타났다.
이상 설명한 바와 같이, 본 발명의 반도체 패키지는 배선기판 밑면에 부착된 방열판과 모 기판 사이에 열 매개 물질을 사용함으로써, 반도체 패키지가 구동하면서 발생하는 열을 효과적으로 모 기판 쪽으로 이동시킬 수 있다. 따라서, 본 발명의 반도체 패키지는 종래의 열 갇힘 현상을 해소하여 열 방출 효율을 높일 수 있다. 또한, 열 매개 물질로 솔더를 사용하는 경우 솔더 내부에 보이드를 형성함으로써, 열적, 기계적 응력과 변형률을 감소시켜 반도체 패키지의 신뢰성을 향상시킬 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
도 1은 종래기술에 따른 멀티 칩 패키지(MCP)의 한 예를 나타내는 단면도이다.
도 2a 및 도 2b는 종래기술에 따른 시스템 인 패키지(SiP)의 두 예를 나타내는 단면도이다.
도 3은 종래기술에 따른 적층형 패키지의 한 예를 나타내는 단면도이다.
도 4는 도 3에 도시된 적층형 패키지에서의 열 방출 모의실험 결과를 나타내는 온도 분포도이다.
도 5는 본 발명의 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 6은 도 5에 도시된 반도체 패키지의 열 매개 물질과 보이드 구조를 나타내는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 보이드 구조를 나타내는 단면도이다.
도 8은 도 6 및 도 7에 도시된 보이드의 평면 배치 형태를 나타내는 저면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 열 매개 물질 구조를 나타내는 단면도이다.
도 10은 도 5에 도시된 반도체 패키지에서의 열 방출 모의실험 결과를 나타내는 온도 분포도이다.
<도면에 사용된 참조 번호의 설명>
10a, 10b, 10c, 20: 반도체 패키지(semiconductor package)
11, 21: 메모리 칩(memory chip)
12, 22: 논리 칩(logic IC chip)
13, 23: 접착제(adhesive)
14, 24: 배선기판(PCB)
14a: 금속 배선(metal pattern)
15, 25: 금선(gold wire)
16, 26: 성형수지(encapsulant)
17, 27: 솔더 볼(solder ball)
30: 모 기판(mother board)
31: 방열판(heat spreader)
32: 열 매개 물질(thermal interface material; TIM)
33: 보이드(void)
34: 보이드 패드(void pad)
35: 금속 코팅층(metal coating layer)
36: 금속 패턴층(metal pattern layer)
37: 도금층(plating layer)

Claims (6)

  1. 집적회로 칩이 배선기판의 윗면에 부착되어 상기 배선기판과 전기적으로 연결되고 성형수지에 의하여 밀봉되며, 상기 배선기판의 밑면에 외부접속 단자가 형성되고, 상기 외부접속 단자를 통하여 모 기판에 실장되는 반도체 패키지에 있어서,
    상기 배선기판의 밑면에 방열판이 부착되고, 상기 방열판과 상기 모 기판 사이에 열 매개 물질이 개재되는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서, 상기 방열판의 밑면에 보이드 패드가 형성되고, 상기 열 매개 물질 내부에서 상기 보이드 패드에 보이드가 형성되는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서, 상기 보이드는 상기 방열판 밑면의 가장자리를 따라 균일하게 형성되는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서, 상기 방열판의 밑면에 굴곡이 형성되는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항 내지 제4 항 중의 어느 한 항에 있어서, 상기 집적회로 칩은 논리 칩인 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서, 메모리 칩이 탑재된 상단 패키지가 상기 배선기판의 위쪽에 적층되는 것을 특징으로 하는 반도체 패키지.
KR1020030067799A 2003-09-30 2003-09-30 열 매개 물질을 갖는 반도체 패키지 KR20050031599A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030067799A KR20050031599A (ko) 2003-09-30 2003-09-30 열 매개 물질을 갖는 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030067799A KR20050031599A (ko) 2003-09-30 2003-09-30 열 매개 물질을 갖는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20050031599A true KR20050031599A (ko) 2005-04-06

Family

ID=37236440

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030067799A KR20050031599A (ko) 2003-09-30 2003-09-30 열 매개 물질을 갖는 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20050031599A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817091B1 (ko) * 2007-03-02 2008-03-26 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
US9054228B2 (en) 2013-04-05 2015-06-09 Samsung Electronics Co., Ltd. Semiconductor packages including a heat spreader and methods of forming the same
US9391009B2 (en) 2013-08-21 2016-07-12 Samsung Electronics Co., Ltd. Semiconductor packages including heat exhaust part
US9583430B2 (en) 2013-10-30 2017-02-28 Samsung Electronics Co., Ltd. Package-on-package device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817091B1 (ko) * 2007-03-02 2008-03-26 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
US9054228B2 (en) 2013-04-05 2015-06-09 Samsung Electronics Co., Ltd. Semiconductor packages including a heat spreader and methods of forming the same
US9391009B2 (en) 2013-08-21 2016-07-12 Samsung Electronics Co., Ltd. Semiconductor packages including heat exhaust part
US9583430B2 (en) 2013-10-30 2017-02-28 Samsung Electronics Co., Ltd. Package-on-package device

Similar Documents

Publication Publication Date Title
JP3239909B2 (ja) 積層可能な三次元マルチチップ半導体デバイスとその製法
US6404049B1 (en) Semiconductor device, manufacturing method thereof and mounting board
US7224048B1 (en) Flip chip ball grid array package
US11967570B2 (en) Semiconductor package having improved thermal interface between semiconductor die and heat spreading structure
KR100269528B1 (ko) 고성능 멀티 칩 모듈 패키지
US20040217485A1 (en) Stacked flip chip package
US20140151880A1 (en) Package-on-package structures
US20060249852A1 (en) Flip-chip semiconductor device
US6552267B2 (en) Microelectronic assembly with stiffening member
JPH09167813A (ja) 集積回路パッケージ
US8304922B2 (en) Semiconductor package system with thermal die bonding
US7605020B2 (en) Semiconductor chip package
KR102170197B1 (ko) 패키지 온 패키지 구조들
US7002246B2 (en) Chip package structure with dual heat sinks
US20200312734A1 (en) Semiconductor package with an internal heat sink and method for manufacturing the same
US6828676B2 (en) Semiconductor device manufacturing method, semiconductor device, and semiconductor device unit
CN112071821B (zh) 半导体封装基板及其制法与电子封装件
TW200411865A (en) Thermal- enhance MCM package
US20080164604A1 (en) Heat dissipating semiconductor package
JPH0855875A (ja) 半導体装置
US11955404B2 (en) Electronic package and heat dissipation structure thereof, comprising bonding pillars
KR20050031599A (ko) 열 매개 물질을 갖는 반도체 패키지
US20230109629A1 (en) Electronic device including interposers bonded to each other
JPH10256414A (ja) 半導体パッケージ
JP2000058699A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid