CN102163590A - 基于埋置式基板的三维多芯片封装模块及方法 - Google Patents

基于埋置式基板的三维多芯片封装模块及方法 Download PDF

Info

Publication number
CN102163590A
CN102163590A CN2011100563987A CN201110056398A CN102163590A CN 102163590 A CN102163590 A CN 102163590A CN 2011100563987 A CN2011100563987 A CN 2011100563987A CN 201110056398 A CN201110056398 A CN 201110056398A CN 102163590 A CN102163590 A CN 102163590A
Authority
CN
China
Prior art keywords
chip
cavity
bonding
packaging
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011100563987A
Other languages
English (en)
Inventor
徐高卫
罗乐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Institute of Microsystem and Information Technology of CAS
Original Assignee
Shanghai Institute of Microsystem and Information Technology of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Institute of Microsystem and Information Technology of CAS filed Critical Shanghai Institute of Microsystem and Information Technology of CAS
Priority to CN2011100563987A priority Critical patent/CN102163590A/zh
Publication of CN102163590A publication Critical patent/CN102163590A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)

Abstract

本发明提出了一种基于埋置式基板实现三维立体高密度封装的多芯片模块结构(3D-MCM)。在基板上下表面均有凹陷腔体结构。在这些尺寸不同的腔体结构中放置尺寸差异较大的不同种芯片并布线，从而形成埋置式三维封装结构。多个芯片的互连采用了传统的引线键合方式。芯片保护方式采用了滴封胶(Glob-top)和围坝包封成型两种包封工艺。引脚输出形式采用周边式球栅阵列(BGA)方式。凹陷腔体结构减少了封装面积，提高了封装密度，并有效缩短了键合引线的长度，减小了信号延迟。整个工艺过程与表面组装工艺相兼容，具有工艺简单成本低的特点。基板上下表面的凹陷腔体减小了基板翘曲，可提高三维封装结构可靠性。

Description

基于埋置式基板的三维多芯片封装模块及方法
技术领域
本发明涉及一种采用埋置式基板实现的三维多芯片封装的结构及方法，更确切地说，本发明涉及一种基于H型埋置式基板实现三维封装的多芯片模块结构及方法，属于微电子封装领域。
背景技术
多芯片组件(MCM)封装是将多个芯片封装在一个基板上，完成一定的电路功能。在多芯片组件XY二维封装的基础上向Z方向发展出现了三维多芯片组件(3D-MCM)。它是将芯片沿Z轴叠层在一起，更大限度地提高封装密度，缩小封装尺寸。三维封装具有尺寸和体积小、组装效率更高、延迟进一步缩短、噪声进一步减小、功耗减小、速度更快以及带宽加大等优点。
3D封装主要有三种类型：埋置型、有源基板型和叠层型。基于埋置式有机基板的三维多芯片组件(3D-MCM)叠层封装是指在有机多层基板内埋置R、C等无源元件及IC，然后再将裸芯片或多芯片组件(MCM)在垂直于芯片表面的方向通过堆叠，并利用线焊、垂直通孔互连和倒装焊等形式形成的多芯片的三维封装。埋置型3D封装不仅能使电子设备性能和功能提高，利于轻薄短小化，而且由于钎焊连接部位减少，可提高可靠性并有效降低封装成本。
3D-MCM技术是现代微组装技术发展的重要方向，是微电子技术领域的一项关键技术。由于宇航、卫星、计算机及通信等领域对提高组装密度、减轻重量、减小体积、高性能和高可靠性等方面的迫切需求，3D-MCM近年来得到迅猛发展和广泛应用。
伴随轻薄短小、高性能便携电子设备的急速增加，将电子元器件埋置于基板内部的所谓后SMT(post-SMT)封装技术得到了飞速发展。埋置式结构可以进一步缩短元件间的布线长度，因此特别适用于高速、高频IC的封装。如Xu et.al报道了一种用于无线传感网的埋置式3D-MCM结构(Warpage Studyof a 3D-MCM on an Embedded Substrate with Multiple Interconnection Method，IEEE Transactions on Components and Packaging Technologies.2010，Vol.33，No.3，pp.571-581)，该三维结构采用的是下表面有凹陷腔体的基板(形象地称为∏型基板)。该∏型封装基板结构适于在其下表面凹陷腔体埋置小尺寸裸芯片(以引线键合方式互连)，而在其上表面用倒装焊方法焊接大尺寸的BGA(球栅阵列)引出方式的封装芯片。而对于都是引线键合互连方式的两个裸芯片的封装则不适合。另外，∏型基板下表面的凹陷腔体的存在会引起基板结构镜面不对称，并加剧基板上下层热胀冷缩失配，从而容易引起基板的翘曲问题。这将对大尺寸芯片热机械可靠性形成潜在的危害。
为了能够弥补∏型基板上述的不足和缺陷，本发明提出一种基板的上、下两个双表面都有凹陷腔体的H型基板，这种基板适于埋置两种尺寸相异、均为引线键合互连方式的裸芯片。更重要的是，相比于只有一个凹陷腔体的“∏”型封装基板，H型封装基板的上下表面都有凹陷腔体，增强了基板的结构镜面对称效果，避免了基板翘曲，可提高三维封装结构可靠性。
发明内容
本发明的目的在于提供一种基于埋置式基板的三维多芯片模块的互连结构和制作方法。
本发明为提供的一种埋置式三维多芯片组件(3D-MCM)封装模块。根据芯片尺寸差异较大的实际情况，提出基于H型埋置式基板的三维封装结构。采用层压、开槽等工艺技术获得“H”型埋置式高密度多层有机基板；采用“COB(基板直接贴装)+引线键合+埋置”方法贴装和互连功能芯片，其中大尺寸的芯片埋置于基板上方(芯片焊盘与基板上表面焊盘通过引线键合方式跨接)，小尺寸的芯片深埋置于基板下方(芯片焊盘与沟槽底部焊盘通过引线键合方式互连)。分别采用滴封胶(glob-top)或围坝塑封包封方式保护引线键合后芯片。3D-MCM底部采用植球的方式制作周边式球栅阵列(BGA)作为引脚输出。利用植球工艺形成与SMT兼容的BGA器件输出端子。从而形成埋置式三维多芯片模块。
本发明所提供的基于埋置式基板实现三维立体高密度封装的多芯片模块结构，其特征在于：
①在上、下两个表面封装基板具有H型结构，在封装基板中间形成两个有电路图形布线的尺寸不同的凹陷腔体，腔体内贴装尺寸不同的芯片；在与小尺寸腔体同侧的封装基板表面有周边式球栅阵列作为引脚输出，从而形成埋置式三维多芯片封装模块(3D-MCM)；
②封装基板的上、下两个表面都有凹陷腔体：上表面的大尺寸腔体容纳大尺寸芯片，相关的封装基板电路布线和焊盘在腔体外基板上表面；下表面小尺寸腔体埋置小尺寸芯片，相关的封装基板电路布线和焊盘在腔体内的底部，把腔体外下表面位置预留给3D-MCM的球栅阵列；
③大小两个凹陷腔体是采用多层PCB制作工艺形成；
④基板上表面和基板下表面腔体内外的电路布线和焊盘，结合PCB布线形成腔体3D-MCM芯片之间的互连和通讯。
⑤小尺寸芯片的深埋置包封是采用滴封胶(glob-TOP)方法将腔体刚好填满到基板表面水平；芯片、相关的基板电路布线和焊盘以及键合的引线均在腔体内；
⑥大尺寸芯片塑封成型包封是采用围坝包封方法在大芯片、腔体外沿焊盘以及键合引线上方涂覆固化一定厚度的方形塑封外形；芯片体贴在腔体内，而相关的基板电路布线和焊盘以及键合的引线在腔体外；
⑦引脚输出方式为周边式球栅阵列；球栅阵列是采用植球的方式制备的。本发明的具体工艺步骤如下：
1.采用植球工艺在基板下表面制作周边式球栅阵列(BGA)
a.采用钢网印刷工艺在BGA焊盘上印刷无铅焊料焊膏；
b.将无铅焊球放置在印刷好焊膏的BGA焊盘上；
c.将植球后的封装基板进行按照高温回流曲线进行回流固化。
2.采用引线键合(Wire bonding)工艺键合基板下表面腔体内的小尺寸芯片
a.完成步骤1后，用低温固化胶将小尺寸芯片贴装于腔体内，并低温加热固化；
b.用引线键合工艺将芯片上的焊盘与腔体内的电路焊盘进行焊接，实现芯片与基板及其它电路之间的电气互连；
c.用包封胶填充满腔体，并包封键合引线，包封键合后的芯片，用以保护键合后的芯片和引线。
3.采用引线键合(Wire bonding)工艺键合基板上表面腔体内的大尺寸芯片
a.完成步骤2后，用低温固化胶将小尺寸芯片贴装于腔体内，并低温加热固化；
b.用引线键合工艺将芯片上的焊盘与腔体内的电路焊盘进行焊接，实现芯片与基板及其它电路之间的电气互连；
c.采用围坝包封方法在大芯片、腔体外沿焊盘以及键合引线上方涂覆固化一定厚度的方形塑封外形。
经过上述工艺完成的多芯片封装模块具有以下特征：
1.封装基板具有H型结构，封装基板的上下两个表面中间形成都有腔体结构。在尺寸不同的凹陷尺寸腔体内贴装芯片并布线，从而形成埋置式三维封装的互连封装结构。
2.模块结构内多个芯片互连是采用传统的引线键合技术和印刷电路板立体走线相结合的方法实现的。
3.封装基板上下凹陷腔体是采用多层印刷电路板(PCB)制作工艺形成。
4.基板上表面和基板下表面腔体内均有电路布线和焊盘，结合PCB布线形成腔体内芯片和其它芯片之间的互连和通讯。
5.在封装基板下表面上制作焊球阵列作为整个封装结构的输入I/O引脚。焊球阵列式采用放置锡球并进行回流焊工艺获得的。
本发明的技术优势有以下几点：
1.在上下表面均有凹陷腔体的“H”型封装基板中埋置大尺寸差异的芯片的埋置型3D封装，利于轻薄短小化，并有效降低封装成本。相对于只有一个凹陷腔体的“∏”型封装基板，由于腔体的存在加剧了PCB的结构镜面对称失配程度，容易产生基板翘曲。这对大尺寸芯片可靠性形成了潜在的危害。H型封装基板的上下表面都有凹陷腔体，增强了基板的结构镜面对称效果，避免了基板翘曲，可望提高三维封装结构可靠性。
2.在封装基板下表面设计凹陷腔体结构，将芯片放置在腔体中，使芯片深埋置于基板内部，便于在腔体外围以周边式BGA的形式实现整体封装结构的I/O引脚，这样就充分利用了封装基板的立体空间，从而大大减少了封装面积，提高了封装密度。
3.在封装基板上表面设计与芯片尺寸相当的凹陷腔体结构，将芯片恰好放置在腔体中，大尺寸芯片表面和封装基板上表面处在同一平面，从而有效缩短了键合引线的长度，减小了信号延迟。
4.采用多层PCB作为封装基板，提供芯片之间、芯片与I/O之间的电气连接。通过对PCB工艺的控制，可以方便地得到有电路布线的腔体结构(相比于陶瓷基板工艺)。PCB制作成本低廉，可批量生产。
5.通过回流焊工艺，将焊球固化在基板下表面形成BGA作为I/O引脚，能够实现高密度的引脚输出。BGA适用于表面贴装技术，具有很好的兼容性。
附图说明
图1是本发明提供的H型埋置式基板的剖视图。
图2是本发明提供的H型埋置式基板的俯视图。
图3是本发明提供的H型埋置式基板的仰视图。
图4是采用植球工艺在基板下表面制作周边式BGA的流程图；图中，a.焊盘上印刷无铅焊料；b.无铅焊球放置在焊盘上；c.植球后的封装基板回流固化。
图5是采用引线键合工艺键合基板下表面腔体内小尺寸芯片的流程图；a.小尺寸芯片固化在基板下表面腔体内；b.芯片焊盘和腔体底部焊盘键合；c.包封胶充填并包封引线键合。
图6是采用引线键合工艺键合基板上表面腔体内大尺寸芯片的流程图；a.用绝缘胶将大尺寸芯片固化在基板上表面腔体内；b.芯片焊盘和腔体外四周边的焊盘键合；c.大尺寸芯片、基板焊盘及引线固化。
具体实施方式
为了能使本发明的优点和效果得到充分体现，下面结合附图和实施例对本发明实质性特点和显著的进步作进一步说明。
图1为H型埋置式基板的剖视图，多层PCB制成的封装基板101，上表面中间位置内有凹陷腔体102，下表面的中间位置内有凹陷腔体103，在剖视图上封装基板具有典型的“H”结构。
在图2中，封装基板101上表面的中间的凹陷腔体102为大尺寸腔体。腔体尺寸以刚好能容纳贴装大尺寸芯片为宜，腔体的深度与大尺寸芯片的厚度相当，这样能有效地缩短键合引线的长度。在凹陷腔体外四周边缘布置引线键合焊盘104，通过PCB内部的多层布线实现大尺寸芯片与其它电路的电气连接。
在图3中，封装基板101下表面中间位置的凹陷腔体103的尺寸大于小尺寸芯片的尺寸，腔体的深度远大于小尺寸芯片的厚度，以保证包封芯片的包封胶表面不高出腔体。腔体内中心位置贴装小尺寸芯片，腔体内小尺寸芯片的周围布置引线键合小尺寸芯片的焊盘105，这些焊盘通过PCB内部的多层布线实现小尺寸芯片与其它电路的电气连接。在凹陷腔体外布置有周边式焊盘阵列106，用于植球以制作BGA引出脚。这些BGA的焊盘通过PCB内部的多层布线实现与大尺寸芯片和小尺寸芯片的电气互连。
图4是采用植球工艺在基板下表面制作周边式BGA的流程图。a)采用钢网印刷工艺在在BGA焊盘上印刷无铅焊料焊膏107，如图4-a；b)将无铅焊球108放置在印刷好焊膏的BGA焊盘上，如图4-b；c)将植球(锡球)后的封装基板按照高温回流曲线进行回流固化(回流曲线峰值温度为290℃)，如图4-c。
图5是采用引线键合工艺键合基板下表面腔体内小尺寸芯片流程图。a)用低温固化绝缘胶109把小尺寸芯片201固化在封装基板下表面腔体内相对应的标记位置上，低温固化，固化温度150℃，固化时间60分钟，如图5-a；b)采用引线键合工艺键合芯片焊盘和腔体底部焊盘，实现芯片与其它电路的电气连接，如图5-b；c)用包封胶110填充基板的腔体，使之充满整个腔体，并包封键合引线，如图5-c。包封胶固化温度150℃，固化时间60分钟。
图6是采用引线键合工艺键合基板上表面腔体内大尺寸芯片流程图。a)用低温固化绝缘胶111把大尺寸芯片301固化在封装基板上表面腔体内，低温固化，固化温度150℃，固化时间60分钟，如图6-a；b)采用引线键合工艺键合芯片焊盘和腔体外四周边的焊盘，实现芯片与其它电路的电气连接，如图6-b；c)将封装基板腔体大尺寸内芯片、腔体外四周的基板焊盘以及键合引线进行围坝涂胶成一定厚度的方形，经加热固化塑封成型112，如图5-c。包封胶固化温度150℃，固化时间60分钟。

Claims (8)

1.一种基于埋置式基板的三维多芯片封装模块，其特征在于所述的封装基板具有H型结构，封装基板的上、下两个表面的中间各有尺寸大小不同的凹陷腔体，在尺寸大小不同的凹陷腔体内贴装芯片并有电路布线和焊盘，在与小尺寸腔体同侧的封装基板表面有周边式球栅阵列作为引脚输出，从而形成埋置式三维多芯片封装模块。
2.按权利要求1所述的模块，其特征在于大尺寸芯片埋置于封装基板上表面中间的大尺寸凹陷腔体内，腔体的深度与大尺寸芯片的厚度相当，使大尺寸芯片表面与封装基板的上表面处在同一平面；小尺寸芯片深埋置于封装基板下表面中间的小尺寸凹陷腔体内，腔体的深度远大于小尺寸芯片的厚度。
3.按权利要求2所述的模块，其特征在于大尺寸凹陷腔体的四周边缘布置引线键合焊盘，通过PCB内部的多层布线实现大尺寸芯片与其他电路的电气连接；小尺寸芯片的周围布置引线键合小尺寸芯片的焊盘，焊盘通过PCB内部的多层布线实现小尺寸芯片与其他电路的电气连接。
4.按权利要求2所述的模块，其特征在于：
①小尺寸芯片的深埋置包封是采用滴封胶方法将腔体刚好填满到基本表面水平；芯片、相关的基板电路布线和焊盘以及键合的引线均在腔体内；
②大尺寸芯片塑封成型包封是采用围坝包封方法在大芯片、腔体外沿焊盘以及键合引线上方涂覆固化一定厚度的方形塑封外形；芯片体贴在腔体内，而相关的基板电路布线和焊盘以及键合的引线在腔体外。
5.按权利要求2所述的结构，其特征在于在小尺寸凹陷腔体外布置周边式阵列焊盘阵列，用于植球制作BGA引出脚，周边式阵列焊盘通过PCB内部的多层布线实现大尺寸芯片和小尺寸芯片的电气互连。
6.制备如权利要求1-5中任一项所述的模块的方法，其特征在于采用层压、开槽工艺获得H型埋置式多层有机封装板；采用基板直接贴装、引线键合和埋置的方法贴装和互连，利用植球工艺形成与SMT兼容的BGA器件输出端子，从而形成埋置式三维多芯片模块，具体步骤是：
1.采用植球工艺在基板下表面制作周边式球栅阵列
a.采用钢网印刷工艺在BGA焊盘上印刷无铅焊料焊膏，
b.将无铅焊球放置在印刷好焊膏的BGA焊盘上，
c.将植球后的封装基板进行按照高温回流曲线进行回流固化；
2.采用引线键合工艺键合基板下表面腔体内的小尺寸芯片
a.完成步骤1后，用低温固化胶将小尺寸芯片贴装于腔体内，并低温加热固化，
b.用引线键合工艺将芯片上的焊盘与腔体内的电路焊盘进行焊接，实现芯片与基板及其它电路之间的电气互连，
c.用包封胶填充满腔体，并包封键合引线，包封键合后的芯片，用以保护键合后的芯片和引线；
3.采用引线键合(Wire bonding)工艺键合基板上表面腔体内的大尺寸芯片
a.完成步骤2后，用低温固化胶将小尺寸芯片贴装于腔体内，并低温加热固化，
b.用引线键合工艺将芯片上的焊盘与腔体内的电路焊盘进行焊接，实现芯片与基板及其它电路之间的电气互连，
c.采用围坝包封方法在大芯片、腔体外沿焊盘以及键合引线上方围坝涂覆固化一定厚度的方形塑封外形。
7.按权利要求6所述的方法，其特征在于：
a)步骤1中c所述的回流固化温度为290℃，
b)步骤2中a所述的低温加热固化温度为150℃，固化时间为60分钟；
c)步骤2中c所述的包封引线键合的包封胶的固化温度为150℃，固化时间为60分钟；
d)步骤3中c的键合的包封胶固化温度为150℃，固化时间为60分钟。
8.按权利要求5所述的方法，其特征在于通过步骤1的回流工艺，将焊球固化在封装基板的下表面形成BGA作为I/O引脚。
CN2011100563987A 2011-03-09 2011-03-09 基于埋置式基板的三维多芯片封装模块及方法 Pending CN102163590A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2011100563987A CN102163590A (zh) 2011-03-09 2011-03-09 基于埋置式基板的三维多芯片封装模块及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2011100563987A CN102163590A (zh) 2011-03-09 2011-03-09 基于埋置式基板的三维多芯片封装模块及方法

Publications (1)

Publication Number Publication Date
CN102163590A true CN102163590A (zh) 2011-08-24

Family

ID=44464728

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011100563987A Pending CN102163590A (zh) 2011-03-09 2011-03-09 基于埋置式基板的三维多芯片封装模块及方法

Country Status (1)

Country Link
CN (1) CN102163590A (zh)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103208471A (zh) * 2013-04-23 2013-07-17 山东华芯半导体有限公司 多芯片封装体
CN103579206A (zh) * 2013-11-07 2014-02-12 华进半导体封装先导技术研发中心有限公司 堆叠封装器件及其制造方法
CN104812165A (zh) * 2015-05-08 2015-07-29 林梓梁 一种嵌入式电路板贴片结构及其生产方法
CN106328620A (zh) * 2016-08-26 2017-01-11 苏州日月新半导体有限公司 集成电路封装体及其制造方法
CN106992170A (zh) * 2015-11-12 2017-07-28 恩智浦美国有限公司 具有嵌入式电子装置的多个平面的封装装置
CN107086203A (zh) * 2017-03-28 2017-08-22 华进半导体封装先导技术研发中心有限公司 一种载片及其制作方法、芯片封装结构及其制作方法
CN107393836A (zh) * 2017-06-19 2017-11-24 矽力杰半导体技术(杭州)有限公司 芯片封装方法及封装结构
CN108807283A (zh) * 2017-04-28 2018-11-13 台湾积体电路制造股份有限公司 半导体封装结构
CN110444527A (zh) * 2019-07-23 2019-11-12 中国科学技术大学 一种芯片封装结构、装置及方法
CN111498791A (zh) * 2020-04-30 2020-08-07 青岛歌尔微电子研究院有限公司 微机电系统封装结构及其制作方法
CN111933623A (zh) * 2020-06-29 2020-11-13 中国航空工业集团公司北京长城航空测控技术研究所 一种基于基板侧面焊盘的封装互连结构及方法
CN112290772A (zh) * 2020-08-26 2021-01-29 北京卫星制造厂有限公司 一种负载点电源模块的3d集成结构及组装工艺
CN116137230A (zh) * 2023-04-04 2023-05-19 南京睿芯峰电子科技有限公司 内埋式电源芯片封装件及其制作方法
CN117727699A (zh) * 2024-02-07 2024-03-19 苏州锐杰微科技集团有限公司 一种改善有机封装基板翘曲的加固结构及加固方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4807019A (en) * 1987-04-24 1989-02-21 Unisys Corporation Cavity-up-cavity-down multichip integrated circuit package
KR20050114403A (ko) * 2004-06-01 2005-12-06 정기석 양면 실장형 세라믹 패키지 및 그 제조 방법
US20060087009A1 (en) * 2004-10-21 2006-04-27 Ching-Hsu Yang Cavity-down multiple-chip package
US20060113598A1 (en) * 2004-11-16 2006-06-01 Chen Howard H Device and method for fabricating double-sided SOI wafer scale package with optical through via connections
CN101159259A (zh) * 2007-11-09 2008-04-09 中国科学院上海微系统与信息技术研究所 三维多芯片封装模块和制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4807019A (en) * 1987-04-24 1989-02-21 Unisys Corporation Cavity-up-cavity-down multichip integrated circuit package
KR20050114403A (ko) * 2004-06-01 2005-12-06 정기석 양면 실장형 세라믹 패키지 및 그 제조 방법
US20060087009A1 (en) * 2004-10-21 2006-04-27 Ching-Hsu Yang Cavity-down multiple-chip package
US20060113598A1 (en) * 2004-11-16 2006-06-01 Chen Howard H Device and method for fabricating double-sided SOI wafer scale package with optical through via connections
CN101159259A (zh) * 2007-11-09 2008-04-09 中国科学院上海微系统与信息技术研究所 三维多芯片封装模块和制作方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103208471B (zh) * 2013-04-23 2015-12-23 山东华芯半导体有限公司 多芯片封装体
CN103208471A (zh) * 2013-04-23 2013-07-17 山东华芯半导体有限公司 多芯片封装体
CN103579206A (zh) * 2013-11-07 2014-02-12 华进半导体封装先导技术研发中心有限公司 堆叠封装器件及其制造方法
CN103579206B (zh) * 2013-11-07 2016-09-21 华进半导体封装先导技术研发中心有限公司 堆叠封装器件及其制造方法
CN104812165A (zh) * 2015-05-08 2015-07-29 林梓梁 一种嵌入式电路板贴片结构及其生产方法
CN106992170A (zh) * 2015-11-12 2017-07-28 恩智浦美国有限公司 具有嵌入式电子装置的多个平面的封装装置
CN106328620A (zh) * 2016-08-26 2017-01-11 苏州日月新半导体有限公司 集成电路封装体及其制造方法
CN107086203A (zh) * 2017-03-28 2017-08-22 华进半导体封装先导技术研发中心有限公司 一种载片及其制作方法、芯片封装结构及其制作方法
CN108807283A (zh) * 2017-04-28 2018-11-13 台湾积体电路制造股份有限公司 半导体封装结构
CN107393836B (zh) * 2017-06-19 2020-04-10 矽力杰半导体技术(杭州)有限公司 芯片封装方法及封装结构
CN107393836A (zh) * 2017-06-19 2017-11-24 矽力杰半导体技术(杭州)有限公司 芯片封装方法及封装结构
CN110444527A (zh) * 2019-07-23 2019-11-12 中国科学技术大学 一种芯片封装结构、装置及方法
CN111498791A (zh) * 2020-04-30 2020-08-07 青岛歌尔微电子研究院有限公司 微机电系统封装结构及其制作方法
CN111933623A (zh) * 2020-06-29 2020-11-13 中国航空工业集团公司北京长城航空测控技术研究所 一种基于基板侧面焊盘的封装互连结构及方法
CN111933623B (zh) * 2020-06-29 2024-02-27 中国航空工业集团公司北京长城航空测控技术研究所 一种基于基板侧面焊盘的封装互连结构及方法
CN112290772A (zh) * 2020-08-26 2021-01-29 北京卫星制造厂有限公司 一种负载点电源模块的3d集成结构及组装工艺
CN112290772B (zh) * 2020-08-26 2022-03-04 北京卫星制造厂有限公司 一种负载点电源模块的3d集成结构及组装工艺
CN116137230A (zh) * 2023-04-04 2023-05-19 南京睿芯峰电子科技有限公司 内埋式电源芯片封装件及其制作方法
CN117727699A (zh) * 2024-02-07 2024-03-19 苏州锐杰微科技集团有限公司 一种改善有机封装基板翘曲的加固结构及加固方法
CN117727699B (zh) * 2024-02-07 2024-04-30 苏州锐杰微科技集团有限公司 一种改善有机封装基板翘曲的加固结构及加固方法

Similar Documents

Publication Publication Date Title
CN102163590A (zh) 基于埋置式基板的三维多芯片封装模块及方法
CN116169110A (zh) 一种芯片及封装方法
CN100409419C (zh) 一种三维多芯片模块互连及封装方法
TWI559443B (zh) 具有柱型互連接件之積體電路封裝系統及其製造方法
US20050116335A1 (en) Semiconductor package with heat spreader
JP2012235170A (ja) 多層半導体パッケージ
TWI242869B (en) High density substrate for multi-chip package
CN101587847B (zh) 利用pcb基板进行垂直互连的多芯片组件封装方法
CN103839909A (zh) 用于集成电路封装的可变尺寸的焊料凸点结构
CN103378017A (zh) 高密度3d封装
CN100530636C (zh) 三维多芯片封装模块和制作方法
WO2013004083A1 (zh) 一种基于柔性基板封装的屏蔽结构及其制作工艺
TW565918B (en) Semiconductor package with heat sink
CN102683302A (zh) 一种用于单芯片封装和系统级封装的散热结构
CN103594432B (zh) 一种刚柔结合板的三维封装散热结构
TWI416700B (zh) 晶片堆疊封裝結構及其製造方法
CN202871783U (zh) 一种芯片嵌入式堆叠圆片级封装结构
CN103594433B (zh) 一种制作刚柔结合板的三维封装散热结构的方法
KR100855887B1 (ko) 스택형 반도체 패키지 및 그 스택 방법
CN103887256A (zh) 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法
WO2021129092A1 (zh) 一种系统级封装结构及其封装方法
CN203536412U (zh) 一种刚柔结合板的三维封装散热结构
CN110364490A (zh) 一种芯片封装结构及其封装方法
CN211529936U (zh) 降翘散热芯片封装结构
TW202139396A (zh) 雙晶粒半導體封裝結構及其製備方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20110824