TWI559443B - 具有柱型互連接件之積體電路封裝系統及其製造方法 - Google Patents

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TWI559443B
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文東洙
朴壽文
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星科金朋有限公司
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Description

具有柱型互連接件之積體電路封裝系統及其製造方法 相關申請案交互參照
本申請案包含有關於在2007年11月1日提出申請之同時申請美國專利申請案，編號第11/934,069號的標的。相關的申請案已經讓渡予STATS ChipPAC LTD.且該申請案之標的於此併入本文中作為參考。
一般來說，本發明係關於一種積體電路封裝系統，更詳而言之，係關於一種利用柱型互連接件(post type interconnectors)垂直整合堆疊電子裝置及/或封裝件之系統。
積體電路與積體電路封裝系統常見於許多可攜式電子裝置，像是智慧型手機(smart phones)、口袋型個人電腦(pocket PC)、數位像機、定位裝置(location based device)以及其他無線產品。現今的顧客與電子系統期望該些積體電路系統能夠以最小面積、最精簡外型及最低成本的封裝件提供最大最大的記憶體邏輯(logic)功能整合。因此，製造商轉以三維封裝來實現支援行動多媒體產品所必須的高度功能整合。
許多創新的封裝件設計被構想且實現於市場，以回應這些期望。舉例來說，多晶片模組封裝件已扮演縮減現代電子裝置面積、外型及成本角色。然而，因為在組件晶片與晶片連接能夠進行測試前通常必須進行組裝，故無論垂直或水平佈設的多晶片模組皆存在問題。
例示的多晶片模組可包含堆疊在封裝件中的多組晶粒或堆疊在封裝件中的多組封裝件，如層疊封裝(package-on -package，PoP)組構。層疊封裝組構包含二個或更多封裝件之堆疊，其中，因為每一封裝件可在組裝前被測試，故已知良好的晶粒(Known good die，KGD)與組合程序良率不是問題，藉此使得KGD容許用於組裝封裝件堆疊。然而，封裝件層級之堆疊可能引起其他問題。
這類問題之一是由於較下層封裝件的平坦度/共面性不規則而造成層疊封裝之組裝程序困難。其他問題係由較上層封裝件的熱散逸效果差所造成。又另一問題係由於為了於較上層與較下層封裝件間增加更多輸入/輸出(I/O)連接而使得錫球相互接近所造成的電性短路。再另一問題係當較上層與較下層封裝件間每個I/O焊錫球的上表面用以形成互連時，因鑄模溢料(mold flash)而變成部分覆蓋，進而降低了互連與裝置的可靠度。
因此，仍持續需求一種可靠的積體電路封裝系統、製造方法及裝置設計，其中，該積體電路封裝系統於封裝件間增加I/O數量，同時降低因鑄模溢料與電性短路所致之可靠性問題的可能性。有鑑於日益增加的商業競爭壓力，伴隨著顧客期待增大以及市場產品區隔機會降低，找出上述問題的解決方案是相當關鍵的。此外，減少製造成本、增進效能和良率及對抗競爭壓力的需求使得找尋解決方案變得相當的急迫。
對於這些問題的解決方案已長期為人們所探尋，但先前的發展並未教式或建議任何解決方案。
本發明提供一種積體電路封裝系統之製造方法，包括：設置底部封裝件，該底部封裝件包含位於第一基板上之第一裝置以及位於該第一裝置上之第二基板；於該底部封裝件上形成密封材料，且於該第二基板上具有開口；以及於該開口中形成導電柱。
本發明提供一種積體電路封裝系統，包括：底部封裝件，係包含位於第一基板上之第一裝置以及位於該第一裝置上之第二基板；導線架插件，係於該第二基板上具有導電柱；以及密封材料。
本發明的某些具體實施例具有除了上述之外的其他步驟或元件或者置換上述步驟或元件。對於本發明所述技術領中具有通常知識者而言，當參照附加的圖式配合閱讀以下詳細敘述時，這些步驟或元件將為顯而易知的。
以下的具體實施例係充分詳細描述以使本發明所述技術領域中具有通常知識者能製作並使用本發明。應瞭解的是，根據本發明所揭露之內容，其他具體實施例將為顯而易知，且可在未悖離本發明的範疇內對於系統、製程或機構的改變。
在以下說明書內容中，係給定多個具體細節以提供對本發明之完整瞭解。然而，本發明顯然可在不具有這些具體細節下進行實施。為避免混淆本發明，一些已廣為熟知的電路、系統組態及製程步驟並未詳細地揭露。
該等圖式所顯示的系統具體實施例係為半概略的且未按比例，且特別地，一些尺寸是為了清楚呈現，並且誇大地顯示於圖式中。同樣地，雖圖式視角為了容易敘述通常顯示相似方向，但圖式中對大多部分之描繪係任意的。一般來說，本明可於任何定向下操作。
在本說明書中所揭露及敘述具有共同特徵之多個具體實施例，為清楚及容易說明、敘述及理解，彼此相似及相同特徵一般將以相同的元件符號來描述。
為了說明起見，本文所使用的術語“水平(horizontal)”係定義為平行於習知平面之平面或第一基板的表面，而與其定向無關。術語“垂直(vertical)”係指垂直適才所定義的“水平”方向。術語諸如：“在…上面(above)”、“在…下面(below)”、“底部(bottom)”、“上方(top)”、“側邊”(如在“側壁”)、“較高(higher)”、“較低(lower)”、“上面的(upper)”、“於…之上(over)”以及“在…之下(under)”，係相對於水平平面而定義，如圖式所示，術語“在…上(on)”係指在元件間有直接接觸並且可包含或不可包含形成於其間的黏著劑。
本文所使用之術語“處理(processing)”係包含材料或光阻的沈積、圖案化、曝光、顯影、蝕刻、清潔、及/或如形成上述結構所需之材料或光阻的移除。
本文所使用之術語“實例(example)”或“範例(exemplary)”係表示用於舉例或圖解。本文所述之任何態樣或實施例如同“實例”或如“範例”無須解釋為較其他態様或設計為佳或較有利。
本文所使用之術語“第一(first)”及“第二(second)”僅為了在不同組件間進行區分，並非作為限制本發明之範疇。
本文所定義之術語“導電柱(conductive post)”係表示並非由相鄰結構間之焊錫球所形成之電性互連。
第1圖至第29圖僅以舉例方式來敘述而非限制，於伴隨在形成積體電路封裝系統的示範實施例之後，但並非作為限制解釋。應瞭解的是，在第1圖至第29圖之前或之後在該技術領域所廣為熟知的多種習知製程於此不再重述。此外，應瞭解的是，在不違背本請求標的之範疇下，所述製程及/或實施例可作出許多修改、新增及/或省略。舉例來說，以下所述之製程及/或實施例可能包括更多、較少或其他步驟。另外，在不違背本發明之範疇下，可以任何適當的次序來執行上述步驟。
此外，應理解的是，本發明所揭露的積體電路封裝系統可包含任何數量之堆疊裝置及/或封裝件，如記憶體電路、邏輯電路、類比電路、數位電路、被動電路、射頻電路或其組合，但不限於此。此外，應瞭解的是，本文中所述實施例所製造之積體電路封裝系統可以各種可能需要的組構與佈設用於處理器組件、記憶體組件、邏輯組件、數位電路組件、類比電路組件、混合訊號電路組件、電力組件、射頻電路組件、數位訊號處理器組件、微機電組件、光學感應器組件或上述各者之組合。
再者，應瞭解的是，在封裝載體(medium)上可一次製作一個或多個積體電路封裝系統，在製程稍後階段可分割成為個別或複數個積體電路封裝件組合。
現請參閱第1圖，顯示本發明第一實施例之積體電路封裝系統100之局部剖面圖。
於至少一個實施例中，該積體電路封裝系統100可為扇入式層疊封裝(fan-in package-on-package，FiPOP)組構，亦即將頂部封裝件102堆疊於底部封裝件104上之三維封裝件，其中，每個封裝件皆可含有經完整測試之組件。舉例來說，一般而言，該底部封裝件104可包含具有一個或多個數位、類比或混合電路的細微球柵陣列型封裝件(fine ball grid array type package)，其中，該底部封裝件104之可接置頂部表面係提供焊墊(land pad)，以使其他封裝件或組件(亦即頂部封裝件102)堆疊於其上。此外，舉例來說，該頂部封裝件102可能包括一個或多個數位電路、類比電路、或用於數位處理器或系統記憶體的記憶體堆疊。
在此技術領域具有通常知識者將理解到，相較於傳統層疊封裝解決方案，扇入式層疊封裝多元設計於較小的面積容納複數個晶粒及較大的晶粒尺寸，同時允許彈性(flexibility)堆疊開於頂部表面上具有中心球柵陣列圖案之擱架(shelf)記憶體封裝件。此外，扇入式層疊封裝更增強了層疊封裝之商業模式，其中，邏輯裝置製造者提供該底部封裝件104，而傳統記憶體裝置製造者典型上提供該頂部封裝件102，以使後端使用者得以組構所需經測試良好的封裝件。
於至少一個實施例中，該底部封裝件104可包含具有平行放置且相對於第二表面110的第一表面108之第一基板106。
在此情況下，該第一基板106可包含載體基板、半導體基板或多層結構(例如：具有以絕緣體分隔之一個或多個導電層之疊層)，適於將形成於該第一基板106之第一表面108上或上方的積體電路系統電性互連至外部電路。在其他實施例中，該第一基板106可能包含薄金屬片(例如導線架)或塑膠帶上之導電性電鍍圖案，適於將形成於該第一基板106之第一表面108上或上方的積體電路系統電性互連至外部電路。
然而，應瞭解的是，該第一基板106並不限定於這些範例。依據本發明，該第一基板106可包含任何有助於將該積體電路封裝系統100併入較高層次組合之電性互連結構，如印刷電路板或其他適於支撐該積體電路封裝系統100及/或與該積體電路封裝系統100電性介接之結構。如示範實例所示，該第一基板106之第二表面110亦可設計/構建成用以電性介接其他封裝件結構。
於至少一個實施例中，該第一基板106之第二表面110亦可包含外部端點112，如形成如同部分球柵陣列結構之焊錫球。該外部端點112提供該積體電路封裝系統100與外部電路之間的電性介面或互連。更具體而言，該第一基板106中之電性追蹤系統(electric trace system)可接收來自該外部端點112之電性訊號並且在該第一基板106之第二表面110與第一表面108間傳送該電性訊號，或反之亦然。雖然本實施例將該外部端點112描述為焊錫球，但應瞭解的是，該外部端點112可包含任何介面連接技術，如接腳(pin)或地柵陣列(land grid array)，用於建立該積體電路封裝系統100與外部電路間的電性接觸(electrical contact)。
形成於該第一基板106之第一表面108上方或之上者係第一裝置114。該第一裝置114可藉由廣為熟知的黏著劑(adhesives)而附接於該第一基板106，於本文中並未描述。於至少一個實施例中，該第一裝置114是利用零圓角(zero fillet)技術而附接於該第一基板106。
一般而言，該第一裝置114可包含一個或多個主動裝置(active device)、被動裝置(passive device)或兩者之組合，垂直地堆疊或置於同一平面中。舉例來說，但不以此為限，該第一裝置114可包含一個或多個半導體晶片(chip)或晶粒(die)，用以傳送、接收、調變(modulate)及/或改變電性訊號，如經堆疊之裝置(stacked device)、模組化裝置、特殊應用積體電路(application specific integrated circuit，ASIC)裝置、記憶體裝置、射頻裝置、類比裝置或上述各者之組合。再者，舉例來說但不以此為限，該第一裝置114更包含一個或多個積體電路封裝件，用於傳送、接收、調變及/或改變電性訊號，如引腳型(leaded)或無引腳型封裝件、內部堆疊模組封裝件(internal stacking module package)、覆晶封裝件(flip-chip package)、模組化封裝件、特殊應用積體電路封裝件、射頻封裝件、類比封裝件、記憶體封裝件、堆疊晶粒封裝件或是上述各者之組合。此外，該第一裝置114也可包含預先塑模組構(pre-molded configuration)。
然而，應瞭解的是，該第一裝置114涵蓋廣大類別的半導體晶片以及多種尺寸、範圍與功能應用之積體電路封裝組構，且所採用的晶片或封裝件組構類型僅受限於積體電路封裝件之設計規格。
此外，在此技術領域具有通常知識者將體認到，本實施例允許該第一裝置114在黏附至該第一基板106前進行測試，進而於製造過程確保使用已知良好的晶粒或封裝件。此外，在將該第一裝置114黏附至該第一基板106後，該組合亦可於併入額外封裝系統前進行測試。如此一來確保最後成品包含已知良好的組合，進而改善該積體電路封裝系統100的製程良率。
該第一裝置114可藉由互連116，如結合引線(bond wire)，而電性連接到該第一基板106之第一表面108。可使用相關領域所熟知的材料及技術來沉積該互連116，且目前僅受限於結合引線裝備及最小需求運作空間。一般來說，該互連116可置於該第一裝置114周圍之一側或多側，進而容許偏移堆疊(offset stacking)，允許更多產品符合該積體電路封裝系統100的特定設計需求。然而，在其他實施例中，該第一裝置114可藉由覆晶方式而電性連接至該第一基板106。
插件118可接置於該第一裝置114上或上方，且可包含具有或不具有熱傳導能力的晶粒附接材料、間隔件(spacer)、用於阻礙潛在擊穿能量場(potentially disruptive energy field)之電磁干擾屏蔽、或上述各者之組合。再者，該插件118可被策略性設計成有助於減少該積體電路封裝系統100在熱循環期間可能遭遇的翹曲。對在此技術領域具有通常知識者將體認到，該插件118之厚度可隨著該互連116之迴路高度(loop height)而變化。於至少一個實施例中，該插件118可置於該第一裝置114之中心位置上且未與該互連116重疊及/或圍繞該互連116。於其他實施例中，該插件118可覆蓋包含該互連116之第一裝置114，進而產生覆膜引腳(lead-in-film)結構。
第二基板120可形成於該插件118上或上方。在此情況下，該第二基板120可由該插件118所支撐。於至少一實施例中，該第二基板120可包含印刷電路板、半導體基板或多層結構(例如：具有以絕緣體分隔的一個或多個導電層之疊層)，適於電性介接其他積體電路系統或外部電路。
然而，應瞭解的是，該第二基板120並未限定於這些範例。依據本發明，該第二基板120可包含任何有助於將該底部封裝件104與其他積體電路系統及/或外部電路電性互連之電性互連結構。舉例來說，該第二基板120可包含另一個封裝件(例如：反向內部堆疊模組)，該封裝件能夠提供具有焊墊之可接置頂部表面，使得其他封裝件或元件(亦即該頂部封裝件102)可堆疊於其上。
該第二基板120可藉由該互連116而與該第一基板106之第一表面108電性連接。一般來說，該互連116可圍繞該第二基板120周邊之一側或多側，進而容許形成導電柱122。
一般來說，該導電柱122可置於該第二基板120之中心位置上或上方，且自該互連件116朝內放置。在此技術領域具有通常知識者將體認到，該導電柱122目前受限於非所欲之電性干擾而僅需自該互連116偏移某段距離。
該導電柱122可為形成於密封材料124(encapsulation material)中之嵌入式引腳(embedded lead)並且曝露出其一端。該導電柱122之相對端可電性連接形成於該第二基板120之第二基板頂部表面128上方之接合焊墊126。於至少一個實施例中，該接合焊墊126可包含傳導軌(conductive trace)。
該導電柱122可藉由該積體電路封裝系統100而佈設及/或組構成陣列或所需其他任何方法。特別地，該導電柱122之佈設及/或組構可經彈性化設計以容納更多電子組件接置於該導電柱122上。
在此技術領域具有通常知識者將體認到，該導電柱122可包含任何設計(design)或形狀(shape)。依據本實施例之範疇，應瞭解的是，該導電柱122之設計或形狀是非必要的，重要的是該導電柱122使得電性訊號能夠傳遞。
在此技術領域具有通常知識者將體認到，該導電柱122間之剖面面積及/或距離可小於習知用作該第二基板120與頂部封裝件102間之互連之焊錫球之剖面面積及/或距離。因此，因為該導電柱122可靠攏一起而形成，本實施例之方法、結構及系統可提供密集的/較高的/增強的I/O數量。因此，本發明之發明人發現一種可靠地增加該頂部封裝件102與該底部封裝件104間電性互連(亦即該導電柱122)密度的方法。
於至少一實施例中，可沉積該密封材料124，使得該密封材料124覆蓋該第一基板106、該第一裝置114、每個互連116、該插件118、該第二基板120及該導電柱122，同時曝露出用於電性連接的導電柱上表面130。一般來說，由於該導電柱122之組成成份所致，該導電柱122對於該密封材料124之塑膜製程顯現出高電流電阻係數(high flow-resistively)。
該頂部封裝件102可形成於該導電柱122上及/或上方。一般來說，該頂部封裝件102可包含主動裝置、被動裝置或上述各者之組合。更具體而言，舉例來說但不以此為限制，該頂部封裝件102可包含一個或多個積體電路封裝件，用於傳送、接收、調變及/或改變電性訊號，如引腳型或無引腳型封裝件、內部堆疊模組封裝件、晶片微縮(chip scale)封裝件、封裝件中系統(System in a package，SIP)、覆晶封裝件、模組化封裝件、特殊應用積體電路封裝件、射頻封裝件、類比封裝件、記憶體封裝件、堆疊晶粒封裝件或是上述各者之組合。此外，該頂部封裝件102也可包含一個或多個半導體晶片或晶粒。
然而，應瞭解的是，該頂部封裝件102涵蓋廣大類別的半導體晶片以及多種尺寸、範圍與功能應用之積體電路封裝組構，且所採用的晶片或封裝件組構類型應僅為積體電路封裝件之設計規格所限制。
此外，在此技術領域具有通常知識者將體認到，本實施例允許該頂部封裝件102在黏附至該導電柱122前進行測試，進而於製造過程確保使用已知良好的晶粒或封裝件。此外，在將該頂部封裝件102黏附至該導電柱122後，該組合亦可於併入額外封裝系統前進行測試。如此一來確保最後產品包含已知良好的組合，進而改善該積體電路封裝系統100的製程良率。
舉例來說，該頂部封裝件102可藉由該外部端點112而互連至該導電柱122。一般而言，該外部端點112依據該頂部封裝件102類型可包含焊錫球或焊錫凸塊。在此技術領域具有通常知識者將體認到，該導電柱122或該外部端點112任一者於互連之前可經有機保焊劑(organic solderability preservative)或類似材料所處理。再者，應瞭解的是，因為該導電柱122使得每個外部端點112之高度減少，故該頂部封裝件102與該導電柱122間之外部端點112的間距可製作成相對較小於無導電柱122之堆疊封裝件。
舉例來說，倘若該頂部封裝件102為球柵陣列封裝件，則該外部端點112可於該頂部封裝件102之組裝製程期間進行製作，且倘假若該頂部封裝件102為覆晶類型封裝件，則該外部端點112可於晶圓(wafer)製造期間形成。
在此技術領域具有通常知識者將體認到，本實施例有助於縮減助該積體電路封裝系統100在印刷電路板(未圖示)上所需的面積空間/區域。舉例來說，利用該導電柱122將該頂部封裝件102電性連接至該底部封裝件104，無需用以將該頂部封裝件102連接至該第一基板106之引線接合(wire bond)。
再者，雖然所示的積體電路封裝系統100具有該頂部封裝件102與該底部封裝件104，應瞭解的是，該積體電路封裝系統100可能包含堆疊在該頂部封裝件102與該底部封裝件104上方或上的額外封裝件。
現請參閱第2圖至第29圖，第2圖至第29圖包含一些用於敘述第1圖之積體電路封裝系統100及第1圖之製程步驟之相同參照編號和命名。應注意到，該等層、裝置、封裝件、組構以及製程步驟的參照編號和命名通常對應於包含第1圖所述的相同特徵之參照編號和命名，因此，在第2圖至第29圖將不會被重複詳述。更確切地說，對於第1圖中該等層、裝置、封裝件、組構及製程步驟之參照編號的敘述係併入第2圖至第29圖所包含之相同參照數字中。
現請參閱第2圖，係顯示依據本發明實施例，該底部封裝件104於製造階段之局部剖面圖。在此製造階段中，包含第一基板106、第一裝置114、互連116、插件118及第二基板120之底部封裝件104可對準於頂部鑄模槽200，該頂部鑄模槽200包含與該第二基板頂部表面128上方之接合焊墊126對準之凸出部202。
在此技術領域具有通常知識者將體認到，每個凸出部202之剖面皆可組構成對應於一個接合焊墊126之鏡像(亦即實質上相同的尺寸及/或形狀)。然而，每個凸出部202並不限定於前述範例所限制，且可組構成為較大或較小於所對應的每一個接合焊墊126。
現請參閱第3圖，係顯示於該密封材料124沉積期間之第2圖之結構。在此製造階段，該頂部鑄模槽200接合該底部封裝件104與底部鑄模槽(未圖示)。每個凸出部202皆對準於每個接合焊墊126且以足夠力量密合在一起，以防止在該密封材料124沉積期間於其介面發生鑄模溢料(mold flash)或鑄模滲漏(mold bleed)。由此實施例可知，該密封材料124可沉積於該第一基板106、第一裝置114、每個互連116、插件118及第二基板120上，並曝露出每個接合焊墊126。該密封材料124與所使用的鑄模技術於該技術領域為習知，於此不再重述。
現請參閱第4圖，係顯示於沉積該密封材料124後之第3圖之結構。在此製造階段，第3圖之頂部鑄模槽200在該密封材料124經過足夠固化時間後已經移除。在移除之後，第3圖之頂部鑄模槽200之每個凸出部202皆已在該密封材料124中形成開口400。每個開口400皆可形成於一個接合焊墊126上並與其對準，進而提供電性存取點予該底部封裝件104之第二基板120。在此技術領域具有通常知識者將體認到，於該密封材料124沉積期間利用該頂部鑄模槽200，使得鑄模溢料或鑄模滲漏的影響降低。
現請參閱第5圖，係顯示依據本發明實施例，於形成該密封材料124後之第4圖之結構之局部剖面圖。於至少一個實施例中，第4圖中之開口400可藉電解或無電電鍍方式填充以導電類型材料，如金屬。一般來說，該電鍍步驟係結束於當該導電柱122之高度到達該密封材料124之高度時。然而，應瞭解的是，該導電柱122之高度可依據系統的設計需求而經形成高於或低於該密封材料124之高度。當該電鍍完成時，該導電柱122與該第二基板120之接合焊墊126形成電性接觸。
在此技術領域具有通常知識者將體認到，該電鍍步驟或製程可利用一種或多種導電類型材料在一個或多個電鍍步驟中進行。
在其他實施例中，該導電柱122可藉由化學氣相沉積法(chemical vapor deposition，CVD)或物理氣相沉積法(physical vapor deposition，PVD)而形成。舉例來說，該導電柱122可藉由CVD製程利用充滿鎢(tungsten)的鈦(titanium)/氮化鈦阻障層(titanium nitride barrier layer)而形成。在此情況下，該鎢成核沉積次序(nucleation deposition sequence)可利用以氫為基礎的電漿處理(hydrogen-based plasma treatment)來減少或排除於該鎢/氮化鈦介面的氟濃度，進而降低接觸電阻。如前，在該CVD或PVD製程完成後，該導電柱122與該第二基板120之接合焊墊126形成電性接觸。
在此技術領域具有通常知識者將體認到，在該導電柱122形成後，該底部封裝件104現已準備併入第1圖之積體電路封裝系統100中。
現請參閱第6圖，係顯示依據本發明另一實施例，於形成第1圖之該導電柱122後的第4圖之結構之局部剖面圖。於至少一個實施例中，藉由將導電材料600擠壓進入每個開口400而使該開口400填充有導電材料600，如金屬。一般來說，該製程利用工具602以施加力量於該導電材料600，進而施加足夠壓力於該導電材料600，以形成與該第二基板120之接合焊墊126電性接觸之導電柱122。
如示範實例所示，該導電材料600可包含一種凝膠型態B階環氧樹脂導電材料(gel-type B-stage condnctive material)，可於印刷製程後藉由加熱進行修復。於至少一個實施例中，模板遮罩(stencil mask)可置於該電路之頂部表面，以阻擋該B階環氧樹脂導電材料於擠壓該導電材料600前流過鄰近的焊接光阻表面(solder resist surface)上。該導電材料600可擠壓於該模板遮罩之上，藉此填充該開口400並建構該導電柱122，在那之後可移除該模板遮罩。
在此技術領域具有通常知識者將體認到，在形成該導電柱122後，該底部封裝件104現已準備好併入第1圖之積體電路封裝系統100中。
現請參閱第7圖，係顯示依據本發明另一實施例，於形成該導電柱122後的第4圖之結構之局部剖面圖。於至少一個實施例中，可藉由定位或滴注於導電接腳(如金屬接腳)中而填充第4圖之開口400，以形成該導電柱122。應瞭解的是，可使用黏著劑、焊接、熱處理及其他類似方式，以固定於該導電接腳(亦即該導電柱122)與該第二基板120之接合焊墊126之間電性連接。此外，應瞭解的是，可使用該黏著劑、焊接、熱處理及其他類似方式，以避免於該導電接腳(亦即該導電柱122)與接合焊墊126或該密封材料124間形成孔洞(void formation)。
在此技術領域具有通常知識者將體認到，在形成該導電柱122後，該底部封裝件104現已準備好併入第1圖之積體電路封裝系統100中。
現請參閱第8圖，係顯示依據本發明另一實施例，該底部封裝件104於製造初始階段之局部剖面圖。在此製造階段，該第二基板120可包含對準於該接合焊墊126上組構成導線架插件800之導電柱122。該第一基板106可包含該第一裝置114，該第一裝置114藉由該互連116電性連接至該第一基板106。該第二基板120可於該製作階段對準於該第一基板106上。
在此技術領域具有通常知識者將體認到，該導線架插件800允許在單一/統一程序步驟中形成每一個導電柱122，進而消除高成本與耗時的“導柱(post)”形成製程步驟。此外，將體認到，該導線架插件800在晶圓層次製程(wafer level process)中可對準於一個或多個第二基板120上。一般來說，該導線架插件800可有助於避免翹曲、提升該底部封裝件104之共面性(coplanarity)、以及減少焊接孔洞(void)及第1圖之接合焊墊126、導電柱122與該頂部封裝件102之外部端點112間可能發生的不濕潤(non-wetting)。
該導線架插件800可由導電材料所製成，如金屬，或者可由導電類型材料與非導電類型材料製成，如介電材料(dielectric)。舉例來說，後者的實施例可包含由導電類型材料所製成之導電柱122與由非導電類型材料所製成之，定位桿802。在此技術領域具有通常知識者將體認到，該定位桿802可包含一個或多個桿或者是與鄰近的多個該導電柱122間互連之連續薄片材料。一般來說，該定位桿802可沿著導線架插件頂部表面804形成。
於至少一個實施例中，可組構該導線架插件800，以提供額外程度的附加支撐予第1圖之第二基板120及/或該底部封裝件104，藉此減少基板及/或封裝件發生翹曲。在此情況下，可由剛性材料組構該定位桿802，有助於防止例如該導線架插件800與該第二基板120的翹曲。
現請參閱第9圖，係顯示於將該第二基板120接合至 該第一裝置114後之第8圖之結構。於至少一個實施例中，該插件118可形成於該第二基板120與該第一裝置114之間。接著，該第二基板120附接至該第一裝置114，可形成該互連116，以將該第二基板120電性互連至該第一基板106。
現請參閱第10圖，係顯示於形成該密封材料124後之第9圖之結構。於至少一個實施例中，可於第8圖之第一基板106、第一裝置114、每個互連116、插件118、第二基板120及包含導電柱122和定位桿802之導線架插件800上沉積該密封材料124。接著，該密封材料124經過足夠的固化時間，可採用如機械式葉片或磨機之工具1000自該導線架插件800上移除該密封材料124，進而曝露出第1圖之導電柱頂部表面130，以用於進一步的電性組件連接。一般來說，該工具1000藉由施予適當外力以移除該密封材料124，藉以削除形成於該導電柱122上的密封材料124。
在此技術領域具有通常知識者將體認到，在使用該工具1000後，可藉由電漿清洗(plasma cleaning)或類似方法來移除任何遺留在該導電柱122上的該密封材料124之殘餘物，進而改善接下來的電性互連。
在另一實施例中，該密封材料124可沉積於該第一基板106、第一裝置114、每個互連116、插件118、第二基板120及導線架插件800上，同時曝露出第8圖之導線架插件頂部表面804。接著，該密封材料124經過足夠固化時間，亦可使用該工具1000自該導線架插件800上移除任 何過量的密封材料124，如鑄模溢料，藉此進一步曝出該導電柱上表面130，以用於續電性組件連接。
該密封材料124與使用該封裝材料124之鑄模技術於該技術領域為習知且於此不再重述。
在此技術領域具有通常知識者將體認到，在藉由該設備1000移除形成於該導電柱122上之密封材料124後，該底部封裝件104現已準備好併入第1圖之積體電路封裝系統100中。
現請參閱第11圖，係顯示依據本發明另一實施例之底部封裝件104之局部剖面圖。本實施例之底部封裝件104與第1圖之底部封裝件104類似。然而，本實施例與第1圖實施例之差異在於將第1圖之插件118置換為屏蔽(shield)1100，如電磁干擾屏蔽或射頻干擾屏蔽。
一般來說，該屏蔽1100封閉可包含該第一裝置114的孔洞空間1102(voidspace)。該屏蔽1100可將電磁能量自容積或空間(如該孔洞空間1102)中遏制或排除。該屏蔽1100可藉由焊錫或低阻抗導電黏著劑加以固定，如環氧金屬。該屏蔽1100也可電性連接到接地源(ground source)，以消除任何經吸收的電磁能量。
該屏蔽1100可由連續的金屬材料所製成，如銅、銅合金、鋁或鋼；或者由塗覆有表面金屬化(metallization)(如銅、銅合金、鋁或鋼)的連續塑膠材料。然而，應瞭解的是，該屏蔽1100之組成成份並不限定於上述材料。依據本發明之範疇，該屏蔽1100之組成成份可包含吸收或消除電磁能 量之任何材質。
於至少一個實施例中，例如該屏蔽1100可設計為包含藉由打孔而形成於側壁1106中之隙孔1104。一般來說，每個側壁1106皆可經處理以包含一個或多個隙孔1104。然而，在此技術領域具有通常知識者將體認到，所形成之隙孔1104數量僅受限於該屏蔽1100之結構整體需求、該屏蔽1100阻擋或吸收穿透的電磁能量之能力、及/或用於減輕該密封材料124上所需之第一裝置114分配。應瞭解的是，該隙孔1104有助於分散該密封材料124。
一般來說，該隙孔1104可沿著該屏蔽1100之側壁1106之任何處而形成。決定隙孔1104沿著側壁1106之位置的唯一限制因素係該屏蔽1100阻擋及/或吸收穿透的電磁能量的能力。
典型上，該屏蔽1100與該隙孔1104係以最佳阻擋及/或吸收穿透的電磁能量以及促進分散該第一裝置114上之密封材料124的方式所組構而成，該密封材料124係置於該屏蔽1100之孔洞空間1102中。
在此技術領域具有通常知識者將體認到，該屏蔽1100可設計成用以支撐第1圖之第二基板120及/或於該第一裝置114上形成該頂部封裝件102。於至少一個實施例中，該第二基板120可形成於該屏蔽1100上方或其上。
現請參閱第12圖，係顯示依據本發明另一實施例之底部封裝件104之局部剖面圖。本實施例之底部封裝件104與第1圖之底部封裝件104類似。然而，本實施例與第1圖實施例之差異在於將第1圖之插件118置換為第二裝置1200。
一般來說，該第二裝置1200可藉由該領域習知的表面接置(surface mount)技術而電性連接至該第二基板120。該第二裝置1200亦可藉由該領域習知的黏著劑附接至該第一裝置114或者附接於其上方，於此不在重述。於至少一個實施例中，該第二裝置1200係利用零圓角技術而附接至該第一裝置114。
一般來說，該第二裝置1200可包含一或多個主動裝置、被動裝置或兩者之組合，垂直地堆疊或置於同一平面中。舉例來說，但不以此為限，該第二裝置1200可包含一個或多個半導體晶片或晶粒，用以傳送、接收、調變及/或改變電性訊號，如經堆疊之裝置、模組化裝置、特殊應用積體電路裝置、記憶體裝置、射頻裝置、類比裝置或上述各者之組合。再者，舉例來說但不以此為限，該第二裝置1200更包含一個或多個積體電路封裝件，用於傳送、接收、調變及/或改變電性訊號，如引腳型或無引腳型封裝件、內部堆疊模組封裝件、覆晶封裝件、模組化封裝件、特殊應用積體電路封裝件、射頻封裝件、類比封裝件、記憶體封裝件、堆疊晶粒封裝件或是上述各者之組合。
然而，應瞭解的是，該第二裝置1200涵蓋廣大類別的半導體晶片以及多種尺寸、範圍與功能應用之積體電路封裝組構，且所採用的晶片或封裝件組構類型僅受限於積體電路封裝件之設計規格。
此外，在此技術領域具有通常知識者將體認到，本實施例允許該第二裝置1200在黏附至該第二基板120前進行測試，進而於製造過程確保使用已知良好的晶粒或封裝件。如此一來確保最後成品包含已知良好的組合，而進改善該積體電路封裝系統100的製程良率。
現請參閱第13圖，係顯示依據本發明另一實施例之底部封裝件104之局部剖面圖。本實施例之底部封裝件104與第1圖之底部封裝件104類似。然而，本實施例與第1圖實施例之差異在於將第1圖之第一裝置114置換為一個或多個封裝件中系統裝置1300(system-in-package device)及/或被動裝置1302。
於至少一個實施例中，一個或多個封裝件中系統裝置1300可藉由該領域習知的表面接置技術而電性附接至該第一基板106之第一表面108及/或第二基板頂部表面128，於此不再重述。在此技術領域具有通常知識者將體認到，該封裝件中系統裝置1300不僅提升第1圖之積體電路封裝系統100之功能整合，當電性附接至該第一基板106時，亦對該第二基板120提供機構支撐(mechanical support)。
此外，在此技術領域具有通常知識者將體認到，利用一個或多個封裝件中系統裝置1300可得到多種三維整合方式與封裝件內封裝件(package in package)的替代設計結構，同時保持該積體電路封裝系統100的輕巧外型(low profile)。舉例來說，該積體電路封裝系統100的垂直堆疊高度可藉由使用該封裝件中系統裝置1300而縮減，因為該封裝件中系統裝置1300不是使用引線接合(wire bond)互連，典型上必須平移該第二基板120以容納引線接合迴路高度。
於至少一個實施例中，可自該互連116朝內於該第二基板頂部表面128上形成一個或多個該封裝件中系統裝置1300。在此情況下，該導電柱122仍然自該互連116朝內置該第二基板頂部表面128之至少一部分上或其上方。
一般來說，該被動裝置1302可包含電阻器、電容器、電感器或上述各者之組合，但並不以此為限。於至少一個實施例中，該被動裝置1302可藉由該領域習知的表面接置技術而電性附接至該第一基板106，且於此不再重述。
現請參閱第14圖，係顯示依據本發明另一實施例之底部封裝件104之局部剖面圖。本實施例之底部封裝件104與第1圖之底部封裝件104類似。然而，本實施例與第1圖實施例之差異在於將第1圖之第二基板120置換為內部堆疊模組1400。
於至少一個實施例中，該內部堆疊模組1400可藉由該插件118而置於該第一裝置114上且附接至該第一裝置114。在此情況下，該內部堆疊模組1400可反轉並藉由該互連116電性連接至該第一基板106。如同第1圖之每個實施例，該導電柱122可電性連接至該內部堆疊模組1400之接合焊墊126。
現請參閱第15圖，係顯示依據本發明另一實施例之底部封裝件104之局部剖面圖。本實施例之底部封裝件104與第1圖之底部封裝件104類似。然而，本實施例與第1圖實施例之差異在於將第1圖之第一裝置114置換為一個或多個覆晶裝置1500與一個或多個支撐結構1502。
於至少一個實施例中，一個或多個覆晶裝置1500可藉由該領域習知的表面接置技術而電性附接至該第一基板106之第一表面108，且於此不再重述。在此技術領域具有通常知識者將體認到，該覆晶裝置1500不僅提升第1圖之積體電路封裝系統100之功能整合，倘若必要時亦對該第二基板120提供機構支撐。
此外，在此技術領域具有通常知識者將體認到，利用一個或多個覆晶裝置1500可得到多種三維整合方式與封裝件內封裝件的替代設計結構，同時保持該積體電路封裝系統100的輕巧外型。舉例來說，該積體電路封裝系統100的垂直堆疊高度可藉由使用該覆晶裝置1500而縮減，因為該覆晶裝置1500不是使用引線接合互連，典型上必須平移該第二基板120以容納引線接合迴路高度。
該底部封裝件104亦可包含一個或多個支撐結構1502，該等支撐結構1502係於該覆晶裝置1500外部且沿著該第二基板120週邊而形成。該支撐結構1502可對於該第二基板120提供額外支撐力或者完整地支撐該第二基板120(亦即該第二基板120並未接觸該覆晶裝置1500)。於至少一個實施例中，該支撐結構1502可由導電材料所製成，該材料於該第一基板106與該第二基板120間提供附加的電性互連(亦即除了該互連116外)。在另一實施例中，該支撐結構1502可由非導電材料所製成。
現請參閱第16圖，係顯示依據本發明另一實施例之底部封裝件104之局部剖面圖。本實施例之底部封裝件104與第1圖之底部封裝件104類似。然而，本實施例與第1圖實施例之差異在於將第1圖之插件置替換為覆膜引腳插件1600(lead-in-film interposer)。
由此實施例可知，該第一裝置114與第一基板106間的互連116可局部地由該覆膜引腳插件1600所密封。於至少一個實施例中，該覆膜引腳插件1600可包含非導電性黏著劑。在其他實施例中，其中該覆膜引腳插件1600包含黏著劑B階環氧樹脂(B-stage)類型材料之黏著劑或密封劑，該結構可稱作覆膜導線(wire-in-film)組構。該B階環氧樹脂類型材料係足夠柔軟而使得結合引線(bond wire)嵌入其中而不會造成引線偏移(wire sweep)問題且可回復至剛性狀態。在此技術領域具有通常知識者將體認到，該覆膜引腳插件1600可電性隔離及/或機構支撐該互連116。
現請參閱第17圖，係顯示依據本發明另一實施例之積體電路封裝系統100之局部剖面圖。本實施例之積體電路封裝系統100與第1圖之積體電路封裝系統100類似。然而，本實施例與第1圖實施例之差異在於該接合焊墊126與該導電柱122間形成有介面1700。於至少一個實施例中，該介面1700可稱為焊墊上焊接(solderon pad，SOP)技術。由本文中實施例可知，該介面1700係定義為形成於兩個導電區域間之低電阻電性接觸。
一般來說，該介面1700可由包含金屬(metallic)和介金屬(inter-metallic)混合物之導電才料所形成。在此技術領域具有通常知識者將體認到，該介面1700可改善該接合焊墊126與該導電柱122間的黏著強度(adhesion strength)，同時由於該介面1700的柔軟特性而允許應力該頂部封裝件102釋放轉換。再者，在此技術領域具有通常知識者將體認到，因為該介面1700之回填特性(reflow characteristias)，該導電柱122在回填期間可輕易地對準於該介面1700上。
特別地，該介面1700與該導電柱122皆對於常見高密度封裝件要求增加封裝件間的間隙(stand-off)及封裝件間的細間距(finer pitch)I/O數量之封裝問題提供了解決方案。舉例來說，該介面1700或該導電柱122任一者之高度皆可輕易調整，藉此提供設計者方便方法調節封裝件間所要求之間隙高度需求。此外，因為該介面1700解決了該間隙高度問題而無須較窄的互連，該介面1700與該導電柱122的組合允許更高密度的I/O數量。
現請參閱第18圖，係顯示依據本發明另一實施例之第二基板120在製造初始階段之局部剖面圖。在此製造階段，該介面1700可形成在位於第二基板頂部表面128上之接合焊墊126上或其上方。
現請參閱第19圖，係顯示依據本發明另一實施例包含該介面1700之底部封裝件104於製造階段期間的局部剖面圖。本實施例之底部封裝件104與第8圖之底部封裝件104類似。然而，本實施例與第8圖實施例之差異在於該接合焊墊126與該導電柱122之間形成有介面1700。
現請參閱第20圖，係顯示經由該插件118將該第二基板120結合至該第一裝置114後之第19圖之結構。本實施例之底部封裝件104及其形成方法係與第9圖之底部封裝件104類似。然而，本實施例與第9圖實施例之差異在於該接合焊墊126與該導電柱122之間形成有介面1700。由此實施例可知，該導線架插件800之導電柱122可透過該介面1700電性連接至該接合焊墊126。
現請參閱第21圖，係顯示於形成該密封材料124後之第20圖之結構。本實施例之底部封裝件104及其形成方法係與第10圖之底部封裝件104類似。然而，本實施例與第10圖實施例之差異在於該接合焊墊126與該導電柱122之間形成有介面1700。
在此技術領域具有通常知識者將體認到，在藉由工具1000移除形成於該導電柱122上之密封材料124後，該底部封裝件104現已準備好併入第17圖之積體電路封裝系統100中。
現請參閱第22圖，係顯示依據本發明另一實施例之第二基板120於製造初始階段之局部剖面圖。在此製造階段，該第二基板120包含形成於該第二基板頂部表面128上或其上方之第一保護層2200，該第二基板頂部表面128包含露出該接合焊墊126之開口2202。舉例來說，該第一保護層2200可包含介電材料。
現請參閱第23圖，係顯示於形成第一導電柱2300後之第22圖之結構。該第一導電柱2300可形成於第22圖之開口2202中之接合焊墊126上方或其上。在此技術領域具有通常知識者將體認到，可藉由例如第5圖之電鍍方法、第6圖之擠壓方法及/或第7圖之定位或滴注方法來形成該第一導電柱2300。然而，該第一導電柱2300的形成並不限定於前述範例，且可藉由任何允許於該開口2202中形成低電阻電性互連之方法製作而成。
現請參閱第24圖，係顯示於形成第二保護層2400後之第23圖之結構。在此製造階段，該第二基板120現在包括形成於該第二基板頂部表面128上或其上方之第一保護層2200、形成於該第一保護層2200中之第一導電柱2300、以及形成於該第一保護層2200上或其上方之第二保護層2400。該第二保護層2400已經處理而包含曝露出第一導電柱頂部表面2404之開口2402。舉例來說，該第二保護層2400可包含介電材料。
現請參閱第25圖，係顯示於形成該介面1700後之第24圖之結構。該介面1700可形成於第24圖之開口2402中之第一導電柱頂部表面2404上方或其上。在此技術領域具有通常知識者將體認到，所沉積的介面1700量可隨著所欲之間隙高度而變化。如第17圖所示，該介面1700可改善黏著強度、應力轉移及對準。
現請參閱第26圖，係顯示於進一步處理後之第25圖之結構。在此製造階段，第25圖之第一保護層2200與第二保護層2400皆可藉由該領域習知的製程而被移除，且於此不在重述。待移除該第一保護層2200與該第二保護層2400後，該第二基板上表面128現在包含形成於該接合焊墊126上方或其上之第一導電柱2300與形成於該第一導電柱2300上方或其上之介面1700。
現請參閱第27圖，係顯示依據本發明另一實施例於製造階段期間包含該第一導電柱2300與該介面1700之底部封裝件104之局部剖面圖。本實施例之底部封裝件104及其形成方法係與第8圖之底部封裝件104類似。然而，本實施例與第8圖實施例之差異在於在該接合焊墊126上方或其上形成有第一導電柱2300以及在該第一導電柱2300上方或其上形成有介面1700。由此實施例可知，該導線架插件800之導電柱122可透過該第一導電柱2300與該介面1700而電性連接至該接合焊墊126。
現請參閱第28圖，係顯示在經由該插件118將該第二基板120結合至第一裝置114後之第27圖之結構。本實施例之底部封裝件104及其形成方法係與第9圖之底部封裝件104類似。然而，本實施例與第9圖實施例之差異在於該接合焊墊126與該導電柱122之間形成有第一導電柱2300及介面1700。
現請參閱第29圖，係顯示在形成該密封材料124後之第28圖之結構。本實施例之底部封裝件104及其形成方法係與第10圖之底部封裝件104類似。然而，本實施例與第10圖實施例之差異在於該接合焊墊126與該導電柱122之間形成有第一導電柱2300及介面1700。
在此技術領域具有通常知識者將體認到，在藉由該工具1000移除形成於該導電柱122上之密封材料124後，該底部封裝件104現已準備好併入第17圖之積體電路封裝系統100中。
現請參閱第30圖，係顯示本發明實施例中積體電路封裝系統100的製造方法3000之流程圖。該方法3000包含：在方塊3002中，設置底部封裝件，該底部封裝件包含位於第一基板上之第一裝置與位於該第一裝置上之第二基板；在方塊3004中，於該底部封裝件上形成密封材料，且於該第二基板上具有開口；以及在方塊3006中，於該開口中形成導電柱。
本發明所得到的方法、製程、設備、裝置、產品及/或系統都係直接的、具成本效益的、簡單不複雜的、具高度通用性的、準確的、靈敏的且有效的，而且藉由修改習知組件即可實施便利、有效率又經濟的製造、應用及利用。
應瞭解的是，本發明因而具有數種態樣。其中一種態樣係本發明可利用導電柱取代焊錫球而增加頂部封裝件與底部封裝件間的I/O引腳密度。
另一態樣係本發明可利用導電柱消除焊錫球短路的發生。
另一態樣係本發明利用導電柱防止頂部封裝件與底部封裝件之間焊錫球互連(如由於帶狀輔助鑄模方法)所發生的鑄模溢料。
另一態樣係本發明利用介面與第一導電柱而允許調整間隙高度調整與細間距I/O數量。
另一態樣係本發明利用介面改善導電柱與接合焊墊間或者一個或多個導電柱間的黏著強度、應力轉移及對準。
而本發明另一個重要態樣是有價值地支援並推動降低成本、簡化系統、與增加效能的歷史潮流。
本發明的這些與其他有價值的態樣至少進一步將技術狀態推動至下一個層次。
雖然本發明已結合特定最佳實施例而描述，但應瞭解根據上述描述，對於本技術領域具有通常知識者而言，許多替代、修改、與變化是明顯的。因此，本發明意圖涵蓋所有落於申請專利範圍內的替代、修改、與變化形式。於說明書中提出或在圖式中顯示的內容都僅是用來說明而非用以限定本發明。
100．．．積體電路封裝系統
102．．．頂部封裝件
104．．．底部封裝件
106．．．第一基板
108．．．第一表面
110．．．第二表面
112．．．外部端點
114．．．第一裝置
116．．．互連
118．．．插件
120．．．第二基板
122．．．導電柱
124．．．密封材料
126．．．接合焊墊
128．．．第二基板頂部表面
130．．．導電柱頂部表面
200．．．頂部鑄模槽
202．．．凸出部
400、2202、2402．．．開口
600．．．導電材料
602．．．工具
800．．．導線架插件
802．．．定位桿
804．．．導線架插件頂部表面
1000．．．工具
1100．．．屏蔽
1102．．．孔洞空間
1104．．．隙孔
1106．．．側壁
1200．．．第二裝置
1300．．．封裝件中系統裝置
1302．．．被動裝置
1400．．．內部堆疊模組
1500．．．覆晶裝置
1502．．．支撐結構
1600．．．覆膜引腳插件
1700．．．介面
2200．．．第一保護層
2300．．．第一導電柱
2400．．．第二保護層
2404．．．第一導電柱頂部表面
3000．．．方法
3002、3004、3006．．．方塊
第1圖係本發明第一實施例之積體電路封裝系統之局部剖面圖；
第2圖係依據本發明實施例之底部封裝件於製造階段之局部剖面圖；
第3圖係於密封材料沉積期間之第2圖之結構；
第4圖係於沉積密封材料後之第3圖之結構；
第5圖係依據本發明實施例於形成導電柱後之第4圖之結構之局部剖面圖；
第6圖係依據本發明另一實施例於形成導電柱後之第4圖之結構之局部剖面圖；
第7圖係依據本發明另一實施例於形成導電柱後之第4圖之結構之局部剖面圖；
第8圖係依據本發明另一實施例之底部封裝件於製造初始階段之局部剖面圖；
第9圖係於將第二基板結合至第一裝置後之第8圖之結構；
第10圖係於形成密封材料後之第9圖之結構；
第11圖係依據本發明另一實施例之底部封裝件之局部剖面圖；
第12圖係依據本發明另一實施例之底部封裝件之局部剖面圖；
第13圖係依據本發明另一實施例之底部封裝件之局部剖面圖；
第14圖係依據本發明另一實施例之底部封裝件之局部剖面圖；
第15圖係依據本發明另一實施例之底部封裝件之局部剖面圖；
第16圖係依據本發明另一實施例之底部封裝件之局部剖面視圖；
第17圖係依據本發明另一實施例之積體電路封裝系統之局部剖面圖；
第18圖係依據本發明另一實施例之第二基板於製造初始階段之局部剖面圖；
第19圖係依據本發明另一實施例於製作階段期間包含介面之底部封裝件之局部剖面圖；
第20圖係於經由插件將第二基板結合至第一裝置後之第19圖之結構；
第21圖係於形成密封材料後之第20圖之結構；
第22圖係依據本發明另一實施例之第二基板於製造初始階段之局部剖面圖；
第23圖係於形成第一導電柱後之第22圖之結構；
第24圖係於形成第二保護層後之第23圖之結構；
第25圖係於形成介面後之第24圖之結構；
第26圖係於進一步處理後之第25圖之結構；
第27圖係依據本發明另一實施例於製造階段期間包含第一導電柱與介面之底部封裝件之局部剖面圖；
第28圖係於經由插件將第二基板結合至第一裝置後之第27圖之結構；
第29圖係於形成密封材料後之第28圖之結構；以及
第30圖係本發明實施例中積體電路封裝系統之製造方法之流程圖。
100．．．積體電路封裝系統
102．．．頂部封裝件
104．．．底部封裝件
106．．．第一基板
108．．．第一表面
110．．．第二表面
112．．．外部端點
114．．．第一裝置
116．．．互連
118．．．插件
120．．．第二基板
122．．．導電柱
124．．．密封材料
126．．．接合焊墊
128．．．第二基板頂部表面

Claims (10)

  1. 一種積體電路封裝系統之製造方法，包括：設置位於第一基板上之第一裝置以及位於該第一裝置上之第二基板；設置系統裝置於該第二基板上；藉由包括於該第一裝置、該第一基板、該系統裝置及該第二基板之所有側邊上形成密封材料，以形成底部封裝件，且該密封材料於該第二基板上具有開口；以及於該開口中形成導電柱。
  2. 如申請專利範圍第1項所述之方法，其中，於該開口中形成該導電柱係包含電鍍。
  3. 如申請專利範圍第1項所述之方法，其中，於該開口中形成該導電柱係包含將導電材料擠壓進入該開口。
  4. 如申請專利範圍第1項所述之方法，其中，於該開口中形成該導電柱係包含定位或滴注於該導電柱中。
  5. 如申請專利範圍第1項所述之方法，其中，於該底部封裝件上形成該密封材料係包含利用具有對準於接合焊墊上之凸出部之頂部鑄模槽。
  6. 一種積體電路封裝系統，包括：位於第一基板上之第一裝置以及位於該第一裝置上之第二基板；系統裝置，係設於該第二基板上；導線架插件，係於該第二基板上具有導電柱；以及底部封裝件，係藉由於該第一裝置、該第一基板、 該系統裝置及該第二基板之所有側邊上形成密封材料所形成，其中，該底部封裝件包含自該密封材料曝露的該導電柱。
  7. 如申請專利範圍第6項所述之系統，其中，該導線架插件係由導電材料與非導電材料所製成。
  8. 如申請專利範圍第6項所述之系統，其中，該導線架插件係包括各該以定位桿互連之導電柱。
  9. 如申請專利範圍第6項所述之系統，其中，該導線架插件將頂部封裝件電性互連至載體基板。
  10. 如申請專利範圍第6項所述之系統，其中，該第一裝置與該第二基板係電性連接至該第一基板。
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