KR20100108305A - 포스트 타입의 인터커넥터를 구비한 집적회로 패키징 시스템 및 이를 제조하는 방법 - Google Patents

포스트 타입의 인터커넥터를 구비한 집적회로 패키징 시스템 및 이를 제조하는 방법 Download PDF

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KR20100108305A
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substrate
package
integrated circuit
conductive
circuit packaging
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KR1020100028136A
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하종우
문동수
박수문
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스태츠 칩팩, 엘티디.
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Abstract

집적회로 패키징 시스템을 제조하는 방법이 제공되는바, 상기 방법은 제 1 기판 위의 제 1 디바이스와 상기 제 1 디바이스 위의 제 2 기판을 포함하는 바닥 패키지를 제공하는 단계, 상기 제 2 기판 위에 개구부를 구비한 봉입 물질을 상기 바닥 패키지 위에 형성하는 단계 및 상기 개구부 내에 전도성 포스트를 형성하는 단계를 포함한다.

Description

포스트 타입의 인터커넥터를 구비한 집적회로 패키징 시스템 및 이를 제조하는 방법{INTEGRATED CIRCUIT PACKAGING SYSTEM WITH POST TYPE INTERCONNECTOR AND METHOD OF MANUFACTURE THEREOF}
관련 출원(들)에 대한 상호-참조
본 출원은 2007년 11월 1일자로 미국에 출원된 특허 출원(출원번호 11/934,069)에 관련된 내용을 포함하고 있다. 상기 관련 출원은 STATS ChipPAC LTD. 에 양도되었으며 상기 관련 출원의 내용은 본 발명에 대한 참조로서 그 전체가 본 명세서에 통합된다.
일반적으로, 본 발명은 집적회로 패키징 시스템에 관한 것이며, 좀 더 상세하게는 수직적으로 적층된 집적회로 디바이스들을 위한 시스템 및/또는 포스트 타입의 인터커넥터를 채용한 패키지에 관한 것이다.
집적회로 및 집적회로 패키징 시스템은, 스마트 폰, 포켓 PC, 디지털 카메라, 위치 기반 디바이스, 및 다른 무선 제품들과 같은 다양한 휴대용 전자 디바이스들에서 찾아볼 수 있다. 오늘날의 고객들과 전자 시스템들은, 최소한의 풋프린트, 최저의 프로파일, 및 최저가의 패키지 비용 한도 내에서, 이들 집적회로 시스템들이 메모리 및 논리회로의 기능적인 통합을 최대한으로 제공하기를 요구하고 있다. 결과적으로, 제조업자들은 이들 모바일 멀티미디어 제품들을 지원하는데 필요한 높은 레벨의 기능적 통합성을 획득하기 위해서 3차원 패키징으로 관심을 돌리고 있다.
이러한 요구에 부응하여, 수 많은 혁신적인 패키지 설계들이 개발되었으며 시장에 출시되었다. 그 일례로서, 다중-칩 모듈 패키지는 최신 전자제품에서 풋프린트, 프로파일, 및 제조비용을 감소시키는데 있어 현저한 역할을 수행하고 있다. 하지만, 이들 다중-칩 모듈은(수직적으로 혹은 수평적으로 구성되었던지 간에), 부품 칩들 및 칩 연결들이 테스트되기 이전에 먼저 조립(또는 어셈블리)되어야만 하기 때문에, 여러 문제점들을 갖고 있다.
예시적인 다중-칩 모듈들은, 패키지 내에 적층된 다수개의 다이들 혹은 가령, 패키지-온-패키지 구성(POP)과 같은 하나의 패키지에 적층된 다수개의 패키지들을 포함할 수 있다. PoP 구성은 2개 이상의 패키지들을 적층하는 것을 포함할 수 있는바, 여기서, 각각의 패키지는 어셈블리 이전에 테스트될 수 있기 때문에, 알고있는 양품 다이(known-good-die : KGD) 및 어셈블리 공정 수율은 문제가 되지 않는다. 따라서, 알고있는 양품 다이(KGD)가 패키지 스택을 조립하는데 이용될 수 있다. 하지만, 패키지 레벨 적층은 또 다른 문제점을 양산한다.
이러한 문제점들 중 하나는, 하부 패키지의 평탄성(flatness)/동일평면성(coplanarity)의 불균일함에 의해 야기되는 패키지-to-패키지 어셈블리 공정의 어려움이다. 다른 문제점은, 상부 패키지의 빈약한 열 발산능력으로부터 기인한다. 또 다른 문제점은, 상부 패키지와 하부 패키지 사이에서 더 많은 입력/출력 연결들을 형성하고자 하는 요구를 수용하기 위해서 서로 가깝게 붙어서 형성된 솔더 볼들 사이의 전기적인 단락이다. 또 다른 문제점은, 상부 패키지와 하부 패키지 사이에서 배선을 형성하는데 이용되는 I/O 솔더 볼들 각각의 최상부(top : 이하, 탑 이라고도 함) 표면이 몰드 플래시에 의해 부분적으로 덮혀지게 되는 경우에 발생하는바, 따라서, 배선 및 디바이스의 신뢰성이 감소하는 문제가 생긴다.
따라서, 신뢰성 있는 집적회로 패키징 시스템, 이를 제조하는 방법 및 디바이스 설계에 대한 요구가 여전히 존재하고 있으며, 여기서 상기 집적회로 패키징 시스템은 몰드 플래시 및 전기적인 단락으로부터 기인하는 신뢰성에 관한 문제점들을 감소시키면서도, 패키지들 사이에서 I/O 카운트 개수를 증가시킬 수 있다. 소비자들의 기대가 점점 더 커져가는 있다는 점과 의미 있는 제품 차별화를 위한 기회가 시장에서 점점 사라지고 있는 점과 더불어, 계속적으로 증대되고 있는 가격 경쟁 압력을 고려하면, 이들 문제점들에 대한 해결책을 찾는 것은 매우 중요한 일이다. 또한, 비용을 절감하고, 효율 및 성능을 향상시키며 경쟁 압력을 만족시키고자 하는 요구는, 이러한 문제들에 대한 해답을 더욱 빨리 찾아낼 것을 요구하고 있다.
이러한 문제들에 대한 해결책은 오랫동안 탐구되어 왔지만, 종래의 개발 노력들은 그 어떤 해결책도 가르치거나 제시하지 못하였다.
본 발명에 따르면 집적회로 패키징 시스템을 제조하는 방법이 제공되는바, 상기 방법은 제 1 기판 위의 제 1 디바이스와 상기 제 1 디바이스 위의 제 2 기판을 포함하는 바닥 패키지를 제공하는 단계, 상기 제 2 기판 위에 개구부를 구비한 봉입 물질을 상기 바닥 패키지 위에 형성하는 단계 및 상기 개구부 내에 전도성 포스트를 형성하는 단계를 포함한다.
본 발명에 따르면 집적회로 패키징 시스템이 제공되는바, 상기 집적회로 패키징 시스템은 제 1 기판 위의 제 1 디바이스와 상기 제 1 디바이스 위의 제 2 기판을 포함하는 바닥 패키지, 상기 제 2 기판 위에 전도성 포스트를 구비한 리드프레임 인터포저 및 봉입 물질을 포함한다.
본 발명의 몇몇 실시예들은 앞서 설명된 바와같은 본 발명의 실시태양들 이외의 또는 이들을 대체하는 다른 단계들 혹은 구성요소들을 갖는다. 상기 단계들 및 구성요소들은, 첨부된 도면들을 참조하여 후술될 발명의 상세한 설명부분을 읽음으로서 해당 기술분야의 당업자들에게 명확해질 것이다.
도1은 본 발명의 제 1 실시예에 따른 집적회로 패키징 시스템의 일부를 도시한 단면도이다.
도2는 본 발명의 일실시예에 따른 제조 단계에서 바닥 패키지의 일부를 도시한 단면도이다.
도3은 봉입 물질의 퇴적 동안에 도2의 구조를 도시한 도면이다.
도4는 봉입 물질의 퇴적 이후에 도3의 구조를 도시한 도면이다.
도5는 본 발명의 일실시예에 따라 전도성 포스트를 형성한 이후에 도4의 구조를 일부 도시한 단면도이다.
도6은 본 발명의 다른 일실시예에 따라 전도성 포스트를 형성한 이후의 도4의 구조를 일부 도시한 단면도이다.
도7은 본 발명의 다른 일실시예에 따라 전도성 포스트를 형성한 이후의 도4의 구조를 일부 도시한 단면도이다.
도8은 본 발명의 다른 일실시예에 따른 제조 공정의 초기 단계에서 바닥 패키지의 일부를 도시한 단면도이다.
도9는 제 2 기판을 제 1 디바이스에 결합한 이후의 도8의 구조이다.
도10은 봉입 물질을 형성한 이후에 도9의 구조를 도시한 도면이다.
도11은 본 발명의 다른 일실시예에 따른, 바닥 패키지의 일부를 도시한 부분 단면도이다.
도12는 본 발명의 다른 일실시예에 따른, 바닥 패키지의 일부를 도시한 부분 단면도이다.
도13은 본 발명의 다른 일실시예에 따른, 바닥 패키지의 일부를 도시한 부분 단면도이다.
도14는 본 발명의 다른 일실시예에 따른, 바닥 패키지의 일부를 도시한 부분 단면도이다.
도15는 본 발명의 다른 일실시예에 따른, 바닥 패키지의 일부를 도시한 부분 단면도이다.
도16은 본 발명의 다른 일실시예에 따른, 바닥 패키지의 일부를 도시한 부분 단면도이다.
도17은 본 발명의 다른 일실시예에 따른 집적회로 패키징 시스템의 부분 단면도이다.
도18은 본 발명의 다른 일실시예에 따른, 제조 공정의 초기 단계에서 제 2 기판을 도시한 부분 단면도이다.
도19는 본 발명의 다른 일실시예에 따른, 제조 단계 동안에 인터페이스를 포함하는 바닥 패키지의 부분 단면도이다.
도20은 인터포저를 통해 제 2 기판을 제 1 디바이스에 결합한 이후의 도19의 구조이다.
도21은 봉입 물질을 형성한 이후의 도20의 구조이다.
도22는 본 발명의 다른 실시예에 따른 제조 공정의 초기 단계에서 제 2 기판의 일부를 도시한 부분 단면도이다.
도23은 제 1 전도성 포스트를 형성한 이후의 도22의 구조이다.
도24는 제 2 패시베이션층을 형성한 이후의 도23의 구조이다.
도25는 인터페이스 1700를 형성한 이후의 도24의 구조이다.
도26은 후속 공정 이후의 도25의 구조이다.
도27은 본 발명의 다른 일실시예에 따른, 제조 단계 동안에 제 1 전도성 포스트와 인터페이스를 포함하는 바닥 패키지의 부분 단면도이다.
도28은 인터포저를 통해 제 2 기판을 제 1 디바이스에 결합한 이후의 도27의 구조이다.
도29는 봉입 물질 형성 이후의 도28의 구조이다.
도30은 본 발명의 일실시예에 따른 집적회로 패키징 시스템의 제조 방법에 대한 순서도이다.
다음의 실시예들은, 해당기술 분야의 당업자들이 본 발명을 만들고 이용할 수 있도록 충분히 자세하게 설명된다. 본 명세서에 개시된 바에 근거하여 다른 실시예들도 분명하다는 것이 이해되어야만 하며, 본 발명의 기술적 사상의 범위를 벗어남이 없이도, 시스템 변경, 프로세스 변경 또는 기계적 변경들이 만들어질 수도 있다는 것이 이해되어야만 한다.
후술될 발명의 상세한 설명에서, 수많은 특정한 세부사항들이 본 발명을 완전히 이해하도록 제공된다. 하지만, 본 발명은 이러한 특정한 세부사항들이 없이도 실시될 수도 있음은 명백할 것이다. 본 발명을 불명료하게 만드는 것을 회피하기 위해서, 널리 공지된 몇몇 회로들, 시스템 구성들, 및 공정 단계들은 상세히 설명되지 않았다.
시스템에 관한 실시예들을 도시하고 있는 도면들은 어느 정도 개략적인 도면들이며 축적대로 그려진 것은 아니다. 특히, 몇몇 치수들은 명확한 표현을 위한 것이며 그리고 도면에서 매우 과장되게 표현되었다. 이와 유사하게, 설명의 편의를 위해서 도면의 시점(view)들은 유사한 방향들을 보여주고는 있지만, 도면에서의 이러한 묘사는 거의 임의적인 것이다. 일반적으로, 본 발명은 임의의 방향에서 적용가능하다.
또한, 설명, 서술 및 이해의 간결 명확성을 위해서, 몇몇 피처들을 공통적으로 갖고 있는 것으로 개시 및 설명된 다수의 실시예들에서, 서로 간에 유사한 피쳐들은 유사한 참조번호로 통상적으로 서술될 것이다.
설명을 위한 목적으로, 본 명세서에서 사용된 "수평(horizontal)" 이라는 용어는, 그 방향에 상관없이, 제 1 기판의 통상적인 평면(또는 표면)에 평행한 평면으로 정의된다. "수직(vertical)" 이라는 용어는, 앞서 정의된 "수평"에 수직한 방향을 일컫는다. "위에(above)" , "밑에(below)" , "바닥(bottom)" , "탑(top)" , "사이드(side)(sidewall에서의 사이드)" , "위쪽(higher)" , "하부(lower)" , "상부(upper)" , "위에(over)" 및 "아래에(under)"와 같은 용어들은 도면에 도시된 바와 같이 상기 수평면에 대해서 정의된다. 본 명세서에서 사용된 "상에(on)" 라는 용어는, 구성요소들 간의 직접 접촉을 의미하며, 구성요소들 사이에 형성된 접착제를 포함하거나 혹은 포함하지 않을 수도 있다.
본 명세서에서 사용된 "프로세싱" 이라는 용어는, 설명된 구조를 형성하는데 필요한, 물질 또는 포토레지스트의 증착, 패터닝, 노광, 현상, 식각, 세정, 및/또는 이들 물질 또는 포토레지스트의 제거를 포함한다.
본 명세서에서 사용된 "일례(example)" 혹은 "예시적인(examplary)" 이라는 용어는, 사례 혹은 예시를 의미한다. 본 명세서에서 "일례" 혹은 "예시" 로서 설명된 임의의 양상들 혹은 실시예들은 다른 양상들 혹은 설계들 보다 더욱 선호되거나 혹은 더 장점이 있는 것으로 이해될 필요는 없다.
본 명세서에서 사용된 "제 1 " 및 "제 2 " 이라는 용어는 구성요소들을 서로 구분하기 위한 것이며 본 발명의 범위를 제한하고자 의도된 것이 아니다.
"전도성 포스트(conductive post)" 라는 용어는, 인접한 구조들 사이에서 솔더 볼에 의해 형성된 것이 아닌, 전기적인 상호연결을 의미하도록 정의된다.
다음의 도1 내지 도29는 집적회로 패키징 시스템을 형성하기 위한 예시적인 실시예들을 일례로서 도시한 것이며 이들 도면들은 본 발명을 제한하는 것으로 이해되어서는 않된다. 해당 기술분야에 잘 알려져 있으며 본 명세서에서 거듭 설명하고 있지 않은 다수의 통상적인 공정들이 도1 내지 도29에 선행되거나 혹은 후행될 수도 있다는 점을 유의해야 한다. 또한, 본 발명의 기술적 사상의 범위를 벗어남이 없이도, 다음에 설명될 프로세스들 및/또는 실시예들에 대해서 많은 변형들, 부가사항들 및/또는 생략이 적용될 수도 있다는 점이 이해되어야 한다. 예를 들어, 다음에 설명될 프로세스들 및/또는 실시예들은, 더 많은 단계 혹은 더 적은 단계 혹은 다른 단계들을 포함할 수도 있다. 또한, 이러한 단계들은 본 발명의 기술적 사상의 범위를 벗어남이 없이, 임의의 적절한 순서로 수행될 수도 있다.
또한, 본 명세서에 개시된 집적회로 패키징 시스템은, 메모리 회로, 로직 회로, 아날로그 회로, 디지털 회로, 패시브 회로, RF 회로, 또는 이들의 조합 등등과 같은 임의 개수의 적층 디바이스들 및/또는 패키지를 포함할 수도 있다는 점을 유의해야 한다. 또한, 본 명세서에서 설명된 실시예에 의해 제조된 집적회로 패키징 시스템이 프로세서 부품, 메모리 부품, 로직 부품, 디지털 부품, 아날로그 부품, 혼합-신호(mixed-signal) 부품, 전력 부품, 무선 주파수(RF) 부품, 디지털 신호처리기 부품, 미소-전자기계 부품, 광 센서 부품, 혹은 이들의 조합에서, 수 많은 구성들 및 방식으로 이용될 수 있다는 점을 유의해야 한다.
더 나아가, 하나 이상의 집적회로 패키징 시스템들이 매체 상에 한번에 준비될 수 있다는 점을 유의해야 하며, 이들 집적회로 패키징 시스템들은 후속 제조 공정에서 개별 혹은 다수개의 집적회로 패키지 어셈블리로 분리될 수 있다.
이제 도1을 참조하면, 본 발명의 제 1 실시예에 따른 집적회로 패키징 시스템(100)에 대한 부분 단면도가 도시되어 있다.
하나 이상의 실시예에서, 집적회로 패키지 시스템(100)은 팬-인-패키지-온-패키지(fan-in-package-on-package : FiPOP) 구성, 즉, 바닥(bottom) 패키지(104) 위에 탑 패키지(102)가 적층되는 3차원 패키지가 될 수 있다. 여기서, 각각의 패키지는 완전하게 테스트된 부품들을 포함할 수 있다. 일반적으로, 그리고 일례로서, 바닥 패키지(104)는 하나 이상의 디지털 회로, 아날로그 회로 혹은 혼성 회로를 구비한 미세한 볼 그리드 어레이형 패키지를 포함할 수 있는바, 바닥 패키지(104)의 마운트가능한 탑 표면은, 또 다른 패키지 혹은 부품(예컨대, 탑 패키지 102)이 그 위에 적층될 수 있는 랜드 패드를 제공한다. 또한, 일례로서, 탑 패키지(102)는 디지털 프로세서 또는 시스템 메모리를 위한 하나 이상의 디지털 회로, 아날로그 회로 혹은 메모리 스택을 포함할 수 있다.
해당 기술분야의 당업자라면 다음과 같은 점을 이해할 것인바, FiPOP 구성에 의해 제공되는 융통성 있는 설계는, 종래의 패키지-온-패키지(PoP)와 비교하여, 감소된 풋프린트 내에서 더 많은 다이와 더 큰 다이 사이즈를 수용할 수 있으며 이와 더불어, 탑 표면 상에 센터 볼 그리드 어레이 패턴을 이용하여 기성품(off the shelf) 메모리 패키지를 적층할 수 있는 유연성을 제공한다. 또한, FiPOP는, 로직 디바이스 제조업자가 바닥 패키지(104)를 제공하고 그리고 전형적으로는 메모리 디바이스 제조업자가 탑 패키지(102)를 제공하여, 테스트된 양품 패키지를 최종 사용자가 필요에 따라 구성할 수 있게 하는, 우수한 PoP 비지니스 모델을 여전히 이용할 수 있다.
하나 이상의 실시예에서, 바닥 패키지(104)는 제 1 기판(106)을 포함하는바, 제 1 기판(106)은 서로 평행하게 대향하는 제 1 표면(108) 및 제 2 표면(110)을 갖는다.
이 경우, 제 1 기판(106)은, 제 1 기판(106)의 제 1 표면(108) 상에 혹은 위에 형성된 집적회로 시스템과 외부 회로들을 전기적으로 상호연결시키기에 적합한, 캐리어 기판, 반도체 기판 또는 다층 구조(예컨대, 절연체에 의해 분리된 하나 이의 전도층들을 갖는 박판)를 포함할 수 있다. 다른 실시예에서, 제 1 기판(106)은, 제 1 기판(106)의 제 1 표면(108) 상에 혹은 위에 형성된 집적회로 시스템과 외부 회로들을 전기적으로 상호연결시키기에 적합한, 얇은 금속 시트(예컨대, 리드프레임) 또는 플라스틱 테이프 상의 전도성 도금 패턴을 포함할 수 있다.
하지만, 제 1 기판(106)이 이러한 일례들만으로 한정되지 않는다는 점을 유의해야 한다. 본 발명에 따르면, 제 1 기판(106)은, 집적회로 패키징 시스템(100)을 지지하거나 및/또는 집적회로 패키징 시스템과 전기적으로 인터페이싱하기 위한 인쇄회로기판 또는 다른 적절한 구조와 같은 상위 레벨 어셈블리에 집적회로 패키징 시스템을 결합시키는 것을 용이하게 하는 임의의 전기적인 상호연결 구조들을 포함할 수 있다. 또한, 예시적인 일례로서, 제 1 기판(106)의 제 2 표면(110)은 가령, 또 다른 집적회로 패키징 시스템(100)과 같은 또 다른 패키지 구조와 전기적으로 인터페이싱하도록 설계될 수도 있다.
하나 이상의 실시예에서, 제 1 기판(106)의 제 2 표면(110)은 가령, 볼 그리드 어레이 구조의 일부로서 형성된 솔더 볼과 같은, 외부 단자(112)를 포함할 수 있다. 상기 외부 단자(112)는 집적회로 패키징 시스템(100)과 외부 회로들 사이의 인터페이스 혹은 상호연결을 제공한다. 좀더 상세하게는, 제 1 기판(106) 내의 전기적 트레이스 시스템은, 외부 단자(112)로부터 전기적 신호를 수신할 수 있으며 그리고 상기 전기적 신호를 제 1 기판(106)의 제 2 표면(110)과 제 1 표면(108) 사이에서 전송할 수 있다. 또는 그 반대의 경우도 같다. 비록, 상기 실시예에서는 외부 단자(112)가 솔더 볼로서 도시되어 있지만, 상기 외부 단자는 가령, 핀 그리드 어레이(pin grid array) 혹은 랜드 그리드 어레이(land grid array)와 같이, 집적회로 패키징 시스템(100)과 외부 회로 사이에서 전기적인 접촉을 수립하는 임의의 인터페이스 연결 기술을 포함할 수 있다.
제 1 기판(106)의 제 1 표면(108) 상에 혹은 위에는 제 1 디바이스(114)가 형성된다. 제 1 디바이스(114)는, 해당 기술분야에 잘 알려져 있지만 본 명세서에서는 설명되고 있지 않은 접착제에 의해서 제 1 기판(106)에 부착될 수 있다. 하나 이상의 실시예에서, 제 1 디바이스(114)는 제로 필렛(zero fillet) 기법을 이용하여 제 1 기판(106)에 부착된다.
일반적으로, 제 1 디바이스(114)는, 수직적으로 적층되거나 혹은 동일 평면 내에 위치한 하나 이상의 액티브 디바이스들, 패시브 디바이스, 혹은 이들의 조합을 포함할 수 있다. 제 1 디바이스(114)는 적층형 디바이스, 모듈형 디바이스, ASIC 디바이스, 메모리 디바이스, RF 디바이스, 아날로그 디바이스 혹은 이들의 조합과 같이 전기적 신호들을 송신, 수신, 변조 및/또는 변경하는 하나 이상의 반도체 칩 혹은 다이를 일례로서 포함할 수도 있지만, 이에 한정되는 것은 아니다. 또한, 제 1 디바이스(114)는, 리디드 패키지(leaded package) 및 논-리디드(non-leaded) 패키지, 내부 적층 모듈 패키지, 플립-칩 패키지, 모듈형 패키지, ASIC 패키지, RF 패키지, 아날로그 패키지, 메모리 패키지, 적층 다이 패키지, 혹은 이들의 조합과 같이 전기적 신호를 송신, 수신, 변조 및/또는 변경하는 하나 이상의 집적회로 패키지를 일례로서 더 포함할 수도 있지만 이에 한정되는 것은 아니다. 또한, 제 1 디바이스(114)는 선행-몰딩된(pre-molded) 구조를 포함할 수도 있다.
하지만, 제 1 디바이스(114)가 다양한 사이즈들, 치수들 및 기능적 응용예들을 갖는 넓은 범위의 반도체 칩 및 집적회로 패키지 구조를 포괄한다는 것을 유의해야 하며, 그리고 칩의 유형 혹은 적용된 패키지 구조는 집적회로 패키지의 설계 세부사항들에 의해서만 제한된다라는 점을 유의해야 한다.
또한, 다음과 같은 점이 해당 기술분야의 당업자에게 명백할 것인바, 본 발명의 실시예들은 제 1 기판(106)에 제 1 디바이스(114)를 부착하기 전에 제 1 디바이스(114)에 대한 테스트를 허용하며, 따라서 알고있는 양품 다이 혹은 패키지가 제조 프로세서에서 사용되는 것을 보장할 수 있다. 또한, 제 1 기판(106)에 제 1 디바이스(114)를 부착한 이후, 이러한 어셈블리는 또 다른 패키지 시스템에 결합되기 전에 테스트될 수도 있다. 이러한 점은, 알고있는 양품 어셈블리가 최종 제품에 포함된다는 것을 보장하며, 따라서 집적회로 패키징 시스템(100)의 제조 공정 수율을 개선시킬 수 있다.
제 1 디바이스(114)는 가령, 본드 와이어와 같은 상호연결부(116)에 의해서 제 1 기판(106)의 제 1 표면(108)에 전기적으로 접속될 수 있다. 상호연결부(116)는 당업계에 널리 공지된 물질들 및 기법들을 이용하여 형성될 수 있으며 그리고 와이어 본드 장비의 기술력과 최소한도로 요구되는 동작 공간에 의해서만 제한된다. 일반적으로, 상호연결부(116)는 제 1 디바이스(114)의 둘레를 따른 하나 이상의 측면 부근에 위치될 수 있으며, 이에 의해서 옵셋 적층이 가능해지는바, 옵셋 적층은, 더 많은 제품이 집적회로 패키징 시스템(100)의 특정한 설계 요구사항들을 만족시키게 할 수 있다. 하지만, 다른 실시예에서, 제 1 디바이스(114)는 플립-칩 방법에 의해서 제 1 기판(106)에 전기적으로 연결될 수도 있다.
인터포저(118)가 제 1 디바이스(114) 상에 혹은 위에 마운트될 수 있으며 그리고 인터포저는 열 전도 능력이 있는 혹은 없는 다이 부착 물질, 스페이서, 잠재적인 파괴성 에너지 필드(potentially disruptive energy field)를 차단하기 위한 전자기 간섭 쉴드 혹은 이들의 조합을 포함할 수 있다. 또한, 상기 인터포저(118)는, 열 싸이클링(thermal cycling) 동안에 집적회로 패키징 시스템(100)이 경험할 수도 있는 뒤틀림(warpage)의 정도를 감소시키도록 특별히 설계될 수도 있다. 해당 기술분야의 당업자라면, 인터포저(118)의 두께가 상호연결부(116)의 루프 높이와 함께 변할 수도 있다는 점을 이해할 것이다. 하나 이상의 실시예에서, 인터포저(118)는 제 1 디바이스(114)의 중앙에 위치할 수 있으며 그리고 상호연결부(116)를 중첩 및/또는 둘러싸지 않는다. 다른 실시예에서, 인터포저(118)는 상호연결부(116)를 포함하여 제 1 디바이스(114)를 커버할 수 있으며, 이에 의해서 리드-인-필름(lead-in-film) 구조를 생성할 수 있다.
인터포저(118) 상에 혹은 위에 제 2 기판(120)이 형성될 수 있다. 이러한 경우, 제 2 기판(120)은 인터포저(118)에 의해 지지될 수 있다. 하나 이상의 실시예에서, 제 2 기판(120)은, 다른 집적회로 시스템 혹은 외부 회로들과 전기적으로 인터페이싱하기에 적합한, 인쇄회로기판, 반도체 기판 또는 다층 구조(예컨대, 절연체에 의해 분리된 하나 이의 전도층들을 갖는 박판)를 포함할 수 있다.
하지만, 제 2 기판(120)이 이러한 일례들에 한정되지 않는다는 점을 유의해야 한다. 본 발명에 따르면, 제 2 기판(120)은 바닥 패키지(104)와 다른 집적회로 시스템 및/또는 외부 회로를 전기적으로 상호연결하는 것을 용이하게 하는 임의의 전기적인 상호연결 구조를 포함할 수 있다. 예를 들어, 제 2 기판(120)은 마운트가능한 탑 표면을 제공할 수 있는 다른 패키지(예컨대, 반전된 내부 적층 모듈)를 포함할 수 있는바, 마운트가능한 상기 탑 표면은 또 다른 패키지 혹은 부품(예컨대, 탑 패키지 102)이 그 위에 적층될 수 있는 랜드 패드를 제공한다.
제 2 기판(120)은 상호연결부(116)에 의해서 제 1 기판(106)의 제 1 표면(108)에 전기적으로 연결될 수 있다. 일반적으로, 상호연결부(116)는 제 2 기판(120)의 둘레를 따라 하나 이상의 측면 부근에 위치될 수 있으며, 이에 의해서 전도성 포스트(122)의 형성이 가능해진다. 일반적으로, 전도성 포스트(122)는 제 2 기판(120) 상에 혹은 위에서 제 2 기판의 중앙에 위치될 수 있으며 그리고 상호연결부(116) 보다 안쪽에 위치될 수 있다. 해당 기술분야의 당업자라면, 원하지 않는 전기적 간섭 발생에 의해서만 제한되는 소정 거리만큼 전도성 포스트(122)가 상호연결부(116)로부터 옵셋될 필요가 있다는 점을 능히 이해할 것이다.
전도성 포스트(122)는 그 한쪽 끝이 노출되어 있으며 봉입 물질(encapsulation material)(124) 내에 형성된 내장 리드(embedded lead)가 될 수 있다. 전도성 포스트의 반대편 끝은 제 2 기판(120)의 탑 표면(128) 상에 형성되어 있는 본드 패드(126)에 전기적으로 연결될 수 있다. 하나 이상의 실시예에서, 본드 패드(126)는 전도성 트레이스를 포함할 수 있다.
전도성 포스트(122)는 어레이로서 혹은 집적회로 패키징 시스템(100)에 의해 요구되는 임의의 다른 방식으로서 배열 및/또는 구성될 수 있다. 특히, 전도성 포스트(122)의 배열 및/또는 구성은 전도성 포스트(122) 위에 여분의 전기 부품들(예컨대, 탑 패키지 102)을 마운트시키는 것이 가능하도록 유연성 있게 설계될 수 있다.
해당 기술분야의 당업자라면 전도성 포스트(122)가 임의의 디자인 혹은 형상을 가질 수 있음을 능히 이해할 것이다. 본 발명의 일실시예에 따르면, 전도성 포스트(122)의 디자인 혹은 형상은 중요하지 않으며, 중요한 점은 전도성 포스트가 전기적 신호의 전파를 허용한다는 점이다.
해당 기술분야의 당업자에게 다음과 같은 점이 이해될 것인바, 전도성 포스트(122)의 단면적 및/또는 전도성 포스트들 사이의 거리는, 제 2 기판(120)과 탑 패키지(102) 사이의 상호연결부로서 통상적으로 이용되었던 솔더 볼들의 단면적 및 이들 사이의 거리보다 더 작아질 수 있다. 따라서, 본 발명의 일실시예에 따른 방법, 구조 및 시스템은 더 조밀한/더 많은/더 증가된 I/O 카운트를 가능케하는바, 이는 전도성 포스트(122)가 더 가깝게 형성될 수 있기 때문이다. 따라서, 본 발명의 발명자들은, 탑 패키지(102)와 바닥 패키지(104) 사이의 전기적 상호연결들(예컨대, 전도성 포스트 122)의 밀도를 신뢰성 있게 증가시키는 방법을 발견하였다.
하나 이상의 실시예에서, 봉입 물질(124)은, 전기적 연결을 위해 전도성 포스트의 탑 표면(130)은 노출시킨 채로, 제 1 기판(106), 제 1 디바이스(114), 각각의 상호연결부(116), 인터포저(118), 제 2 기판(120) 및 전도성 포스트(122)를 둘러싸도록 형성될 수 있다. 일반적으로, 전도성 포스트(122)는 봉입 물질(124)의 몰딩 공정에 대해서 높은 유동-저항률(flow-resistivity)을 나타내는바, 이는 전도성 포스트(122)의 조성(composition) 때문이다.
탑 패키지(102)는 전도성 포스트(122) 상에 혹은 위에 형성될 수 있다. 일반적으로, 탑 패키지(102)는 액티브 디바이스, 패시브 디바이스, 혹은 이들의 조합을 포함할 수 있다. 좀더 상세하게는, 탑 패키지(102)는 리디드 패키지(leaded package) 및 논-리디드(non-leaded) 패키지, 내부 적층 모듈 패키지, 칩 스케일 패키지, 시스템 인 패키지(SIP), 플립-칩 패키지, 모듈형 패키지, ASIC 패키지, RF 패키지, 아날로그 패키지, 메모리 패키지, 적층 다이 패키지, 혹은 이들의 조합과 같이 전기적 신호를 송신, 수신, 변조 및/또는 변경하는 하나 이상의 집적회로 패키지를 일례로서 포함할 수도 있지만 이에 한정되는 것은 아니다. 또한, 탑 패키지(102)는 하나 이상의 반도체 칩 혹은 다이를 포함할 수 있다.
하지만, 탑 패키지(102)가 다양한 사이즈들, 치수들 및 기능적 응용예들을 갖는 넓은 범위의 반도체 칩 및 집적회로 패키지 구조를 포괄한다는 것을 유의해야 하며, 그리고 칩의 유형 혹은 적용된 패키지 구조는 집적회로 패키지의 설계 세부사항들에 의해서만 제한된다라는 점을 유의해야 한다.
또한, 다음과 같은 점이 해당 기술분야의 당업자에게 명백할 것인바, 본 발명의 실시예들은 전도성 포스트(122)에 탑 패키지(102)를 부착하기 전에 탑 패키지(102)에 대한 테스트를 허용하며, 따라서 알고있는 양품 다이 혹은 패키지가 제조 프로세서에서 사용되는 것을 보장할 수 있다. 또한, 전도성 포스트(122)에 탑 패키지(102)를 부착한 이후, 이러한 어셈블리는 또 다른 패키지 시스템에 결합되기 전에 테스트될 수도 있다. 이러한 점은, 알고있는 양품 어셈블리가 최종 제품에 포함된다는 것을 보장하며, 따라서 집적회로 패키징 시스템(100)의 제조 공정 수율을 개선시킬 수 있다.
일례로서, 탑 패키지(102)는 외부 단자(112)에 의해서 전도성 포스트(122)에 연결될 수 있다. 일반적으로, 외부 단자(112)는 탑 패키지(102)의 유형에 따라 솔더 볼 혹은 솔더 범프를 포함할 수 있다. 해당 기술분야의 당업자라면, 상호연결하기 이전에, 전도성 포스트(122) 혹은 외부 단자(112) 중 어느 하나가 OST(Organic Solderability Preservative) 혹은 이와 유사한 물질로 표면처리될 수 있음을 능히 이해할 것이다. 또한, 탑 패키지(102)와 전도성 포스트(122) 사이에서의 외부 단자(112)의 피치가, 전도성 포스트(122)가 없는 적층형 패키지에 비해서 더 작게 만들어질 수 있음이 이해되어야 하는바, 이는 전도성 포스트(122)가 각각의 외부 단자(112)에 대해 높이 감소를 제공하기 때문이다.
일례로서, 탑 패키지(102)가 볼 그리드 어레이 패키지라면, 탑 패키지(102)를 위한 어셈블리 공정 동안에 외부 단자(112)가 제작될 수 있으며 그리고 탑 패키지(102)가 플립 칩 유형의 패키지라면, 웨이퍼 제조 공정 동안에 외부 단자(112)가 형성될 수 있다.
다음과 같은 점을 해당 기술분야의 당업자들이 이해하게 될 것인바, 본 발명의 실시예는 인쇄회로기판(PCB : 미도시) 상에서 집적회로 패키징 시스템(100)에 의해서 요구되는 풋프린트 공간/면적을 감소시키는데 도움을 줄 수 있다. 예를 들어, 탑 패키지(102)를 바닥 패키지(104)에 전기적으로 연결하기 위해서 전도성 포스트(122)를 이용함으로써, 탑 패키지(102)를 제 1 기판(106)에 연결하기 위해서 와이어 본드들이 필요하지 않게 된다.
또한, 집적회로 패키징 시스템(100)이 탑 패키지(102)와 바닥 패키지(104)를 갖는 것으로 도시되어 있지만, 상기 집적회로 패키지 시스템(100)은 탑 패키지(102) 및 바닥 패키지(104) 상에 혹은 위에 적층된 추가 패키지들을 포함할 수도 있음을 유의해야 한다.
이제 도2 내지 도29를 참조하면, 도2 내지 도29는 몇몇개의 동일한 참조 번호들과 도1의 집적회로 패키징 시스템(100) 및 도1의 공정 단계들을 설명하는데 이용되었던 명명법을 포함한다. 이러한 참조 번호들 및 명명법에 대응하는 층들, 디바이스들, 패키지들, 구성들 및 공정 단계들은, 도1을 참조하여 설명된 내용들과 일반적으로 동일한 특성들(예컨대, 기능, 목적, 공정 기법 등)을 가짐을 유의해야 한다. 따라서, 이들에 대한 설명들은 도2 내지 도29를 위해서 상세히 반복되지는 않는다. 도1의 참조번호들에 대응하는 이러한 층들, 디바이스들, 패키지들, 구성들 및 공정 단계들에 대한 설명들은 도2 내지 도29에 포함된 동일한 참조 번호들을 위해서 포함된다.
이제 도2를 참조하면, 본 발명의 일실시예에 따른 제조 단계에 있는 바닥 패키지(104)의 부분 단면도가 도시된다. 상기 제조 단계에서, 제 1 기판(106), 제 1 디바이스(114), 상호연결부(116), 인터포저(118) 및 제 2 기판(120)을 포함하고 있는 바닥 패키지(104)는, 돌출부(202)를 포함하고 있는 탑 몰드 체이스(top mold chase)(200)에 정렬될 수 있는데, 상기 돌출부(202)는 제 2 기판의 탑 표면(128) 상에 형성된 본드 패드(126)에 정렬된다.
해당 기술분야의 당업자라면 다음을 이해할 것인바, 돌출부(202) 각각의 단면이 대응하는 본드 패드(126) 각각의 미러 이미지가 되도록(즉, 실질적으로 동일한 크기 및/또는 형상이 되도록), 돌출부(202)의 단면이 형성될 수 있다. 하지만, 각각의 돌출부(202)는 전술한 사례에 한정되는 것이 아니며, 대응 본드 패드(126)들 각각 보다 크거나 혹은 작게 구성될 수도 있다.
이제 도3을 참조하면, 봉입 물질(124)을 증착하는 동안의 도2의 구조가 도시되어 있다. 상기 제조 단계에서, 탑 몰드 체이스(200)는 바닥 패키지(104) 및 바닥 몰드 체이스(미도시)와 맞물린다.
각각의 돌출부(202)는 각각의 본드 패드(126)에 정렬되며 그리고 충분한 힘으로 서로 결합되기 때문에, 봉입 물질(124)을 증착하는 동안에 이들 사이의 계면에서 몰드 플래시(mold flash) 또는 몰딩수지 누설(mold bleed)이 발생하는 것을 방지할 수 있다. 상기 실시예에 대하여, 봉입 물질(124)은 본드 패드(126)들 각각은 노출시킨 채로 남기면서, 제 1 기판(106), 제 1 디바이스(114), 각각의 상호연결부(116), 인터포저(118) 및 제 2 기판(120) 위에 형성될 수 있다. 봉입 물질(124) 및 이를 이용한 몰딩 기법은 해당 기술분야에 널리 공지되어 있으며 본 명세서에서는 상세히 설명하지 않는다.
이제 도4를 참조하면, 봉입 물질(124)을 증착한 이후의 도3의 구조가 도시되어 있다. 이 제조 단계에서는, 봉입 물질(124)에 대해서 충분한 큐어링 시간(curing time)이 경과한 이후에 도3의 탑 몰드 체이스(200)가 제거된다. 탑 몰드 체이스(200)가 제거되면, 도3에 도시된 탑 몰드 체이스(200)의 돌출부(202) 각각은 봉입 물질(124) 내에 개구부(400)를 형성한다. 각각의 개구부(400)는 각각의 본드 패드(126)에 정렬되어 본드 패드(126) 위에 형성되는바, 이에 의해서 바닥 패키지(104)의 제 2 기판(120)으로의 전기적인 액세스 포인트가 제공될 수 있다. 해당 기술분야의 당업자라면 다음을 이해할 것인바, 봉입 물질(124)의 증착 동안에 탑 몰드 체이스(200)를 적용함으로써, 몰드 플래시 혹은 몰딩수지 누설이 발생할 가능성을 현저하게 감소시킬 수 있다.
이제 도5를 참조하면, 본 발명의 일실시예에 따라 전도성 포스트(122)를 형성한 이후의, 도4의 구조에 대한 부분 단면도가 도시된다. 하나 이상의 실시예에서, 도4의 상기 개구부(400)는 전해 도금법(electrolytic plating) 혹은 무전해 도금법(electroless plating)에 의해서 금속과 같은 전도성 물질로 채워질 수 있다. 일반적으로는, 전도성 포스트(122)의 높이가 봉입 물질(124)의 높이와 같아지는 때에 도금 단계가 종료될 수 있다. 하지만, 전도성 포스트(122)의 높이는 시스템 설계상의 요구사항에 따라, 봉입 물질(124)의 높이보다 더 높거나 혹은 더 낮아질 수도 있음을 유의해야 한다. 도금 단계가 종료되면, 전도성 포스트(122)는 제 2 기판(120)의 본드 패드(126)와 전기적 콘택을 형성한다.
해당 기술분야의 당업자라면 다음을 이해할 것인바, 상기 도금 단계 혹은 도금 공정은, 하나 이상의 전도성 물질을 이용하는 하나 이상의 도금 단계들로 수행될 수 있다.
본 발명의 다른 실시예에서, 전도성 포스트(122)는 화학기상증착(CVD) 또는 물리기상증착(PVD) 공정에 의해 형성될 수 있다. 예를 들면, 전도성 포스트(122)는 텅스텐 충진과 함께 Ti/TiN 장벽층을 이용하여 CVD 공정으로 형성될 수 있다. 이 경우, 텅스텐 핵형성 증착 시퀀스(tungsten nucleation deposition sequence)는, 텅스텐/티타늄 질화물 계면에서 불소 집중(fluorine concentration)을 감소(혹은 일소)시키기 위해서, 수소-기반의 플라즈마 처리를 적용할 수 있는데, 이에 의해서 콘택 저항을 감소시킬 수 있다. 전술한 바와 같이, CVD 공정 혹은 PVD 공정이 완료되면, 전도성 포스트(122)는 제 2 기판(120)의 본드 패드(126)와 전기적 콘택을 형성한다. 해당 기술분야의 당업자라면 다음을 이해할 것인바, 바닥 패키지(104)가 도1의 집적회로 패키징 시스템(100) 내에 통합될 준비가 되는 것은, 전도성 포스트(122)를 형성한 이후이다.
이제 도6을 참조하면, 본 발명의 다른 일실시예에 따라 도1의 전도성 포스트(122)를 형성하기 위한 공정의 부분 단면도가 도시되어 있다. 하나 이상의 실시예에서는, 전도성 물질(600)을 각각의 개구부(400) 안으로 압착(squeezing)함으로써, 가령 금속과 같은 전도성 물질(600)이 상기 개구부(400) 안을 채울 수 있다. 일반적으로, 이 공정은 전도성 물질(600)에 힘을 가하는 도구(602)를 채용하며, 이에 의해서 전도성 물질(600)에 충분한 힘을 가하여 제 2 기판(120)의 본드 패드(126)와 전기적인 접촉을 이루는 전도성 포스트(122)를 형성할 수 있다.
예시적인 일례로서, 전도성 물질(600)은, 프린팅 공정 이후에 열에 의해 큐어링될 수 있는 일종의 젤 타입 B-스테이지(B-stage) 전도성 물질을 포함할 수 있다. 하나 이상의 실시예에서, 스텐실(stencil) 마스크가 회로의 최상부 표면 상에 위치될 수도 있는데, 이는 전도성 물질(600)을 압착하기 이전에, 인접한 솔더 레지스트 표면들 위로 B-스테이지 전도성 물질이 흐르는 것을 방지하기 위한 것이다. 전도성 물질(600)은 스텐실 마스크 상에 압착될 수 있으며, 따라서 상기 개구부를 충진하고 그리고 스텐실 마스크가 제거된 이후에 전도성 포스트를 형성할 수 있다
해당 기술분야의 당업자라면 다음을 이해할 것인바, 바닥 패키지(104)가 도1의 집적회로 패키징 시스템(100) 내에 통합될 준비가 되는 것은 전도성 포스트(122)를 형성한 이후이다.
이제 도7을 참조하면, 본 발명의 일실시예에 따라 전도성 포스트(122)를 형성한 이후에 도4의 구조에 관한 부분 단면도가 도시되어 있다. 하나 이상의 실시예에서, 도4의 개구부(400)는 가령, 금속 핀(pin)과 같은 전도성 핀을 고정(fixing) 혹은 드롭 인(dropping in)시킴으로써 충진되어 전도성 포스트(122)를 형성할 수 있다. 제 2 기판(120)의 본드 패드(126)와 전도성 핀(즉, 전도성 포스트 122) 사이에서 전기적인 연결을 확보하기 위해서, 또한, 전도성 핀(즉, 전도성 포스트 122)과 본드 패드(126) 사이 혹은 전도성 핀과 봉입 물질(124) 사이에서 보이드 형성을 방지하기 위해서 접착제, 솔더, 열처리, 및 다른 유사한 방법들이 적용될 수 있다는 점을 유의해야 한다.
해당 기술분야의 당업자라면 다음을 이해할 것인바, 바닥 패키지(104)가 도1의 집적회로 패키징 시스템(100) 내에 통합될 준비가 되는 것은 전도성 포스트(122)를 형성한 이후이다.
이제 도8을 참조하면, 본 발명의 다른 실시예에 따라 초기 제조 단계에서 있는 바닥 패키지(104)의 부분 단면도가 도시되어 있다. 이 제조 단계에서, 제 2 기판(120)은 리드프레임 인터포저(800)로서 구성되어, 본드 패드(126) 위에 정렬된 전도성 포스트(122)를 포함할 수 있다. 제 1 기판(106)은 상호연결부(116)에 의해서 제 1 기판(106)에 전기적으로 연결된 제 1 디바이스(114)를 포함할 수 있다. 이 제조 단계에서, 제 2 기판(120)은 제 1 기판(106)에 정렬될 수 있다.
해당 기술분야의 당업자라면 다음을 이해할 것인바, 리드프레임 인터포저(800)는 하나의/단일의(single/unitary) 공정 단계에서 전도성 포스트(122) 각각이 형성되는 것을 허용하며, 따라서, 비용 및 시간이 소요되는 "포스트(post)" 형성 공정 단계를 제거할 수 있다. 또한, 리드프레임 인터포저(800)는 웨이퍼 레벨 공정에서 하나 이상의 제 2 기판(120) 위에 정렬될 수도 있다는 점을 유의해야 한다. 일반적으로, 리드프레임 인터포저(800)는 뒤틀림(warpage)을 방지하는데 도움을 주며, 바닥 패키지(104)의 동일평면성(coplanarity)을 개선하며 그리고 본드 패드(126), 전도성 포스트(122) 그리고 도1의 탑 패키지(102)의 외부 단자(112) 사이에서 발생할 수 있는 솔더 보이드 및 논-웨팅(non-wetting)을 감소시키는데 도움을 줄 수 있다.
리드프레임 인터포저(800)는 금속과 같은 전도성 물질로 만들어질 수 있으며 ㅎ혹은, 전도성 물질 및 유전체와 같은 비전도성 물질로 만들어질 수도 있다. 예를 들어 후자의 실시예는 전도성 물질로 만들어진 전도성 포스트(122)와 비-전도성 물질로 만들어진 스페이서 바(802)를 포함할 수 있다. 해당 기술분야의 당업자라면 다음을 이해할 것인바, 스페이서 바(802)는, 하나 이상의 바(bar) 혹은 인접한 전도성 포스트(122)를 상호연결하는 물질의 연속적인 시트를 포함할 수 있다. 일반적으로, 스페이서 바(802)는 리드프레임 인터포저의 최상부 표면(804)을 따라 형성될 수 있다.
하나 이상의 실시예에서, 리드프레임 인터포저(800)는 도1의 제 2 기판(120) 및/또는 바닥 패키지(104)에 대해 여분의 지지력을 제공하도록 구성될 수도 있으며, 따라서 기판 및/또는 패키지의 뒤틀림을 감소시키는데 도움을 줄 수 있다. 이러한 경우, 스페이서 바(802)는 예를 들어, 리드프레임 인터포저(800)와 제 2 기판(120)의 뒤틀림을 방지하는데 도움을 주는 단단한 물질로 구성될 수 있다.
이제 도9를 참조하면, 제 1 디바디스(114)를 제 2 기판(120)에 결합한 이후의 도8의 구조가 도시되어 있다. 하나 이상의 실시예에서, 제 2 기판(120)과 제 1 디바이스(114) 사이에 인터포저(118)가 형성될 수 있다. 제 1 디바이스(114)를 제 2 기판(120)에 부착한 이후에, 상호연결부(116)가 형성되어 제 2 기판(120)과 제 1 기판(106)을 전기적으로 연결한다.
이제 도10을 참조하면, 봉입 물질(124)을 형성한 이후의 도9의 구조가 도시되어 있다. 하나 이상의 실시예에서, 봉입 물질(124)은 제 1 기판(106), 제 1 디바이스(114), 각각의 상호연결부(116), 인터포저(118), 제 2 기판(120) 및 전도성 포스트(122)와 스페이서 바(802)를 포함하는 도8의 리드프레임 인터포저(800) 위에 형성될 수 있다. 봉입 물질(124)에 대한 충분한 큐어링 시간 이후에, 기계 칼날 혹은 그라인더와 같은 도구(1000)가 적용되어 리드프레임 인터포저(800) 위의 봉입 물질(124)을 제거할 수 있는데, 이에 의해서 도1의 전도성 포스트의 탑 표면(130)이 노출되는바, 이는 또 다른 부품과의 전기적 연결을 위한 것이다. 일반적으로, 전도성 포스트(122) 위에 형성된 봉입 물질(124)을 벗겨내도록 적절한 힘을 가함으로써, 상기 도구(1000)는 봉입 물질(124)을 제거한다.
해당 기술분야의 당업자라면 다음을 이해할 것인바, 상기 도구(1000)를 이용한 이후에 전도성 포스트(122) 위에 남아있는 임의의 봉입 물질 잔여물들은, 플라즈마 세정 혹은 이와 유사한 방법들에 의해서 제거될 수 있으며, 이에 의해서 후속 전기적 상호연결의 품질을 개선할 수 있다.
본 발명의 다른 실시예에서는, 도8의 리드프레임 인터포저의 최상부 표면(804)은 노출시킨 채로, 제 1 기판(106), 제 1 디바이스(114), 각각의 상호연결부(116), 인터포저(118), 제 2 기판(120) 및 리드프레임 인터포저(800) 위에 봉입 물질(124)이 형성될 수 있다. 봉입 물질(124)에 대한 충분한 큐어링 시간 이후에, 상기 도구(1000)가 또한 적용되어, 몰드 플래시와 같은 여분의 봉입 물질(124)을 리드프레임 인터포저(800)의 상부로부터 제거할 수 있는바, 따라서 후속 전기적 상호연결을 위하여 전도성 포스트의 탑 표면(130)을 더욱 노출시킬 수 있다.
봉입 물질(124) 및 몰딩 기법은 해당 기술분야에 널리 공지되어 있으므로 본 명세서에서 상세히 설명하지 않는다.
해당 기술분야의 당업자라면 다음을 이해할 것인바, 전도성 포스트(122) 위에 형성된 봉입 물질(124)을 도구(1000)에 의해 제거한 이후에, 바닥 패키지(104)가 도1의 집적회로 패키징 시스템(100) 내에 통합될 준비가 된다.
이제 도11을 참조하면, 본 발명의 다른 실시예에 따른 바닥 패키지(104)에 대한 부분 단면도가 도시되어 있다. 본 실시예에 따른 바닥 패키지(104)는 도1의 바닥 패키지(104)와 유사하다. 하지만, 도1의 인터포저(118)가 전자기 간섭 쉴드 혹은 무선주파수 간섭 쉴드와 같은 쉴드(1100)로 대체되었다는 점에서, 본 실시예와 도1의 실시예는 서로 다르다.
일반적으로, 상기 쉴드(1100)는 텅빈 공간(void space)(1102)을 둘러싸는바, 이는 제 1 디바이스(114)를 포함할 수도 있다. 상기 쉴드(1100)는 상기 텅빈 공간(1102)과 같은 공간에서 전자기 에너지를 차단하거나 혹은 포함할 수도 있다. 상기 쉴드(1100)는 예컨대, 금속 충진 에폭시(metal filled epoxy)와 같은 낮은 임피던스를 갖는 전기전도성 접착제 혹은 솔더에 의해서 제 1 기판(106)에 부착될 수 있다. 또한, 상기 쉴드(1100)는 흡수한 전자기 에너지를 방출하기 위해서 접지원에 전기적으로 연결될 수도 있다.
상기 쉴드(1100)는, 가령, 구리, 구리 합금, 알루미늄 혹은 강철(steel)과 같은 연속적인 금속 물질로 구성될 수 있으며 혹은 구리, 구리 합금, 알루미늄, 또는 강철로 표면 코팅된 연속적인 플라스틱 물질로 구성될 수도 있다. 하지만, 상기 쉴드(1100)의 구성은 전술한 물질들로 제한되는 것은 아님을 유의해야 한다. 본 발명의 범위에 따르면, 상기 쉴드(1100)의 조성은 전자기 에너지를 흡수 및/또는 방출할 수 있는 임의의 물질을 포함할 수 있다.
하나 이상의 실시예에서, 상기 쉴드(1100)는 예컨대 펀칭에 의해서 형성된 개구(1104)를 측면(1106)에 포함하도록 설계될 수도 있다. 일반적으로, 각각의 측면(1106)은 하나 이상의 개구(1104)를 포함하도록 형성될 수도 있다. 하지만, 형성되는 개구(1104)의 개수는, 오직 상기 쉴드(1100)에 요구되는 구조적인 강도, 전자기 에너지를 차단 혹은 흡수할 수 있는 쉴드(1100)의 능력 및/또는 제 1 디바이스(114) 위에 봉입 물질(124) 형성하기 위해 요구되는 용이성에만 제한된다는 점을 유의해야 한다. 상기 개구(1104)는 봉입 물질(124)의 분산을 용이하게 할 수 있다는 점을 유의해야 한다.
일반적으로, 개구(1104)는 쉴드(1100)의 측면(1106)을 따라 있는 임의 위치에 형성될 수 있다. 측면(1106)을 따라 개구(1104)의 위치를 결정함에 있어 제한사항은, 전자기 에너지를 차단 혹은 흡수할 수 있는 쉴드(1100)의 능력이다.
통상적으로, 상기 쉴드(1100) 및 개구(1104)는 전자기 에너지를 가장 잘 차단 혹은 흡수하고 그리고 쉴드(1100)의 텅빈 공간(1102) 내에 위치한 제 1 디바이스(114) 위로 봉입 물질(124)이 도포되는 것을 용이하게 하는 방식으로 형성된다.
해당 기술분야의 당업자라면 다음을 이해할 것인바, 상기 쉴드(1100)는 제 2 기판(120)을 지지하도록 및/또는 제 1 디바이스(114) 위에서 도1의 탑 패키지(102)의 형성을 지지하도록 설계될 수 있다. 하나 이상의 실시예에서, 제 2 기판(120)은 상기 쉴드(1100) 상에 혹은 위에 형성될 수 있다.
이제 도12를 참조하면, 본 발명의 다른 실시예에 따른 바닥 패키지(104)에 대한 부분 단면도가 도시되어 있다. 본 실시예에 따른 바닥 패키지(104)는 도1의 바닥 패키지(104)와 유사하다. 하지만, 도1의 인터포저(118)가 제 2 디바이스(1200)로 대체되었다는 점에서, 본 실시예와 도1의 실시예는 서로 다르다.
일반적으로, 제 2 디바이스(1200)는 해당 기술분야에 공지되어 있는 표면 마운트 기법을 이용하여 제 2 기판(120)에 전기적으로 연결될 수 있다. 또한, 제 2 디바이스(1200)는 해당 기술분야에 널리 알려져 있지만 본 명세서에서는 설명하고 있지 않은 공지된 접착제에 의해서 제 1 디바이스(114)에 부착될 수도 있다. 하나 이상의 실시예에서, 제 2 디바이스(1200)는 제로 필렛 기법을 이용하여 제 1 디바이스(114)에 부착된다.
일반적으로, 제 2 디바이스(1200)는, 수직적으로 적층되거나 혹은 동일 평면 내에 위치한 하나 이상의 액티브 디바이스들, 패시브 디바이스, 혹은 이들의 조합을 포함할 수 있다. 제 2 디바이스(1200)는 적층형 디바이스, 모듈형 디바이스, ASIC 디바이스, 메모리 디바이스, RF 디바이스, 아날로그 디바이스 혹은 이들의 조합과 같이 전기적 신호들을 송신, 수신, 변조 및/또는 변경하는 하나 이상의 반도체 칩 혹은 다이를 일례로서 포함할 수도 있지만, 이에 한정되는 것은 아니다. 또한, 제 2 디바이스(1200)는, 리디드 패키지(leaded package) 및 논-리디드(non-leaded) 패키지, 내부 적층 모듈 패키지, 플립-칩 패키지, 모듈형 패키지, ASIC 패키지, RF 패키지, 아날로그 패키지, 메모리 패키지, 적층 다이 패키지, 혹은 이들의 조합과 같이 전기적 신호를 송신, 수신, 변조 및/또는 변경하는 하나 이상의 집적회로 패키지를 일례로서 더 포함할 수도 있지만 이에 한정되는 것은 아니다.
하지만, 제 2 디바이스(1200)가 다양한 사이즈들, 치수들 및 기능적 응용예들을 갖는 넓은 범위의 반도체 칩 및 집적회로 패키지 구조를 포괄한다는 것을 유의해야 하며, 그리고 칩의 유형 혹은 적용된 패키지 구조는 집적회로 패키지의 설계 세부사항들에 의해서만 제한된다라는 점을 유의해야 한다.
또한, 다음과 같은 점이 해당 기술분야의 당업자에게 명백할 것인바, 본 발명의 실시예들은 제 2 기판(120)에 제 2 디바이스(1200)를 부착하기 전에 제 2 디바이스(1200)에 대한 테스트를 허용하며, 따라서 알고있는 양품 다이 혹은 패키지가 제조 프로세서에서 사용되는 것을 보장할 수 있다. 이러한 점은, 알고있는 양품 어셈블리가 최종 제품에 포함된다는 것을 보장하며, 따라서 집적회로 패키징 시스템(100)의 제조 공정 수율을 개선시킬 수 있다.
이제 도13을 참조하면, 본 발명의 다른 실시예에 따른 바닥 패키지(104)에 대한 부분 단면도가 도시되어 있다. 본 실시예에 따른 바닥 패키지(104)는 도1의 바닥 패키지(104)와 유사하다. 하지만, 도1의 제 1 디바이스(114)가 하나 이상의 시스템-인-패키지 디바이스(1300) 및/또는 패시브 디바이스(1302)로 대체되었다는 점에서, 본 실시예와 도1의 실시예는 서로 다르다.
적어도 하나의 실시예에서, 하나 이상의 시스템-인-패키지 디바이스(1300)는 본 명세서에서 설명하고 있진 않지만 해당 기술분야에 널리 공지된 표면 마운트 기법에 의해서 제 1 기판(106)의 제 1 표면(108) 및/또는 제 2 기판의 탑 표면(128)에 전기적으로 부착될 수 있다. 해당 기술분야의 당업자라면 다음을 이해할 것인바, 시스템-인-패키지 디바이스(1300)는 도1의 집적회로 패키징 시스템의 기능 통합성을 향상시킬 뿐만 아니라, 제 1 기판(106)에 전기적으로 부착되는 경우 제 2 기판(120)을 위한 기계적인 지지를 또한 제공한다.
또한, 해당 기술분야의 당업자라면 다음을 이해할 것인바, 하나 이상의 시스템-인-패키지 디바이스(1300)를 이용함으로써, 집적회로 패키징 시스템(100)에 대해서 낮은 프로파일을 유지하면서도, 패키지-인-패키지 설계를 위한 다양한 3차원 통합 체계 및 대안적인 설계 구조가 얻어질 수 있다. 예를 들어, 시스템-인-패키지 디바이스(1300)를 채용함으로써 집적회로 패키징 시스템(100)의 수직 적층 높이가 감소될 수 있다. 그 이유는, 와이어 본드 연결은 와이어 본드 루프 높이를 수용하기 위해서 제 2 기판(120)의 옵셋(offset)을 요구하는 것이 일반적인데, 상기 시스템-인-패키지 디바이스(1300)는 이러한 와이어 본드 연결을 채용하지 않기 때문이다.
적어도 하나의 실시예에서, 하나 이상의 시스템-인-패키지 디바이스(1300)는 상호연결부(116)의 안쪽에서 제 2 기판의 탑 표면(128) 위에 형성될 수 있다. 이 경우, 상호연결부(116)의 안쪽에 있는 제 2 기판의 탑 표면(128)의 적어도 일부분 상에 혹은 위에 전도성 포스트(122)가 여전히 위치할 수 있다.
일반적으로, 패시브 디바이스(1302)는 저항, 캐패시터, 인덕터, 혹은 이들의 조합을 포함할 수 있지만 이에 한정되는 것은 아니다. 하나 이상의 실시예에서, 상기 패시브 디바이스(1302)는 해당 기술분야에 널리 공지된 표면 마운트 기법에 의해서 제 1 기판(106)에 부착될 수 있다.
이제 도14를 참조하면, 본 발명의 다른 실시예에 따른 바닥 패키지(104)에 대한 부분 단면도가 도시되어 있다. 본 실시예에 따른 바닥 패키지(104)는 도1의 바닥 패키지(104)와 유사하다. 하지만, 도1의 제 2 기판(120)이 내부 적층 모듈(1400)로 대체되었다는 점에서, 본 실시예와 도1의 실시예는 서로 다르다.
하나 이상의 실시예에서, 내부 적층 모듈(1400)은 인터포저(118)에 의해서 제 1 디바이스(114) 위에 부착 및 위치될 수 있다. 이 경우, 내부 적층 모듈(1400)은 반전될 수 있으며 그리고 상호연결부(116)에 의해서 제 1 기판(106)에 전기적으로 연결될 수 있다. 도1의 실시예에 관하여, 전도성 포스트(122)는 내부 적층 모듈(1400)의 본드 패드(126)에 전기적으로 연결될 수 있다.
이제 도15를 참조하면, 본 발명의 다른 실시예에 따른 바닥 패키지(104)에 대한 부분 단면도가 도시되어 있다. 본 실시예에 따른 바닥 패키지(104)는 도1의 바닥 패키지(104)와 유사하다. 하지만, 도1의 제 1 디바이스(114)가 하나 이상의 플립-칩 디바이스(1500) 및 하나 이상의 지지 구조체(1502)로 대체되었다는 점에서, 본 실시예와 도1의 실시예는 서로 다르다.
하나 이상의 실시예에서, 하나 이상의 플립-칩 디바이스(1500)는 본 명세서에서 설명되진 않지만 해당 기술분야에 널리 공지된 표면 마운트 기법에 의해서 제 1 기판(106)의 제 1 표면(108)에 전기적으로 부착될 수 있다. 해당 기술분야의 당업자라면 다음을 이해할 것인바, 플립-칩 디바이스(1500)는 도1의 집적회로 패키징 시스템의 기능 통합성을 향상시킬 뿐만 아니라, 필요하다면, 제 2 기판(120)을 위한 기계적인 지지를 또한 제공한다.
또한, 해당 기술분야의 당업자라면 다음을 이해할 것인바, 하나 이상의 플립-칩 디바이스(1500)를 이용함으로써, 집적회로 패키징 시스템(100)에 대해서 낮은 프로파일을 유지하면서도, 패키지-인-패키지 설계를 위한 다양한 3차원 통합 체계 및 대안적인 설계 구조가 얻어질 수 있다. 예를 들어, 플립-칩 디바이스(1500)를 채용함으로써 집적회로 패키징 시스템(100)의 수직 적층 높이가 감소될 수 있다. 그 이유는, 와이어 본드 연결은 와이어 본드 루프 높이를 수용하기 위해서 제 2 기판(120)의 옵셋(offset)을 요구하는 것이 일반적인데, 상기 플립-칩 디바이스(1500)는 이러한 와이어 본드 연결을 채용하지 않기 때문이다.
또한, 바닥 패키지(104)는 플립-칩 디바이스(1500)의 외각에서 제 2 기판(120)의 주변을 따라 형성된 하나 이상의 지지 구조체(1502)를 포함할 수 있다. 상기 지지 구조체(1502)는 제 2 기판(120)에 대한 추가적인 지지를 제공할 수도 있으며 또는 제 2 기판(120)을 전적으로 지지할 수도 있다(즉, 이 경우 제 2 기판 120은 플립-칩 디바이스 1500와 접촉하지 않는다). 하나 이상의 실시예에서, 상기 지지 구조체(1502)는, 제 1 기판(106)과 제 2 기판(120) 사이에서 여분의 전기 연결들(즉, 상호연결부 116에 부가하여)을 제공하는 전도성 물질로 형성될 수도 있다. 다른 실시예에서, 상기 지지 구조체(1502)는, 비전도성 물질로 형성될 수도 있다.
이제 도16을 참조하면, 본 발명의 다른 실시예에 따른 바닥 패키지(104)에 대한 부분 단면도가 도시되어 있다. 본 실시예에 따른 바닥 패키지(104)는 도1의 바닥 패키지(104)와 유사하다. 하지만, 도1의 인터포저(118)가 리드-인-필름 인터포저(lead-in-film interposer)(1600)로 대체되었다는 점에서, 본 실시예와 도1의 실시예는 서로 다르다.
이 실시예에 있어서, 제 1 기판(106)과 제 1 디바이스(114) 사이의 상호연결부(116)는, 리드-인-필름 인터포저(1600)에 의해서 부분적으로 봉입될 수도 있다. 하나 이상의 실시예에서, 상기 리드-인-필름 인터포저(1600)는 비-전도성 접착제를 포함할 수도 있다. 리드-인-필름 인터포저(1600)가 B-스테이지형 물질인 접착제 혹은 봉지재(encapsulant)를 포함하는 다른 실시예에서, 상기 구조는 와이어-인-필름 구조로 지칭될 수도 있다. B-스테이지형 물질은, 와이어 스윕(wire sweep) 문제를 일으키지 않고도 본드 와이어를 내부에 수납할 수 있을 정도로 충분히 부드러우며 그리고 단단한 상태로 큐어링될 수 있다. 해당 기술분야의 당업자라면 다음을 이해할 것인바, 리드-인-필름 인터포저(1600)는 상호연결부(116)와 전기적으로 절연될 수 있으며 및/또는 상호연결부(116)를 기계적으로 지지할 수 있다.
이제 도17을 참조하면, 본 발명의 다른 실시예에 따른 집적회로 패키징 시스템(100)에 대한 부분 단면도가 도시되어 있다. 본 실시예에 따른 집적회로 패키징 시스템(100)은 도1의 집적회로 패키징 시스템(100)과 유사하다. 하지만, 본드 패드(126)와 전도성 포스트(122) 사이에 인터페이스(1700)를 형성하였다는 점에서, 본 실시예와 도1의 실시예는 서로 다르다. 하나 이상의 실시예에서, 상기 인터페이스(1700)는 솔더 온 패드(SOP) 기법이라고 지칭될 수 있다. 본 명세서의 실시예들에 관하여, 상기 인터페이스(1700)는 2개의 전도성 영역들 사이에 형성된 저저항의 전기적 콘택으로 정의된다.
일반적으로, 상기 인터페이스(1700)는 금속질(metallic) 및 금속간화합물(inter-metallic compound)을 포함하는 전도성 물질들로 형성될 수 있다. 해당 기술분야의 당업자라면 다음을 이해할 것인바, 상기 인터페이스(1700)는 본드 패드(126)와 전도성 포스트(122) 사이의 접착력을 향상시키며, 뿐만 아니라 인터페이스(1700)의 부드러운 성질때문에, 탑 패키지(102)로부터 전달된 스트레스를 이완시키는데 도움을 줄 수 있다. 또한, 해당 기술분야의 당업자라면 다음을 이해할 것인바, 상기 인터페이스(1700)의 리플로우 성질 때문에, 전도성 포스트(122)는 리플로우 동안에 상기 인터페이스(1700) 위에 용이하게 정렬될 수 있다.
특히, 인터페이스(1700)와 전도성 포스트(122) 둘다는, 패키지들 사이에서 더 미세한 피치 I/O 카운트와 패키지들 사이에서 증가된 이격(stand-off)을 요구하는, 통상적인 고밀도 패키지 온 패키지의 문제점들에 대한 해결책을 제공한다. 예를 들어, 인터페이스(1700) 혹은 전도성 포스트(122)의 높이는 쉽게 조절될 수 있으며, 따라서, 패키지들 사이에서 필요로 하는 이격 높이(stand-off height)를 수용할 수 있는 쉬운 방법을 설계자에게 제공할 수 있다. 또한, 인터페이스(1700)와 전도성 포스트(122)의 조합은 보다 고밀도인 I/O 카운트를 허용하는바, 이는 더 두꺼운 상호연결부가 없어도 이격 높이(stand-off height) 문제를 해결할 수 있는 이들의 능력때문이다.
이제 도18을 참조하면, 본 발명의 다른 실시예에 따른 초기 제조 단계에 있는 제 2 기판(120)에 대한 부분 단면도가 도시되어 있다. 이 제조 단계에서, 인터페이스(1700)는 제 2 기판의 탑 표면(128) 상에 위치한 본드 패드(126) 상에 혹은 위에 형성될 수 있다.
이제 도19를 참조하면, 본 발명의 다른 실시예에 따른 제조 단계 동안에 인터페이스(1700)를 포함하는 바닥 패키지(104)에 대한 부분 단면도가 도시되어 있다. 본 실시예에 따른 바닥 패키지(104)와 이를 형성하는 방법은 도8의 바닥 패키지(104)와 유사하다. 하지만, 본드 패드(126)와 전도성 포스트(122) 사이에 인터페이스(1700)를 형성한 점에서, 본 실시예와 도8의 실시예는 서로 다르다.
이제 도20을 참조하면, 인터포저(118)를 통해 제 1 디바디스(114)를 제 2 기판(120)에 결합한 이후의 도19의 구조가 도시되어 있다. 본 실시예에 따른 바닥 패키지(104)와 이를 형성하는 방법은 도9의 바닥 패키지(104)와 유사하다. 하지만, 본드 패드(126)와 전도성 포스트(122) 사이에 인터페이스(1700)를 형성한 점에서, 본 실시예와 도9의 실시예는 서로 다르다. 이 실시예에 대해서, 리드프레임 인터포저(800)의 전도성 포스트(122)는 인터페이스(1700)를 통해서 본드 패드(126)에 전기적으로 연결될 수 있다.
이제 도21을 참조하면, 봉입 물질(124)을 형성한 이후의 도20의 구조가 도시되어 있다. 본 실시예에 따른 바닥 패키지(104)와 이를 형성하는 방법은 도10의 바닥 패키지(104)와 유사하다. 하지만, 본드 패드(126)와 전도성 포스트(122) 사이에 인터페이스(1700)를 형성한 점에서, 본 실시예와 도9의 실시예는 서로 다르다.
해당 기술분야의 당업자라면 다음을 이해할 것인바, 전도성 포스트(122) 위에 형성된 봉입 물질(124)을 도구(1000)에 의해 제거한 이후에, 바닥 패키지(104)가 도17의 집적회로 패키징 시스템(100) 내에 통합될 준비가 된다.
이제 도22를 참조하면, 본 발명의 다른 실시예에 따라, 초기 제조 단계에 있는 제 2 기판(120)에 대한 부분 단면도가 도시되어 있다. 이 제조 단계에서, 제 2 기판(120)은, 본드 패드(126)를 노출시키는 개구부(2202)를 포함하는 제 2 기판의 탑 표면(128) 상에 혹은 위에 형성된 제 1 페시베이션층(2200)을 포함한다. 일례로서, 상기 제 1 페시베이션층(2200)은 유전물질을 포함할 수도 있다.
이제 도23을 참조하면, 제 1 전도성 포스트(2300)를 형성한 이후의 도22의 구조가 도시된다. 제 1 전도성 포스트(2300)는 도22의 개구부(2200)내에서 본드 패드(126) 위에 혹은 상에 형성될 수 있다. 해당 기술분야의 당업자라면 다음을 이해할 것인바, 제 1 전도성 포스트(2300)는 예컨대, 도5의 도금 방법, 도6의 압착 방법 및/또는 도7의 고정/드롭인 방법에 의해서 형성될 수 있다. 하지만, 상기 제 1 전도성 포스트(2300)의 형성 방법은 전술한 일례들로 제한되지 않으며, 개구부(2202) 내에 저저항의 전기적 연결을 형성할 수 있는 임의의 방법으로 제조될 수 있음을 유의해야 한다.
이제 도24를 참조하면, 제 2 페시베이션층(2400)을 형성한 이후의 도23의 구조가 도시되어 있다. 이 제조 단계에서, 이제 제 2 기판(120)은, 제 2 기판의 탑 표면(128) 상에 혹은 위에 형성된 제 1 페시베이션층(2200), 제 1 페시베이션층(2200) 내에 형성된 제 1 전도성 포스트(2300), 그리고 상기 제 1 페시베이션층(2200) 상에 혹은 위에 형성된 제 2 페시베이션층(2400)을 포함한다. 상기 제 2 페시베이션층(2400)은, 제 1 전도성 포스트의 탑 표면(2404)을 노출시키는 개구부(2402)를 포함하도록 프로세싱되었다. 일례로서, 상기 제 2 페시베이션층(2400)은 유전 물질을 포함할 수도 있다.
이제 도25를 참조하면, 인터페이스(1700)를 형성한 이후의 도24의 구조가 도시된다. 인터페이스(1700)는 도24의 개구부(2402) 내에서 도24의 제 1 전도성 포스트의 탑 표면(2404) 상에 혹은 위에 형성될 수 있다. 해당 기술분야의 당업자라면 다음을 이해할 것인바, 형성되는 인터페이스(1700)의 양은, 원하는 이격 높이(stand-off height)에 따라 달라질 것이다. 도17에서와 같이, 인터페이스(1700)는 접착력을 향상시키고, 스트레스 전달 및 정렬을 개선할 수 있다.
이제 도26을 참조하면 후속 공정이후의 도25의 구조가 도시된다. 이 제조 단계에서, 도25의 제 1 페시베이션층(2200)과 제 2 페시베이션층(2400) 둘다는, 본 명세서에는 개시되어 있지 않지만 해당 기술분야에 잘 알려진 공정들에 의해서 제거될 수 있다. 제 1 페시베이션층(2200)과 제 2 페시베이션층(2400)의 제거에 후속하여, 이제 제 2 기판의 탑 표면(128)은 본드 패드(126) 상에 혹은 위에 형성된 제 1 전도성 포스트(2300)와 상기 제 1 전도성 포스트(2300) 상에 혹은 위에 형성된 인터페이스(1700)를 포함한다.
이제 도27을 참조하면, 본 발명의 일실시예에 따른 제조 단계에서 제 1 전도성 포스트(2300)와 인터페이스(1700)를 포함하는 바닥 패키지(104)에 대한 부분 단면도가 도시된다. 본 실시예에 따른 바닥 패키지(104) 및 이를 형성하는 방법은 도8의 바닥 패키지(104)와 유사하다. 하지만, 본드 패드(126) 상에 혹은 위에 제 1 전도성 포스트(2300)를 형성하고 상기 제 1 전도성 포스트(2300) 상에 혹은 위에 인터페이스(1700)를 형성한다는 점에서, 본 실시예와 도8의 실시예는 서로 다르다. 이 실시예에서, 리드프레임 인터포저(800)의 전도성 포스트(122)는 제 1 전도성 포스트(2300)와 인터페이스(1700)를 통해서 본드 패드(126)에 전기적으로 연결될 수 있다.
이제 도28을 참조하면, 인터포저(118)를 통해 제 1 디바이스(114)와 제 2 기판(120)을 결합한 이후의 도27의 구조가 도시되어 있다. 본 실시예에 따른 바닥 패키지(104) 및 이를 형성하는 방법은 도9의 바닥 패키지(104)와 유사하다. 하지만, 본드 패드(126)와 전도성 포스트(122) 사이에 제 1 전도성 포스트(2300)와 인터페이스(1700)를 형성한다는 점에서, 본 실시예와 도9의 실시예는 서로 다르다.
이제 도29를 참조하면, 봉입 물질(124)을 형성한 이후의 도28의 구조가 도시되어 있다. 본 실시예에 따른 바닥 패키지(104) 및 이를 형성하는 방법은 도10의 바닥 패키지(104)와 유사하다. 하지만, 본드 패드(126)와 전도성 포스트(122) 사이에 제 1 전도성 포스트(2300)와 인터페이스(1700)를 형성한다는 점에서, 본 실시예와 도10의 실시예는 서로 다르다.
해당 기술분야의 당업자라면 다음을 이해할 것인바, 전도성 포스트(122) 위에 형성된 봉입 물질(124)을 도구(1000)에 의해 제거한 이후에, 바닥 패키지(104)가 도17의 집적회로 패키징 시스템(100) 내에 통합될 준비가 된다.
이제 도30을 참조하면, 본 발명의 일실시예에 따라 집적회로 패키징 시스템(100)을 제조하는 방법(3000)에 대한 순서도가 도시된다. 상기 방법(3000)은 다음을 포함한다. 블록 3002에서, 제 1 기판 위의 제 1 디바이스와 상기 제 1 디바이스 위의 제 2 기판을 포함하는 바닥 패키지가 제공된다. 블록 3004에서, 상기 제 2 기판 위에 개구부를 갖는 봉입 물질을 상기 바닥 패키지 위에 형성한다. 그리고 블록 3006에서 상기 개구부 내에 전도성 포스트를 형성한다.
결과적인 방법들, 프로세스들, 장치들, 디바이스들, 제품들 및/또는 시스템은 직접적이며(straightforward), 비용면에서 효과적이며, 복잡하지 않으며, 응용가능성이 높으며, 정확하며, 민감하며 그리고 효과적이다. 그리고 용이하고, 효율적이며 그리고 경제적인 제조예, 응용예 및 사용예를 위해서 공지의 부품들을 적용함으로써 구현될 수 있다.
따라서, 본 발명은 매우 다양한 장점들을 갖는다는 점이 발견되었다. 본 발명의 이러한 장점들 중 하나는, 솔더 볼 대신에 전도성 포스트를 이용함으로써, 탑 패키지와 바닥 패키지 사이의 I/O 리드들(leads)의 밀도를 증가시킬 수 있다는 점이다.
본 발명의 다른 장점은 전도성 포스트를 적용함으로써, 바닥 패키지와 탑 패키지 사이에서의 솔더 볼 연결에서 통상적인 문제점이었던 몰드 플래시의 발생(테이프 보조 몰딩 방법으로 인한)을 방지할 수 있다는 점이다.
본 발명의 다른 장점은 제 1 전도성 포스트와 인터페이스를 이용함으로써, 이격 높이 조절 및 미세한 피치의 I/O 카운트가 가능해졌다는 점이다.
본 발명의 다른 장점은 인터페이스를 적용함으로써, 전도성 포스트와 본드 패드 사이에서 혹은 하나 이상의 전도성 포스트들 사이이에 접착력, 스트레스 전달, 그리고 정렬특성을 개선시킬 수 있다는 점이다.
본 발명의 다른 장점은 비용절감, 시스템 단순화, 및 성능 개선이라는 해당 분야의 경향을 충분히 지원 및 서비스할 수 있다는 점이다.
결과적으로, 이러한 본 발명의 장점들 및 다른 장점들은 기술수준을 적어도 다음 레벨로 향상시킬 수 있다.
비록, 본 발명은 특정한 최적 실시모드에 관하여 설명되었지만, 앞서 설명된 내용을 참조한다면, 수많은 대체예들, 수정예들 및 변형예들이 가능함은 해당 기술분야의 당업자에게 명백할 것이다. 따라서, 본 발명은 첨부된 청구항들의 범위내에 속하는 이러한 모든 대체예들, 수정예들 및 변형예들을 포괄하도록 의도된다. 본 명세서에서 이제까지 설명된 모든 내용들 또는 첨부된 도면에서 도시된 모든 내용들은, 예시적이며 비제한적인 의미로 해석되어야만 한다.
102 : 탑 패키지 104 : 바닥 패키지
106 : 제 1 기판 120 : 제 2 기판
114 : 제 1 디바이스 1200 : 제 2 디바이스
116 : 상호연결부 112 : 외부 단자
118 : 인터포저 122 : 전도성 포스트
124 : 봉입 물질 126 : 본드패드

Claims (10)

  1. 집적회로 패키징 시스템을 제조하는 방법으로서,
    제 1 기판 위의 제 1 디바이스와 상기 제 1 디바이스 위의 제 2 기판을 포함하는 바닥(bottom) 패키지를 제공하는 단계;
    상기 제 2 기판 위에 개구부를 구비한 봉입 물질(encapsulation material)을 상기 바닥 패키지 위에 형성하는 단계; 및
    상기 개구부 내에 전도성 포스트(conductive post)를 형성하는 단계
    를 포함하는 집적회로 패키징 시스템을 제조하는 방법.
  2. 제1항에 있어서,
    상기 개구부 내에 전도성 포스트를 형성하는 단계는,
    도금법(plating)을 이용하는 것을 특징으로 하는 집적회로 패키징 시스템을 제조하는 방법.
  3. 제1항에 있어서,
    상기 개구부 내에 전도성 포스트를 형성하는 단계는,
    전도성 물질을 상기 개구부 내에 압착(squeezing)하는 것을 특징으로 하는 집적회로 패키징 시스템을 제조하는 방법.
  4. 제1항에 있어서,
    상기 개구부 내에 전도성 포스트를 형성하는 단계는,
    상기 전도성 포스트를 고정(fixing) 혹은 드롭 인(dropping in) 시키는 것을 특징으로 하는 집적회로 패키징 시스템을 제조하는 방법.
  5. 제1항에 있어서,
    상기 봉입 물질을 상기 바닥 패키지 위에 형성하는 단계는,
    본드 패드 위에 정렬된 돌출부를 구비한 탑 몰드 체이스(top mold chase)를 이용하는 것을 특징으로 하는 집적회로 패키징 시스템을 제조하는 방법.
  6. 집적회로 패키징 시스템으로서,
    제 1 기판 위의 제 1 디바이스와 상기 제 1 디바이스 위의 제 2 기판을 포함하는 바닥 패키지;
    상기 제 2 기판 위에 전도성 포스트를 구비한 리드프레임 인터포저(leadframe interposer); 및
    봉입 물질
    을 포함하는 집적회로 패키징 시스템.
  7. 제6항에 있어서,
    상기 리드프레임 인터포저는 전도성 물질과 비-전도성 물질로 형성되는 것을 특징으로 하는 집적회로 패키징 시스템.
  8. 제6항에 있어서,
    상기 리드프레임 인터포저는 스페이서 바(spacer bar)에 의해 상호연결되는 각각의 전도성 포스트를 포함하는 것을 특징으로 하는 집적회로 패키징 시스템.
  9. 제6항에 있어서,
    상기 리드프레임 인터포저는 캐리어 기판의 탑(top) 패키지에 상호연결되는 것을 특징으로 하는 집적회로 패키징 시스템.
  10. 제6항에 있어서,
    상기 제 1 디바이스와 상기 제 2 기판은 상기 제 1 기판에 전기적으로 연결되는 것을 특징으로 하는 집적회로 패키징 시스템.
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