JP5383024B2 - 多層半導体パッケージ - Google Patents

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Description

本開示は、半導体パッケージングに関する。
電子デバイスは、多数の半導体部品、例えばいくつかのマイクロチップを使用することが多い。いくつかのデバイスは、典型的には、別個のマイクロチップの組がその上に直接取り付けられたプリント回路板（ＰＣＢ）基板を備える「マルチチップモジュール」として実装されることができる。かかるマルチチップモジュールによって、回路密度を高め、小型化を増進することができるが、こうしたモジュールはまた、嵩高くなることがある。
マルチチップモジュールの寸法を低減させ、それによってそれらのモジュールの有効密度を高める方法の１つに、ダイまたはチップを垂直に積層することがある。この手法の従来技術による例には、例えば、ＰＣＢ上の空間を節減することができるパッケージ・オン・パッケージ（ＰｏＰ）構成やパッケージ・イン・パッケージ（ＰｉＰ）構成がある。これらのパッケージは、例えば、約１５平方ｍｍ程度、高さ約２ｍｍとすることができる。
いくつかのパッケージ設計では、ダイの上にインターポーザを配置する。例えば、Ｓｈｉｍらの米国特許第６８６１２８８号は、「積層半導体パッケージの製造方法は、基板を設け、その基板上に第１の半導体デバイスを実装することを含む。第１の半導体デバイスの上に、インターポーザが基板と対向して支持される。このインターポーザは、基板に電気的に接続される。次いで、インターポーザ上に第２の半導体デバイスが実装される。」という内容を開示する。要約書を参照されたい。しかし、この設計では、パッケージングされたダイの面積よりも遙かに大きい面積のパッケージとなることがある。
米国特許第６８６１２８８号
上記に鑑みて、改良された半導体パッケージ、およびパッケージング方法が求められている。
半導体パッケージは、上部側に半導体ダイが実装され、そのダイの上部にインターポーザ基板を備えたベース基板を備えることができる。インターポーザ基板の底部側は、垂直コネクタによってベース基板の上部側に電気的に結合されることができる。インターポーザ基板の上部側は、追加の電子部品を実装するように実質的に露出している。べース基板およびインターポーザ基板は、これらの基板上に実装される部品同士が、垂直コネクタによって互いに電気的に結合され得るように、入出力（Ｉ／Ｏ）端子を備えて構成されることができる。このベース基板はまた、ＰＣＢなどの追加の電子部品に電気的に結合されることができる。
一実施形態では、半導体パッケージは、第１の外周によって画定される第１および第２の主要平坦表面を有する第１の基板と、第１の基板の第２の主要平坦表面に電気的に結合された第１の半導体ダイと、第２の外周によって画定される第１および第２の主要平坦表面を有する第２の基板と、第２の基板の第１の主要平坦表面を、第１の基板の第２の主要表面に電気的に結合させるように構成された第１の複数の垂直コネクタと、半導体ダイと第１の基板の第２の表面との間に位置し、かつ、垂直コネクタの少なくともいくつかの少なくとも一部分を包含する第１の封入樹脂とを備え、これらの垂直コネクタは、第１の外周および第２の外周内に実質的に配置され、第２の基板の第２の主要平坦表面は、１つまたは複数の電子部品を受けるように実質的に利用可能である。第１の半導体ダイは、フリップチップ構成で、第１の基板の第２の主要平坦表面に電気的に結合されることができる。他の実施形態では、第１の半導体ダイは、少なくとも１つのボンドワイヤを用いて、第１の基板の第２の主要平坦表面に電気的に結合される。
このパッケージは、第１の基板の第２の表面と、第２の基板の第１の表面との間に位置する第２の封入樹脂をさらに備えることができる。いくつかの実施形態では、第１の封入樹脂と第２の封入樹脂とは、連続した封入樹脂を備える。さらなる実施形態では、第１の複数の垂直コネクタの少なくとも１つは、ボンド・オン・リード（ＢＯＬ）接続を備える。追加の実施形態では、第１の複数の垂直コネクタの少なくとも１つは、スタッドバンプを備える。いくつかの実施形態では、第１の封入樹脂は、エポキシ材料、熱硬化性材料、および熱可塑性材料の少なくとも１つを含む。
いくつかの実施形態では、第２の基板の第２の主要平坦表面は、電子部品を受けるように構成される。第２の基板の第２の主要平坦表面は、ボールグリッドアレイを受けるようにさらに構成されることができ、このボールグリッドアレイの少なくとも一部分は、約０．２５ｍｍから約１．０ｍｍの間のボールピッチを有する。他の実施形態では、第２の基板の第２の主要平坦表面は、フリップチップ部品、クワッドフラットパッケージ、リードなしクワッドフラットパッケージ、モールドパッケージ、または受動部品の少なくとも１つを受けるように構成されることができる。半導体パッケージの他の実施形態では、第１の外周は、複数の外周側部を備え、第１の複数の垂直コネクタの少なくともいくつかは、これらの外周側部の２つ、３つ、または４つ以上に位置する。いくつかの実施形態では、第１の複数の垂直コネクタの少なくともいくつかは、第１および第２の外周の少なくとも１つに沿って、概ね直径方向に対向する。
追加の実施形態では、第１の基板は第１の基板縁部を有し、第１の半導体ダイは第１のダイ縁部を有し、第１のダイ縁部と、第１の基板縁部との間の水平距離は、約０．２５ｍｍから約１．５ｍｍの間である。さらなる実施形態では、この距離は、約０．２５ｍｍから約１．０ｍｍの間である。他の実施形態では、この水平距離は、垂直コネクタの幅にほぼ等しい。さらなる実施形態では、第１の基板に面した第１の半導体ダイの表面と、第２の基板の第１の主要平坦表面との間の垂直距離は、約０．２ｍｍ未満である。
他の実施形態では、半導体パッケージは、第３の外周によって画定される第１および第２の主要平坦表面を有する第３の基板と、第３の基板の第２の主要平坦表面に電気的に結合された第２の半導体ダイと、第１の基板の第１の主要平坦表面を、第３の基板の第２の主要平坦表面に電気的に結合させるように構成された第２の複数の垂直コネクタとをさらに備える。
追加の実施形態では、半導体パッケージの製造方法は、第１の基板と、半導体ダイと、第２の基板と、１つまたは複数の垂直コネクタとを設け、第１および第２の基板がどちらとも、第１および第２の主要平坦表面を有するステップと、第１の基板の第２の主要平坦表面と、第２の基板の第１の主要平坦表面と、１つまたは複数の垂直コネクタの少なくとも１つとによって、ダイを第２の基板の第２の主要平坦表面に電気的に結合させるステップであって、少なくとも１つまたは複数の垂直コネクタを、第１の基板の第２の主要平坦表面に結合させるステップを含む、ダイを電気的に結合させるステップと、ダイと第１の基板との間に封入樹脂を設けるステップであって、この封入樹脂が、垂直コネクタの少なくとも１つまたは複数を、第１の基板の第２の主要平坦表面に結合させるステップの後に設けられ、第２の基板の第２の主要平坦表面が、１つまたは複数の電子部品を受けるように実質的に利用可能である、封入樹脂を設けるステップとを含む。この方法は、第１の基板と第２の基板との間に封入樹脂を設けるステップをさらに含むことができる。封入樹脂の一部分が、ダイと第１の基板との間にあってもよく、また、一部分が第１の基板と第２の基板との間にあってもよく、これらの部分は実質的に同時に設けられる。いくつかの実施形態では、封入樹脂は、印刷封入、トランスファモールド、ノーフローアンダーフィル分注、または他のモールド、アンダーフィル、もしくは封入工程によって設けられる。
本方法のいくつかの実施形態では、ダイを第２の基板の第２の主要平坦表面に電気的に結合させるステップは、ダイを第１の基板の第２の主要表面に電気的に結合させるステップと、１つまたは複数の垂直コネクタによって、第１の基板の第２の表面を、第２の基板の第１の表面と電気的に結合させるステップとを含むことができる。第１の基板の第２の主要平坦表面によって、ダイを第２の基板の第２の主要平坦表面に電気的に結合させるステップは、複数のはんだボールを用いて、ダイを第１の基板の第２の主要平坦表面に取り付けるステップと、１つまたは複数の垂直コネクタとはんだボールとをほぼ同時にリフローするステップとを含むことができる。
本方法のさらなる実施形態では、第１の基板は第１の縁部を有し、ダイは第１の縁部を有し、ダイの第１の縁部と、第１の基板の第１の縁部との間の水平距離は、約０．２５ｍｍから約１．５ｍｍの間である。追加の実施形態では、この水平距離は、約０．２５ｍｍから約１．０ｍｍの間である。
本方法のいくつかの実施形態では、半導体ダイを取り付けるステップと、第２の基板を設けるステップとは、実質的に同時に実施される。他の実施形態では、本方法は、追加の半導体デバイスを第２の基板の第２の主要平坦表面に電気的に結合させるステップをさらに含む。
開示の技術の他の実施形態は、本明細書に開示の方法の１つまたは複数の実施形態に従って製造された半導体パッケージを含む。
いくつかのさらなる実施形態では、半導体パッケージは、第１の外周によって画定される第１および第２の主要平坦表面を有する第１の基板であって、第２の主要平坦表面が、そこに結合された半導体ダイを有する第１の基板と、第２の外周によって画定される第１および第２の主要平坦表面からなる第２の基板であって、この第２の基板の第１の主要平坦表面が、１つまたは複数の垂直コネクタによって、第１の基板の第２の主要平坦表面に効果的に結合される第２の基板とを備え、垂直コネクタは、第１の外周および第２の外周内に実質的に配置され、第１の基板は第１の基板縁部を有し、ダイは第１の基板縁部を有し、第１のダイ縁部と、第１の基板縁部との間の水平距離は、約０．２５ｍｍから約１．５ｍｍの間である。
開示の技術の前述その他の目的、特徴、および利点は、添付の図を参照しながら読み進む以下の詳細な説明からより明白となるであろう。
本願および本特許請求の範囲では、単数形「１つの（ａ、ａｎ）」および「その（ｔｈｅ）」は、文脈において別段の明白な指示がない限り、その複数形も含む。さらに、用語「含む（ｉｎｃｌｕｄｅ）」は「含む、備える（ｃｏｍｐｒｉｓｅ）」を意味する。さらに、用語「結合される（ｃｏｕｐｌｅｄ）」は、電気的、電磁的、または機械的に結合あるいは連結されることを意味し、結合される品目間の中間要素の存在を排除するものではない。
開示の方法の例示的な実施形態の動作は、提示の便宜上、特定の連続した順序で説明されるが、開示の実施形態は、開示のこの特定の連続した順序以外の動作順序をも含み得ることを理解されたい。例えば、順に説明する諸動作は、場合によっては順序変更し、または並行して実施されることができる。さらに、簡潔に説明するために、添付の図は、開示のシステム、方法、および装置が、他のシステム、方法、および装置と共に使用され得る様々な形（本開示に基づけば、当業者には容易に理解できる）を示すことはできない。さらに、本説明では、「製造する（ｐｒｏｄｕｃｅ）」および「設ける（ｐｒｏｖｉｄｅ）」などの用語を用いて、開示の方法を説明することがある。これらの用語は、実施され得る実際の動作の高度な抽象化（ａｂｓｔｒａｃｔｉｏｎ）である。例えば、ある部品を「設ける（ｐｒｏｖｉｄｉｎｇ）」とは、その部品を使用可能にする、または追加の部品と共に構成可能とすることを意味し得る。これらの用語に対応する実際の動作は、特定の実装形態に応じて変わることがあり、本開示に基づけば、当業者には容易に理解可能である。
用語「水平な（ｈｏｒｉｚｏｎｔａｌ）」は、本明細書では、部品の向きに関わらず、適当な部品の対向した表面の主要平坦面の平面にあるとして定義される。用語「垂直な（ｖｅｒｔｉｃａｌ）」は、先ほど定義した「水平な」に概ね垂直な方向を指す。「上（ｏｎ）」、「上に（ａｂｏｖｅ）」、「下（ｂｅｌｏｗ）」、「底部に（ｂｏｔｔｏｍ）」、「上部に（ｔｏｐ）」、「側部に（ｓｉｄｅ）」、「より高い（ｈｉｇｈｅｒ）」、「より低い（ｌｏｗｅｒ）」、「下の（ｕｎｄｅｒ）」などの用語は、水平面に関して定義される。
（半導体パッケージの例示的実施形態）
図１は、半導体パッケージ１００の一実施形態の平面図である。パッケージ１００は、半導体ダイ１２０に対して、ダイ１２０（この図では点線で示される）およびベース基板１３０の上部などに効果的に配置されたインターポーザ基板１１０を備えることができる。いくつかの実施形態では、基板１１０と１３０とは、ほぼ同じ水平面積を有する。他の実施形態では、これらの基板は、かなり異なる水平面積を有してもよい。図１の実施形態は、基板１１０は、基板１３０よりも僅かに小さいものとして示す。インターポーザ基板１１０は、ダイ１２０またはベース基板１３０に電気的に結合させるための１つまたは複数のＩ／Ｏ端子１４０を備えることができ、これらの端子１４０は所望のように配置されることができる。
図２は、図１の線２−２に沿ったパッケージ１００の側断面図を示す。図２に示されるように、インターポーザ基板１１０は、基板１１０の縁部によって形成された外周によって画定される、２つの対向した主要平坦表面、すなわち上部表面１１２と、底部表面１１４とを備える。ベース基板１３０も同様に、基板１３０の縁部によって形成された外周によって画定される、２つの対向する主要平坦表面、すなわち上部表面１３２と、底部表面１３４とを備える。ベース基板１３０は、インターポーザ基板１１０のＩ／Ｏ端子１４０に類似し得る１つまたは複数のＩ／Ｏ端子１４２を備えることができる。（図のいくつかの機構、例えば端子１４０、１４２は、本実施形態の他の機構をより明白に示すために、簡略化された形で描かれている。）端子１４０、１４２は、基板表面上のある点と、その表面上の別の点との間で、または異なる基板表面間で電気信号を搬送するように構成されることができる。
図２の実施形態では、ダイ１２０は、複数のはんだボール１２２、またはダイ１２０をベース基板端子１４２の１つまたは複数に電気的に結合させる類似の電気接続部を用いて、フリップチップ構成で実装される。ベース基板１３０は、代表的な垂直コネクタ１５０、１５４などの１つまたは複数の垂直コネクタによって、インターポーザ基板１１０に電気的に結合されることができる。このようにして、ベース基板１３０からの電気接続部は、ダイ１２０をインターポーザ基板１１０まで「包み込む（ｗｒａｐｐｅｄ ａｒｏｕｎｄ）」ことができる。いくつかの実施形態では、垂直コネクタ１５０は、基板１１０、１３０の縁部を越えて水平に延びることはなく、したがって、コンパクトなパッケージが可能となる。
図１に示されるように、パッケージ１００は、垂直コネクタ１５０、１５２、１５４、１５６によって例示されるように、垂直コネクタがパッケージ１００の１つ、２つ、３つ、または４つ以上の縁部付近に配置されるように構成されることができる。かかるコネクタの例示的な実施形態について以下で説明する。図２に示されるように、パッケージ１００は、基板１１０と１３０との間、ならびにダイ１２０と基板１１０、１３０の一方または両方との間に材料１６０をさらに備えることができる。いくつかの実施形態では、材料１６０は、封入樹脂を含み、アンダーフィル工程（例えば、針分注、ノーフローアンダーフィル）によって付着される。本明細書および本特許請求の範囲では、「封入樹脂」とは、２つ以上の部品間の空間を概ね画定し、２つ以上の部品間の間隙を少なくとも部分的に充填する働きをし、かつ／または、１つまたは複数の基板の外周に位置して、パッケージの形状を少なくとも部分的に画定し、かつ／または、パッケージの領域を封止する、パッケージ内の材料を指す。この封入樹脂は、例えば、所定の熱伝導率、所定の電気伝導率、および環境汚染物質に対するバリアをもたらすことができる。封入樹脂には、いくつかの適当な材料、例えば、エポキシ材料、熱硬化性材料、または熱可塑性材料が使用され得る。いくつかの実施形態では、これらの材料は、フィラー粒子と共に使用され、他の実施形態では、これらの材料は、フィラー粒子なしで使用される。他の実施形態では、材料１６０は、オーバーモールド封入工程を用いて付着される。（ベース基板１３０をより明白に示すために、図１では材料１６０は示されていない。）ベース基板１３０を、他の回路素子または部品、例えばプリント回路板などに電気的に結合させるために、はんだボール１７０または他の電気接続部が設けられてもよい。
パッケージ１００は、装着表面上のパッケージ１００によって占められる面積（例えば、プリント回路板）が、ダイ１２０の水平面積よりも僅かだけ大きくなるように構成されることができる。いくつかの実施形態では、ダイ１２０の縁部１２４と、ベース基板１３０の縁部１３６（または、同様に、インターポーザ基板１１０の縁部）との間の距離ｄ２は、約０．２５ｍｍから約１ｍｍの間である。いくつかのチップスケールパッケージ（ＣＳＰ）設計における同様の距離は、例えば、約２ｍｍから約３ｍｍとなり得る。しかし、パッケージ１００はまた、その面積がダイ１２０の面積よりも遙かに大きくなるように設計されてもよい。さらなる実施形態では、パッケージ１００は、ベース基板１３０上に配置され、そこに電気的に結合される多数の半導体ダイ（図示せず）を備えることができる。
他の実施形態では、基板１１０の上部表面１１２は、端子１４０、１４２に結合された追加の半導体ダイ（または他の電子部品）によって少なくとも部分的に占められる。（おそらくは基板１１０、１３０に類似の）追加の基板が、こうした追加の基板を端子１４０、１４２に電気的に結合させる（おそらくは垂直コネクタ１５０、１５２、１５４、１５６に類似の）垂直コネクタを用いて追加のダイの上に配置されてもよい。したがって、パッケージ１００は、多数の基板層の間に挟まれた多数のダイを備えることができる。
パッケージ１００のいくつかの構成の利点の１つは、Ｉ／Ｏ端子がパッケージの上部表面と底部表面との両方に現れるように構成され得ることである。さらに、インターポーザ基板１１０の上部表面１１２の大部分、または全体が端子１４０に利用可能である。上部表面１１２は、平坦またはほぼ平坦な装着表面をもたらすことができ、一方、他のパッケージでは、実装表面を途切れさせる（ｉｎｔｅｒｒｕｐｔ）、ダイ用のモールドキャップなどの隆起機構（ｒａｉｓｅｄ ｆｅａｔｕｒｅ）を有することもある。パッケージ１００のこれらの機構によって、多数の半導体部品の３次元集積を促進することができる。
さらなる実施形態では、図３は、パッケージ１００の上部に電子部品１８０が実装されたパッケージ１００の側断面図を示す。電子部品１８０は、インターポーザ基板１１０の上部表面１１２にある端子１４０の１つまたは複数によって、パッケージ１００に電気的に結合されることができる。一実施形態では、端子１４０、１４２、および垂直コネクタ１５０、１５２、１５４、１５６は、電子部品１８０とダイ１２０とを電気的に結合させるように構成されることができる。別の実施形態では、端子１４０、１４２、および垂直コネクタ１５０は、電子部品１８０とはんだボール１７０との間の１つまたは複数の電気接続部となるように構成されることができる。さらなる実施形態では、端子１４０、１４２、および垂直コネクタ１５０は、電子部品１８０と、ダイ１２０と、はんだボール１７０との間の電気接続部を形成するように構成されることができる。
いくつかの実施形態では、パッケージ１００のダイ１２０は、マイクロプロセッサまたは他のマイクロチップであり、電子部品１８０は、ダイ１２０と共に動作することができる記憶素子を含んだパッケージである。他の実施形態では、電子部品１８０は、例えば、１つまたは複数の追加のプロセッサ、１つまたは複数のディスクリート部品（例えば、受動または能動部品）、フリップチップ部品、クワッドフラットパッケージ（ＱＦＰ）、リードなしクワッドフラットパッケージ（ＱＦＮ）、モールドパッケージ、またはそれらの組合せを備える。
図３は、電子部品１８０が、インターポーザ基板１１０に接続するためのボールグリッドアレイ（ＢＧＡ）１８２を備えるものとして示す。いくつかの半導体パッケージには、パッケージの周縁領域に沿って、ＢＧＡを受けるための実装表面が設けられ、その実装表面の中央またはその付近に隆起機構（例えば、パッケージ内のダイ用のモールドキャップ）を有する。ＢＧＡを用いた追加のデバイスが、かかるパッケージ上に実装される場合、ＢＧＡのボールピッチは、通常、追加のデバイスを隆起機構の上で持ち上げるのに十分なほど大きくなるように選択される。かかるデバイスでは、ボールピッチは、例えば、約０．６５ｍｍでよい。図３のパッケージ１００のいくつかの実施形態では、インターポーザ基板１１０の概ね平坦な上部表面１１２は、電子部品１８０のＢＧＡ１８２によって、電子部品１８０を隆起領域の上で持ち上げる必要がない。したがって、ＢＧＡ１８２のピッチは、少なくともいくつかの従来技術による設計におけるピッチよりも小さくすることができる。このより小さいＢＧＡピッチによって、パッケージ全体の高さをより小さく（例えば、いくつかの実施形態では、基板１３０の底部表面１３４から基板１１０の上部表面１１２まで約０．２８ｍｍ）し、それと同時にＢＧＡ１８２をより高密度にすることが可能となる。例えば、いくつかの実施形態では、ボールピッチは、約０．２５ｍｍから０．３ｍｍの間とすることができるが、他の実施形態では、ボールピッチは、それよりも小さくても大きくてもよい。いくつかのさらなる実施形態では、電子部品１８０は、ワイヤボンディングまたは当技術分野で既知の他の技術を用いて基板１１０に接続されることができる。パッケージ１００の代替実施形態では、インターポーザ基板１１０の上部表面１１２は、１つまたは複数の隆起機構を備えることができる。
図４は、半導体パッケージ４００の側断面図である。この実施形態では、パッケージ４００は、パッケージ１００に類似している。しかし、図４の実施形態では、ダイ４２０が、フリップチップとしてではなく、ダイ４２０をベース基板４３０に電気的に結合させるボンドワイヤ４４４、４４６を用いてワイヤボンディングされたダイとして構成される。半導体パッケージ４８０（または他の電子部品）が、パッケージ４００の上部に実装されることができる。
垂直コネクタ１５０のいくつかの実施形態が、パッケージ１００、４００に使用され得る。図５は、インターポーザ基板５１０とベース基板５３０とを電気的に結合させる垂直コネクタ５５０の一実施形態を示す、図２の領域１９０の拡大図である。この拡大図には、封入樹脂（例えば、エポキシ材料、熱硬化性材料、または熱可塑性材料）５６０、およびダイ５２０もまた示され、ダイ５２０は、１つまたは複数のはんだボール５２２または類似のコネクタによって、ベース基板５３０に電気的に結合されている。例えば接着剤を含む取付け層５２４によって、基板５１０とダイ５２０との間の物理的連結をもたらすことができる。図５に示されるパッケージのいくつかの実施形態（ならびに下の図６および７に示されるパッケージのいくつかの実施形態）では、取付け層５２４などの層によって占められる空間は、その代わりにモールディングコンパウンドで充填されてもよい。しかし、モールディングコンパウンドがこの領域に浸透するのを可能とするには、ダイ５２０の上部と、インターポーザ基板５１０の底部との間に、モールディングのための十分な間隙が設けられなければならない。必要となる「モールド間隙」は、通常少なくとも約０．２ｍｍである。したがって、いくつかの実施形態では、ダイ５２０の上部と、インターポーザ基板５１０の底部との間にモールディングコンパウンドを配置しないことによって、パッケージ高さを低減させることができる。図示の実施形態にさらに示されるように、垂直コネクタ５５０は、インターポーザ基板５１０側の導電トレース５５６に電気的に結合された導電ビード５５２を備える。ビード５５２はまた、リード５５４に電気的に結合されて、ボンド・オン・リード（ＢＯＬ）接続を成す。リード５５４は、ベース基板５３０側の導電トレース５５８にさらに電気的に結合されることができる。ビード５５２は、金またははんだなどの１つまたは複数の導電材料を含むことができ、ソルダ・オン・パッド（ＳＯＰ）技術を用いてトレース５５６に付着されるか、またはその他の形でトレース５５６に結合されることができる。
図６は、インターポーザ基板６１０と、ベース基板６３０とを電気的に結合させる垂直コネクタ６５０のさらなる実施形態を示す、図２の領域１９０の拡大図である。この拡大図には、封入樹脂（例えば、エポキシ材料、熱硬化性材料、または熱可塑性材料）６６０、およびダイ６２０もまた示され、ダイ６２０は、１つまたは複数のはんだボール６２２または類似のコネクタによって、ベース基板６３０に電気的に結合されている。例えば接着剤を含む取付け層６２４によって、基板６１０とダイ６２０との間の物理的連結をもたらすことができる。この実施形態では、垂直コネクタ６５０は、インターポーザ基板６１０側の導電トレース６５６に電気的に結合された導電ビード６５２を備える。ビード６５２は、金またははんだなどの１つまたは複数の導電材料を含むことができ、当技術分野で既知のように、ソルダ・オン・パッド（ＳＯＰ）技術を用いてトレース６５６に付着されることができる。はんだビード６５２はまた、スタッドバンプ６５４に電気的に結合されることができ、このスタッドバンプ６５４は、当技術分野で既知のいくつかの様々なスタッドバンプ材料を含むことができる。いくつかの実施形態では、スタッドバンプ６５４は、金からなる。スタッドバンプ６５４は、ベース基板６３０側の導電トレース６５８にさらに電気的に結合されることができる。
図７は、図２の領域１９０の追加の実施形態である。この実施形態は、はんだボール７５０が、ベース基板７３０と、インターポーザ基板７１０との間の垂直のコネクタとして働く様子を示す。はんだボール７５０は、インターポーザ基板７１０側の導電トレース７５６と、ベース基板７３０側の導電トレース７５８とに電気的に結合される。この拡大図には、１つまたは複数のはんだボール７２２または類似のコネクタを用いてベース基板７３０に電気的に結合されたダイ７２０、ならびに封入樹脂（例えばエポキシ材料、熱硬化性材料、または熱可塑性材料）７６０もまた示される。例えば接着剤を含む取付け層７２４によって、基板７１０とダイ７２０との間の物理的連結をもたらすことができる。
所与のパッケージ構成は、上述の垂直コネクタの実施形態の１つまたは複数、ならびに他のタイプの垂直コネクタを使用するように構成されることができる。
図５および６に示される垂直コネクタを用いたパッケージは、図７に示される垂直コネクタを用いたパッケージよりもコンパクトに構成されることができる。図５および６の垂直コネクタの実施形態は、図７の垂直コネクタの実施形態によって使用される対応するトレース（例えば、トレース７５６、７５８）よりも小さいトレース（例えば、図５のトレース５５６、５５８、および図６のトレース６５６、６５８）を使用するように構成されることができる。したがって、図５および６の垂直コネクタでは、所与の基板空間においてルーティング効率を改善し、それと同時に、ダイの縁部と、最も大きい基板（図５〜７の実施形態では、それぞれベース基板５３０、６３０、７３０である）の縁部との間の距離ｄをより短くすることが可能となる。距離ｄは、図５、６、および７では、それぞれｄ５、ｄ６、およびｄ７によって示される。図示の実施形態では、ｄ７＞ｄ５、およびｄ７＞ｄ６である。距離ｄは、垂直コネクタの幅とほぼ同じとすることができる。このため、パッケージングされたダイの水平方向寸法に近い寸法のパッケージが可能となる。
（開示の方法の例示的実施形態）
図８は、半導体パッケージの製造方法８００の例示的な実施形態の流れ図である。ステップ８１０で、パッケージ部品が設けられる。これらの部品は、ベース基板、インターポーザ基板、半導体ダイ、および１つまたは複数の垂直コネクタを含み得る。ベース基板およびインターポーザ基板はどちらとも、上部表面と底部表面とを有する。いくつかの実施形態では、１つまたは複数の部品は、同時に、またはほぼ同時に設けられることができる。例えば、垂直コネクタとインターポーザ基板とは、同時に設けられることができる。ステップ８２０で、ダイは、インターポーザ基板の上部表面に電気的に結合される。
図９は、図８のステップ８２０を実行する方法の一実施形態の流れ図である。この方法は、ダイをベース基板の上部表面に電気的に結合させるステップを含むことができる（ステップ９１０）。上述のように、ダイとベース基板とは、ワイヤボンド構成またはフリップチップ構成などの、当技術分野で既知のいくつかの構成を用いて電気的に結合されることができる。１つまたは複数の垂直コネクタが、（例えば、ベース基板の上部表面上、インターポーザ基板の底部表面上、またはその両方に）形成されることができる（ステップ９２０）。これらの垂直コネクタによって、ベース基板とインターポーザ基板とが電気的に結合されることができる（ステップ９３０）。さらなる実施形態では、インターポーザ基板は、ピック・アンド・プレース工程によって、ダイがベース基板に結合されるのとおそらくは同時に、またはほぼ同時に設けられることができる。
図８に戻ると、追加の実施形態では、方法８００は、任意選択で、１つまたは複数のリフローステップ８３０をさらに含むことができる。フリップチップ構成を使用したダイを備えたパッケージ、ならびに図５〜７に記載の垂直コネクタ構成を使用したパッケージにも、リフィルステップが使用され得る。いくつかの実施形態では、ダイが配置された後に第１のリフローステップを行い、インターポーザ基板が配置された後に第２のリフローステップを行うことができる。他の実施形態では、ダイ、およびベース基板とインターポーザ基板との間の垂直コネクタの両方に、単一のリフローステップが使用されてもよい。
他の実施形態では、方法８００は、任意選択で、１つまたは複数のアンダーフィルステップ８４０をさらに含むことができる。いくつかの実施形態では、ダイがフリップチップ構成でベース基板に電気的に結合される場合、このダイは、当技術分野で既知のように、封入樹脂（例えば、エポキシ材料、熱硬化性材料、または熱可塑性材料）を用いてアンダーフィルされることができる。インターポーザ基板とベース基板との間の空間もまた、おそらくは後の、追加のステップでアンダーフィルされることができる。フリップチップダイがアンダーフィルされると、封入樹脂は、チップの縁部周辺で、ベース基板の上部表面に沿って外方に延びるフィレットを形成し得る。このフィレット形成後に垂直コネクタが加えられる場合、それらの垂直コネクタは、フィレット外周の外側に配置されることになり得る。しかし、これでは、ベース基板の上部表面で使用される空間量が増大し、また、フィレットの下にある表面（「禁止領域（ｋｅｅｐ−ｏｕｔ ｒｅｇｉｏｎ）」と呼ばれることがある）が利用できなくなる。この構成には、より大きい基板が必要となり、したがって、パッケージ寸法が増大することになり得る。多数のアンダーフィルステップによって、異なるアンダーフィルステップの材料間で１つまたは複数の境界面が生じることになり得る。いくつかの実施形態では、フリップチップとインターポーザ基板とは、垂直コネクタが定位置に配置された後、同時に（いくつかの実施形態では、封入樹脂が、垂直コネクタのいくつかの少なくとも一部分を包含するように）アンダーフィルされる。こうすることによって、アンダーフィルステップ８４０の回数を低減させることができ、それと同時に垂直コネクタをダイにより近接して配置することが可能となる（おそらくは、より小さいパッケージ寸法が可能となる）。
ダイがワイヤボンド構成でベース基板に結合される実施形態では、アンダーフィルステップ８４０は、ダイの面とインターポーザ基板との間の空間、ならびにインターポーザ基板とベース基板との間の空間をアンダーフィルするステップを含むことができる。他の実施形態では、アンダーフィルステップ８４０は、（インターポーザ基板の配置前に）印刷封入によって（例えば、ダイの上部に材料層を印刷することによって）ダイを封入樹脂で被覆するステップを含むことができる。かかる実施形態では、垂直コネクタの少なくとも一部分が、インターポーザ基板上に形成されることができ、インターポーザ基板は、垂直コネクタが印刷封入樹脂を貫通して押し付けられ、それによってインターポーザ基板がベース基板に電気的に結合されるように配置されることができる（ステップ８３０）。次いで、リフローステップ８３０が行われ得る。
さらなる実施形態では、追加の半導体部品が、インターポーザ基板の上部表面と電気的に結合され得る（ステップ８５０）。これは、どのアンダーフィルステップまたはリフローステップからも独立して実施されることができる。
開示の材料および構造、ならびにかかる材料および構造を製造し使用する方法の実施形態は、いかなる形でも限定するものとして解釈されるべきではない。そうではなく、本開示は、様々な開示の実施形態の新規で非自明なあらゆる特徴、態様、およびその均等物を、単独で、また、互いの様々な組合せ、および下位組合せ（ｓｕｂ−ｃｏｍｂｉｎａｔｉｏｎｓ）で対象とするものである。開示の技術は、いかなる特定の態様、特徴、またはそれらの組合せにも限定されるものではなく、また、開示の材料、構造、および方法は、いかなる１つまたは複数の特定の利点の存在、または解決すべき問題を必要とするものでもない。本発明者らは、添付の特許請求の範囲に包含される全てを特許請求する。
半導体パッケージの一実施形態の線２−２に沿った平面図である。 図１のパッケージの側断面図である。 追加の半導体パッケージを備えた図１のパッケージの側断面図である。 開示の半導体パッケージの代替実施形態の側断面図である。 垂直コネクタの一実施形態の近接断面図である。 垂直コネクタの一実施形態の近接断面図である。 垂直コネクタの一実施形態の近接断面図である。 半導体パッケージの製造方法の一実施形態の流れ図である。 ダイをインターポーザ基板の上部表面に電気的に結合させる方法の一実施形態の流れ図である。
符号の説明
１００、４００、４８０ 半導体パッケージ
１１０、５１０、６１０、７１０ インターポーザ基板
１１２、１３２ 上部表面
１１４、１３４ 底部表面
１２０、４２０、５２０、６２０、７２０ 半導体ダイ
１２２、１７０、５２２、６２２、７２２、７５０ はんだボール
１２４、１３６ 縁部
１３０、４３０、５３０、６３０、７３０ ベース基板
１４０、１４２ Ｉ／Ｏ端子
１５０、１５２、１５４、１５６、５５０、６５０ 垂直コネクタ
１６０ 材料
１８０ 電子部品
１８２ ボールグリッドアレイ（ＢＧＡ）
１９０ 領域
４４４、４４６ ボンドワイヤ
５２４、６２４、７２４ 取付け層
５５２、６５２ 導電ビード
５５４ リード
５５６、５５８、６５６、６５８、７５６、７５８ 導電トレース
５６０、６６０、７６０ 封入樹脂
６５４ スタッドバンプ

Claims (18)

  1. 第１の外周によって画定される第１および第２の主要平坦表面を有する第１の基板と、
    前記第１の基板の前記第２の主要平坦表面に電気的に結合された第１の半導体ダイと、
    第２の外周によって画定される第１および第２の主要平坦表面を有する第２の基板と、
    前記第２の基板の前記第１の主要平坦表面を、前記第１の基板の前記第２の主要表面に電気的に結合させるように構成された第１の複数の垂直コネクタと、
    前記第１の半導体ダイと、前記第１の基板の前記第２の主要表面との間に位置し、かつ、前記垂直コネクタの少なくともいくつかの少なくとも一部分を包含する第１の封入樹脂とを備え、
    前記垂直コネクタが、前記第１の外周および第２の外周内に実質的に配置され、前記第２の基板の前記第２の主要平坦表面が、１つまたは複数の電子部品を受けるように実質的に利用可能であり、前記垂直コネクタと前記第２の基板の第２の外周との間の間隔が、前記垂直コネクタの幅より小さくなるように前記第２の外周の付近に前記垂直コネクタを配置し、
    前記第１の基板が基板縁部を有し、前記第１の半導体ダイがダイ縁部を有し、前記ダイ縁部と、前記基板縁部との間の水平距離が、垂直コネクタの幅にほぼ等しい、半導体パッケージ。
  2. 前記第１の半導体ダイが、フリップチップ構成で、前記第１の基板の前記第２の主要平坦表面に電気的に結合される、請求項１に記載の半導体パッケージ。
  3. 前記第１の基板の前記第２の主要表面と、前記第２の基板の前記第１の主要表面との間に位置する第２の封入樹脂をさらに備える、請求項１に記載の半導体パッケージ。
  4. 前記第１の封入樹脂と、前記第２の封入樹脂とが、連続した樹脂材料を備える、請求項３に記載の半導体パッケージ。
  5. 前記第１の複数の垂直コネクタの少なくとも１つが、ボンド・オン・リード（ＢＯＬ）接続を備える、請求項１に記載の半導体パッケージ。
  6. 前記第１の複数の垂直コネクタの１つの少なくとも一部分が、スタッドバンプを備える、請求項１に記載の半導体パッケージ。
  7. 前記第２の基板の前記第２の主要平坦表面が、電子部品を受けるように構成される、請求項１に記載の半導体パッケージ。
  8. 前記第２の基板の前記第２の主要平坦表面が、ボールグリッドアレイを受けるようにさらに構成され、前記ボールグリッドアレイの少なくとも一部分が、０．２５ｍｍから１．０ｍｍの間のボールピッチを有する、請求項７に記載の半導体パッケージ。
  9. 前記第１の外周が、複数の外周側部を備え、前記第１の複数の垂直コネクタの少なくともいくつかが、前記外周側部の２つ以上に位置する、請求項１に記載の半導体パッケージ。
  10. 前記第１の複数の垂直コネクタの少なくともいくつかが、前記第１および第２の外周の少なくとも１つに沿って、概ね直径方向に対向する、請求項１に記載の半導体パッケージ。
  11. 前記ダイ縁部と前記基板縁部との間の水平距離が、０．２５ｍｍから１．５ｍｍの間である、請求項１に記載の半導体パッケージ。
  12. 前記ダイ縁部と、前記基板縁部との間の前記水平距離が、０．２５ｍｍから１．０ｍｍの間である、請求項１１に記載の半導体パッケージ。
  13. 前記第１の基板に面した前記第１の半導体ダイの表面と、前記第２の基板の前記第１の主要平坦表面との間の垂直距離が、０．２ｍｍ未満である、請求項１に記載の半導体パッケージ。
  14. 第３の外周によって画定される第１および第２の主要平坦表面を有する第３の基板と、
    前記第３の基板の前記第２の主要平坦表面に電気的に結合された第２の半導体ダイと、
    前記第１の基板の前記第１の主要平坦表面を、前記第３の基板の前記第２の主要平坦表面に電気的に結合させるように構成された第２の複数の垂直コネクタとをさらに備える、
    請求項１に記載の半導体パッケージ。
  15. 水平方向に所定の大きさを有する半導体ダイのための半導体パッケージであって、前記半導体パッケージは前記半導体ダイの水平方向の大きさと同等の水平方向の大きさを有し、
    第１の外周によって画定される第１および第２の主要平坦表面を有する第１の基板であって、前記第２の主要平坦表面が、そこに結合された半導体ダイを有する第１の基板と、
    第２の外周によって画定される第１および第２の主要平坦表面を有する第２の基板であって、前記第２の基板の前記第１の主要平坦表面が、１つまたは複数の垂直コネクタによって、前記第１の基板の前記第２の主要平坦表面に効果的に結合される第２の基板とを備え、
    前記垂直コネクタが、前記第１の外周および前記第２の外周内に実質的に配置され、
    前記第１の基板が基板縁部を有し、前記ダイがダイ縁部を有し、前記ダイ縁部と前記基板縁部との間の水平距離が、０．２５ｍｍから１．５ｍｍの間であり、前記垂直コネクタと前記第２の基板の第２の外周との間の間隔が、前記垂直コネクタの幅より小さくなるように前記第２の外周の付近に前記垂直コネクタを配置した、半導体パッケージ。
  16. 第１の外周によって画定される第１および第２の主要平坦表面を有する第１の基板と、
    前記第１の基板の前記第２の主要平坦表面に電気的に結合された半導体ダイと、
    第２の外周によって画定される第１および第２の主要平坦表面を有し、前記第２の主要平坦表面が前記第１の主要平坦表面上の端子に電気的に結合される端子を有する第２の基板と、
    前記第２の基板の前記第１の主要平坦表面を前記第１の基板の前記第２の主要平坦表面に電気的に結合するように構成される複数の垂直コネクタと、
    前記半導体ダイと、前記第１の基板の前記第２の主要平坦表面との間に位置し、前記垂直コネクタの少なくともいくつかの少なくとも一部分を包含する封入樹脂とを備え、
    前記垂直コネクタは、前記第１の外周および前記第２の外周内に実質的に配置され、前記第２の基板の前記第２の主要平坦表面が、１つまたは複数の電子部品を受けるように実質的に利用可能であり、前記垂直コネクタと前記第２の基板の第２の外周との間の間隔が、前記垂直コネクタの幅より小さくなるように前記第２の外周の付近に前記垂直コネクタを配置した、半導体パッケージ。
  17. 前記第２の基板の前記第２の主要平坦表面の端子は、個別の部品を受けるように構成される、請求項１６に記載の半導体パッケージ。
  18. 前記第１の基板が基板縁部を有し、前記半導体ダイがダイ縁部を有し、前記ダイ縁部と前記基板縁部との間の水平距離が、０．２５ｍｍから１．５ｍｍの間である、請求項１６に記載の半導体パッケージ。
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