KR20130105175A - 보호 층을 갖는 반도체 패키지 및 그 형성 방법 - Google Patents

보호 층을 갖는 반도체 패키지 및 그 형성 방법 Download PDF

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KR20130105175A
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이정도
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이선혜
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Abstract

제1 기판 상에 제1 반도체 칩이 탑재된다. 상기 제1 반도체 칩 상에 보호 층이 형성된다. 상기 제1 기판 상을 덮는 봉지재가 형성된다. 상기 봉지재는 상기 제1 반도체 칩의 측면 및 상기 보호 층의 측면에 접촉된다. 상기 보호 층은 상기 제1 반도체 칩에 직접적으로 접촉된다.

Description

보호 층을 갖는 반도체 패키지 및 그 형성 방법{Semiconductor package having protective layer and method of forming the same}
본 발명은 플립 칩(flip chip) 상에 탑재된 보호 층(protective layer)을 갖는 반도체 패키지 및 그 형성 방법에 관한 것이다.
반도체 패키지의 경박단소화를 위한 다양한 기술이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 두께를 감소하고, 충격에 강하며, 열 방출을 효율적으로 할 수 있는 반도체 패키지 및 그 형성 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 패키지를 제공한다. 상기 반도체 패키지는 제1 기판 상의 제1 반도체 칩을 포함한다. 상기 제1 반도체 칩 상에 보호 층이 형성된다. 상기 제1 기판 상을 덮는 봉지재가 형성된다. 상기 봉지재는 상기 제1 반도체 칩의 측면 및 상기 보호 층의 측면에 접촉된다. 상기 보호 층은 상기 제1 반도체 칩에 직접적으로 접촉된다.
응용 실시 예에서, 상기 보호 층 및 상기 봉지재 상에 제2 기판이 탑재될 수 있다. 상기 제2 기판 상에 제2 반도체 칩이 탑재될 수 있다. 상기 봉지재를 관통하여 상기 제1 기판 및 상기 제2 기판에 접속된 관통 전극이 형성될 수 있다. 상기 보호 층은 상기 제2 기판에 접촉될 수 있다.
다른 실시 예에서, 상기 봉지재는 상기 제1 반도체 칩의 상부 표면보다 낮은 레벨에 형성될 수 있다.
또 다른 실시 예에서, 상기 봉지재의 상부 표면은 상기 제1 반도체 칩보다 높은 레벨에 형성될 수 있다. 상기 봉지재 및 상기 보호 층의 상부 표면들은 동일한 레벨에 형성될 수 있다.
또 다른 실시 예에서, 상기 보호 층은 상기 제1 반도체 칩보다 큰 폭일 수 있다.
또 다른 실시 예에서, 상기 보호 층은 상기 제1 반도체 칩의 상부 표면 및 측면에 접촉될 수 있다.
또 다른 실시 예에서, 상기 보호 층은 열 전달 물질(Thermal Interface Material; TIM)을 포함할 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 패키지를 제공한다. 상기 반도체 패키지는 제1 기판 상의 제1 반도체 칩을 포함한다. 상기 제1 기판 상을 덮고 상기 제1 반도체 칩의 측면에 접촉된 봉지재가 형성된다. 상기 제1 반도체 칩 및 상기 봉지재 상을 덮는 보호 층이 형성된다. 상기 보호 층은 열 전달 물질(Thermal Interface Material; TIM)을 갖는다. 상기 보호 층은 상기 제1 반도체 칩보다 큰 폭을 갖는다. 상기 보호 층은 상기 제1 반도체 칩 및 상기 봉지재의 상부 표면들에 직접적으로 접촉된다.
다른 실시 예에서, 상기 보호 층 상에 제2 기판이 탑재될 수 있다. 상기 제2 기판 상에 제2 반도체 칩이 탑재될 수 있다. 상기 보호 층 및 상기 봉지재를 관통하여 상기 제1 기판 및 상기 제2 기판에 접속된 관통 전극이 형성될 수 있다. 상기 봉지재는 상기 보호 층의 측면에 접촉된 돌출부를 포함할 수 있다. 상기 돌출부 및 상기 보호 층의 상단들은 동일한 레벨일 수 있다.
또 다른 실시 예에서, 상기 봉지재는 상기 제1 반도체 칩의 상단보다 낮은 레벨에 형성될 수 있다.
또 다른 실시 예에서, 상기 봉지재 및 상기 제2 기판 사이에 있어서 상기 보호 층의 두께는 상기 제1 반도체 칩 및 상기 제2 기판 사이에서보다 두꺼울 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 제1 기판, 제1 반도체 칩, 제1 봉지재, 및 보호 층을 갖는 플립 칩(flip chip) 패키지가 제공될 수 있다. 상기 보호 층은 상기 제1 반도체 칩을 보호하고 상기 제1 반도체 칩에서 발생하는 열을 분산하는 역할을 할 수 있다. 상기 제1 반도체 칩이 종래에 비하여 현저히 얇은 두께를 갖도록 형성할지라도 충격에 강한 반도체 패키지를 구현할 수 있다. 또한, 상기 보호 층 상에 제2 기판 및 제2 반도체 칩이 탑재될 수 있다. 상기 제1 기판 및 상기 제2 기판 사이에 관통 전극들이 형성될 수 있다. 상기 제1 기판 및 상기 제2 기판 사이의 거리가 최소화될 수 있으므로, 상기 관통 전극들의 피치(pitch) 또한 종래에 비하여 현저히 축소될 수 있다. 경박단소화에 유리하고 우수한 전기적 특성을 보이는 반도체 패키지를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지 및 그 형성 방법을 설명하기 위한 단면도 이다.
도 2 내지 도 16은 도 1의 일부분을 상세히 보여주는 확대도들 이다.
도 17 내지 도 23a는 도 1의 일부 구성요소를 상세히 보여주는 확대도들 이다.
도 23b는 도 23a의 평면도이다.
도 24 내지 도 31은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지 및 그 형성 방법을 설명하기 위한 단면도들 이다.
도 32 내지 도 35는 도 31의 일부분을 상세히 보여주는 확대도들 이다.
도 36은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지 및 그 형성 방법을 설명하기 위한 단면도 이다.
도 37 내지 도 39는 도 36의 일부분을 상세히 보여주는 확대도들 이다.
도 40 내지 도 43은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지 및 그 형성 방법을 설명하기 위한 단면도들 이다.
도 44 및 도 45는 본 발명의 기술적 사상의 응용 실시 예들에 따른 전자 장치를 설명하기 위한 시스템 블록도들이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도 이고, 도 2 내지 도 16은 도 1의 일부분을 상세히 보여주는 확대도들 이며, 도 17 내지 도 23a는 도 1의 일부 구성요소를 상세히 보여주는 확대도들 이고, 도 23b는 도 23a의 평면도이다.
도 1을 참조하면, 제1 기판(21) 상에 제1 반도체 칩(41) 및 보호 층(31)이 탑재될 수 있다. 상기 제1 기판(21) 상에 제1 봉지재(47)가 형성될 수 있다. 상기 제1 봉지재(47)는 상기 제1 반도체 칩(41) 및 상기 보호 층(31)의 측면들에 접촉될 수 있다. 상기 보호 층(31)은 열 전달 물질(Thermal Interface Material; TIM)을 포함할 수 있다.
상기 제1 기판(21)은 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 경-연성 인쇄 회로 기판(rigid-flexible printed circuit board)일 수 있다. 또한, 상기 제1 기판(21)은 다층 인쇄 회로 기판(multi-layer printed circuit board)일 수 있다. 상기 제1 기판(21)은 다수의 내부 배선들(25)을 포함할 수 있다. 상기 제1 기판(21)의 일면에 외부 단자들(23)이 형성될 수 있다. 상기 외부 단자들(23)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 핀 그리드 어레이(pin grid array), 리드 그리드 어레이(lead grid array), 도전성 탭(conductive tab), 또는 이들의 조합을 포함할 수 있다. 상기 외부 단자들(23)은 상기 내부 배선들(25)에 접속될 수 있다. 일 실시 예에서, 상기 외부 단자들(23)은 생략될 수 있다.
상기 제1 반도체 칩(41)은 마이크로프로세서 또는 컨트롤러와 같은 로직 칩(logic chip)일 수 있다. 상기 제1 기판(21) 및 상기 제1 반도체 칩(41) 사이에 내부 단자들(43)이 형성될 수 있다. 상기 내부 단자들(43)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 탭(conductive tab), 또는 이들의 조합을 포함할 수 있다. 상기 제1 반도체 칩(41)은 상기 내부 단자들(43) 및 상기 내부 배선들(25)을 경유하여 상기 외부 단자들(23)에 전기적으로 접속될 수 있다. 상기 제1 반도체 칩(41), 상기 내부 단자들(43) 및 상기 제1 기판(21)은 플립-칩 패키지(flip-chip package)를 구성할 수 있다.
상기 제1 봉지재(47)는 몰딩 컴파운드(molding compound)와 같은 열 경화 성 수지를 포함할 수 있다. 상기 제1 봉지재(47)는 상기 제1 기판(21)의 일면을 덮을 수 있다. 상기 제1 봉지재(47)는 상기 제1 반도체 칩(41) 및 상기 제1 기판(21) 사이를 채울 수 있다. 상기 내부 단자들(43)은 상기 제1 봉지재(47)를 관통하여 상기 제1 반도체 칩(41) 및 상기 내부 배선들(25)에 접속될 수 있다. 상기 제1 봉지재(47)의 측면은 상기 제1 기판(21)의 측면 상에 수직 정렬될 수 있다.
도 2를 참조하면, 제1 봉지재(47)의 상부 표면은 제1 반도체 칩(41)보다 높은 레벨에 형성될 수 있다. 예를 들면, 상기 제1 봉지재(47) 및 보호 층(31)의 상부 표면들은 실질적으로 동일한 레벨을 갖도록 형성될 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41)과 동일한 폭일 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41) 상에 직접적으로 접촉될 수 있다. 상기 보호 층(31)의 측면은 상기 제1 반도체 칩(41)의 측면 상에 수직 정렬될 수 있다. 상기 제1 봉지재(47)는 상기 제1 반도체 칩(41) 및 상기 보호 층(31)의 측면들을 완전히 덮을 수 있다.
도 3을 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 좁은 폭일 수 있다. 제1 봉지재(47) 및 상기 보호 층(31)의 상부 표면들은 실질적으로 동일한 레벨을 갖도록 형성될 수 있다. 상기 제1 봉지재(47)는 상기 제1 반도체 칩(41)의 상부표면을 부분적으로 덮고 상기 보호 층(31)의 측면에 접촉될 수 있다.
도 4를 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 큰 폭일 수 있다. 제1 봉지재(47) 및 상기 보호 층(31)의 상부 표면들은 실질적으로 동일한 레벨을 갖도록 형성될 수 있다. 상기 제1 봉지재(47)는 상기 보호 층(31)의 측면 및 바닥에 접촉될 수 있다.
도 5를 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 큰 폭일 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41)의 측면을 부분적으로 덮을 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41) 및 제1 봉지재(47) 사이에 개재될 수 있다. 상기 제1 봉지재(47) 및 상기 보호 층(31)의 상부 표면들은 실질적으로 동일한 레벨을 갖도록 형성될 수 있다.
도 6을 참조하면, 보호 층(31)의 표면은 울퉁불퉁할 수 있다. 상기 보호 층(31)은 제1 반도체 칩(41)의 상부 표면을 완전히 덮고 상기 제1 반도체 칩(41)의 측면을 부분적으로 덮을 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41) 및 제1 봉지재(47) 사이에 개재될 수 있다. 상기 제1 봉지재(47) 및 상기 보호 층(31)의 상부 표면들은 실질적으로 동일한 레벨을 갖도록 형성될 수 있다.
도 7을 참조하면, 제1 봉지재(47)의 상부 표면은 제1 반도체 칩(41)보다 높은 레벨에 위치하고 보호 층(31)의 상단보다 낮은 레벨에 위치할 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41)과 동일한 폭일 수 있다. 상기 제1 봉지재(47)는 상기 제1 반도체 칩(41)의 측면을 완전히 덮고 상기 보호 층(31)의 측면들을 부분적으로 덮을 수 있다. 예를 들면, 상기 보호 층(31)의 상단은 상기 제1 봉지재(47)보다 높은 레벨에 돌출될 수 있다.
도 8을 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 좁은 폭일 수 있다. 제1 봉지재(47)는 상기 제1 반도체 칩(41)의 상부표면을 부분적으로 덮고 상기 보호 층(31)의 측면에 접촉될 수 있다. 상기 제1 봉지재(47)의 상부 표면은 상기 제1 반도체 칩(41)보다 높은 레벨에 위치하고 상기 보호 층(31)의 상단보다 낮은 레벨에 위치할 수 있다.
도 9를 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 큰 폭일 수 있다. 제1 봉지재(47)의 상부 표면은 상기 제1 반도체 칩(41)보다 높은 레벨에 위치하고 상기 보호 층(31)의 상단보다 낮은 레벨에 위치할 수 있다. 상기 제1 봉지재(47)는 상기 보호 층(31)의 바닥에 접촉되고 상기 보호 층(31)의 측면에 부분적으로 접촉될 수 있다.
도 10을 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 큰 폭일 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41)의 측면을 부분적으로 덮을 수 있다. 제1 봉지재(47)의 상부 표면은 상기 제1 반도체 칩(41)보다 높은 레벨에 위치하고 상기 보호 층(31)의 상단보다 낮은 레벨에 위치할 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41) 및 상기 제1 봉지재(47) 사이에 개재될 수 있다.
도 11을 참조하면, 보호 층(31)의 표면은 울퉁불퉁할 수 있다. 상기 보호 층(31)은 제1 반도체 칩(41)의 상부 표면을 완전히 덮고 상기 제1 반도체 칩(41)의 측면을 부분적으로 덮을 수 있다. 제1 봉지재(47)의 상부 표면은 상기 제1 반도체 칩(41)보다 높은 레벨에 위치하고 상기 보호 층(31)의 상단보다 낮은 레벨에 위치할 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41) 및 상기 제1 봉지재(47) 사이에 개재될 수 있다.
도 12를 참조하면, 제1 봉지재(47)는 보호 층(31)보다 낮은 레벨에 위치할 수 있다. 예를 들면, 상기 제1 봉지재(47)의 상부 표면은 제1 반도체 칩(41)의 상단과 같거나 낮은 레벨에 위치할 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41)과 동일한 폭일 수 있다. 상기 제1 봉지재(47)는 상기 제1 반도체 칩(41)의 측면을 덮을 수 있다.
도 13을 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 좁은 폭일 수 있다. 제1 봉지재(47)의 상부 표면은 상기 제1 반도체 칩(41)의 상단과 같거나 낮은 레벨에 위치할 수 있다. 상기 제1 반도체 칩(41)의 상부 표면은 부분적으로 노출될 수 있다.
도 14를 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 큰 폭일 수 있다. 제1 봉지재(47)의 상부 표면은 상기 제1 반도체 칩(41)의 상단과 같거나 낮은 레벨에 위치할 수 있다. 상기 제1 봉지재(47)는 상기 보호 층(31)의 바닥에 접촉될 수 있다.
도 15를 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 큰 폭일 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41)의 측면을 부분적으로 덮을 수 있다. 제1 봉지재(47)의 상부 표면은 상기 제1 반도체 칩(41)의 상단과 같거나 낮은 레벨에 위치할 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41) 및 상기 제1 봉지재(47) 사이에 개재될 수 있다.
도 16을 참조하면, 보호 층(31)의 표면은 울퉁불퉁할 수 있다. 상기 보호 층(31)은 제1 반도체 칩(41)의 상부 표면을 완전히 덮고 상기 제1 반도체 칩(41)의 측면을 부분적으로 덮을 수 있다. 제1 봉지재(47)의 상부 표면은 상기 제1 반도체 칩(41)의 상단과 같거나 낮은 레벨에 위치할 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41) 및 상기 제1 봉지재(47) 사이에 개재될 수 있다.
도 17을 참조하면, 보호 층(31)은 우수한 열 전달 특성을 갖는 열 전달 물질(Thermal Interface Material; TIM)을 포함할 수 있다. 예를 들면, 상기 보호 층(31)은 열 전달 물질(Thermal Interface Material; TIM)을 포함하는 테이프(tape)일 수 있다.
도 18을 참조하면, 보호 층(31)은 액상 또는 페이스트 형태의 열 전달 물질(Thermal Interface Material; TIM)을 경화시켜 형성된 것일 수 있다. 예를 들면, 상기 보호 층(31)은 열전도성 접착제(Thermally Conductive Adhesive), 열전도성 인캡슐런트(Thermally Conductive Encapsulant), 열전도성 컴파운드(Thermally Conductive Compound), 또는 열전도성 젤(Thermally Conductive Gel)을 사용하여 형성된 것일 수 있다.
도 19를 참조하면, 보호 층(31)은 제1 패턴(32) 및 제2 패턴(33)을 포함할 수 있다. 상기 제2 패턴(33)은 열전도성이 우수한 금속일 수 있다. 상기 제1 패턴(32)은 열전도성 접착제(Thermally Conductive Adhesive) 또는 테이프(tape)일 수 있다. 일 실시 예에서, 상기 제2 패턴(33)은 관통 홀, 트렌치(trench), 그루브(groove), 또는 이들의 조합을 포함할 수 있다. 상기 제1 패턴(32)은 상기 제2 패턴(33)의 관통 홀, 트렌치, 또는 그루브를 완전히 채울 수 있다.
도 20을 참조하면, 보호 층(31)은 제1 패턴(32) 및 제2 패턴(33)을 포함할 수 있다. 상기 제2 패턴(33)은 열전도성이 우수한 금속일 수 있다. 상기 제1 패턴(32)은 열전도성 접착제(Thermally Conductive Adhesive), 열전도성 인캡슐런트(Thermally Conductive Encapsulant), 열전도성 컴파운드(Thermally Conductive Compound), 또는 열전도성 젤(Thermally Conductive Gel)을 사용하여 형성된 것일 수 있다. 일 실시 예에서, 상기 제1 패턴(32)은 상기 제2 패턴(33)의 관통 홀, 트렌치, 또는 그루브를 부분적으로 채울 수 있다.
도 21을 참조하면, 보호 층(31)은 번갈아 가며 반복적으로 적층된 제1 패턴(32) 및 제2 패턴(33)을 포함할 수 있다. 상기 제2 패턴(33)은 열전도성이 우수한 금속 판일 수 있다. 상기 제1 패턴(32)은 테이프(tape), 열전도성 접착제(Thermally Conductive Adhesive), 열전도성 인캡슐런트(Thermally Conductive Encapsulant), 열전도성 컴파운드(Thermally Conductive Compound), 또는 열전도성 젤(Thermally Conductive Gel)을 사용하여 형성된 것일 수 있다.
도 22를 참조하면, 보호 층(31)은 차례로 적층된 제1 패턴(32) 및 제2 패턴(33)을 포함할 수 있다. 상기 제2 패턴(33)은 열전도성이 우수한 금속 판일 수 있다. 상기 제1 패턴(32)은 테이프(tape), 열전도성 접착제(Thermally Conductive Adhesive), 열전도성 인캡슐런트(Thermally Conductive Encapsulant), 열전도성 컴파운드(Thermally Conductive Compound), 또는 열전도성 젤(Thermally Conductive Gel)을 사용하여 형성된 것일 수 있다.
도 23a 및 도 23b를 참조하면, 보호 층(31)은 차례로 적층된 제1 패턴(32) 및 제2 패턴(33)을 포함할 수 있다. 상기 제2 패턴(33)은 열전도성이 우수한 금속일 수 있다. 상기 제1 패턴(32)은 열전도성 접착제(Thermally Conductive Adhesive) 또는 테이프(tape)일 수 있다. 일 실시 예에서, 상기 제2 패턴(33)은 다수의 관통 홀들(33A)을 포함할 수 있다. 상기 관통 홀들(33A)은 규칙적으로 배열된 격자모양일 수 있다.
일 실시 예에서, 상기 제2 패턴(33)은 다양한 모양과 크기를 갖는 관통 홀, 트렌치(trench), 그루브(groove), 또는 이들의 조합을 포함할 수 있다.
상술한 바와 같이 본 발명의 실시 예들에 따르면, 상기 보호 층(31)은 상기 제1 반도체 칩(41)을 보호하는 역할을 할 수 있다. 상기 제1 반도체 칩(41)이 종래에 비하여 현저히 얇은 두께를 갖도록 형성할지라도 충격에 강한 반도체 패키지를 구현할 수 있다. 또한, 상기 보호 층(31)은 상기 제1 반도체 칩(41)에서 발생하는 열을 효율적으로 분산하는 역할을 할 수 있다.
도 24 내지 도 31은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들 이고, 도 32 내지 도 35는 도 31의 일부분을 상세히 보여주는 확대도들 이다.
도 24를 참조하면, 제1 기판(21) 및 제1 반도체 칩(41) 사이에 충진재(45)가 형성될 수 있다. 상기 충진재(45)는 언더필(underfill) 물질을 포함할 수 있다. 상기 충진재(45)는 상기 제1 반도체 칩(41) 및 상기 제1 기판(21) 사이를 채우고 상기 제1 반도체 칩(41)의 측면을 부분적으로 덮을 수 있다. 내부 단자들(43)은 상기 충진재(45)를 관통하여 상기 제1 반도체 칩(41) 및 상기 제1 기판(21)에 접촉될 수 있다. 제1 봉지재(47)는 상기 충진재(45)의 외측을 덮을 수 있다. 상기 제1 봉지재(47)의 상부 표면은 상기 제1 반도체 칩(41)의 상단과 같거나 낮은 레벨에 위치할 수 있다. 상기 제1 봉지재(47)는 상기 제1 반도체 칩(41) 및 보호 층(31)의 측면들에 접촉될 수 있다.
도 25를 참조하면, 제1 봉지재(47)를 관통하여 제1 기판(21)에 접속된 관통전극들(51)이 형성될 수 있다. 상기 관통전극들(51)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 탭(conductive tab), 또는 이들의 조합을 포함할 수 있다.
도 26을 참조하면, 제1 봉지재(47) 및 보호 층(31) 상에 제2 기판(61)이 탑재될 수 있다. 상기 제2 기판(61)은 상기 제1 봉지재(47)를 관통하는 관통 전극들(51)을 경유하여 제1 기판(21)에 접속될 수 있다. 상기 제2 기판(61) 상에 접착 막들(77, 78)을 이용하여 제2 및 제3 반도체 칩들(71, 72)이 탑재될 수 있다. 상기 제2 및 제3 반도체 칩들(71, 72)은 본딩 와이어들(65)을 경유하여 상기 제2 기판(61) 상의 핑거 전극들(63)에 접속될 수 있다. 상기 제2 기판(61) 상에 상기 제2 및 제3 반도체 칩들(71, 72)을 덮는 제2 봉지재(67)가 형성될 수 있다. 상기 보호 층(31)은 상기 제2 기판(61)과 떨어지도록 형성될 수 있다.
상기 제2 기판(61)은 상기 제1 기판(21)과 유사한 인쇄 회로 기판일 수 있다. 상기 제2 봉지재(67)는 상기 제1 봉지재(47)와 유사하게 몰딩 컴파운드(molding compound)와 같은 열 경화 성 수지를 포함할 수 있다. 상기 제2 및 제3 반도체 칩들(71, 72)은 제1 반도체 칩(41)과 다른 크기를 갖는 것일 수 있다. 상기 제2 및 제3 반도체 칩들(71, 72)은 비-휘발성 메모리 소자(non-volatile memory device), 휘발성 메모리 소자(volatile memory device), 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제2 및 제3 반도체 칩들(71, 72)은 디램(dynamic random access memory; DRAM)일 수 있다. 상기 제2 및 제3 반도체 칩들(71, 72)은 오버행 스택(overhang stack) 구조를 보일 수 있다.
다른 실시 예에서, 상기 제2 및 제3 반도체 칩들(71, 72)은 낸드 플래시(NAND flash), 엠램(magnetic random access memory; MRAM), 또는 피램(phase-change random access memory; PRAM)을 포함할 수 있다.
일 실시 예에서, 상기 제1 기판(21), 상기 내부 단자들(43), 상기 제1 반도체 칩(41), 상기 제1 봉지재(47) 상기 보호 층(31), 상기 관통 전극들(51), 상기 제2 기판(61), 및 상기 제2 및 제3 반도체 칩들(71, 72)은 피오피(package on package; POP)를 구성할 수 있다.
상술한 바와 같이 본 발명의 실시 예들에 따르면, 상기 제1 반도체 칩(41)이 종래에 비하여 현저히 얇은 두께를 갖도록 형성할지라도 충격에 강한 반도체 패키지를 구현할 수 있다. 상기 제1 기판(21) 및 상기 제2 기판(61) 사이의 거리는 최소화될 수 있다. 상기 관통 전극들(51)의 높이는 종래에 비하여 현저히 감소될 수 있다. 상기 관통 전극들(51)의 피치(pitch) 또한 종래에 비하여 현저히 축소될 수 있다.
도 27을 참조하면, 보호 층(31)은 제2 기판(61)과 접촉될 수 있다. 제1 봉지재(47)를 관통하는 관통전극들(51)은 상기 제2 기판(61) 및 제1 기판(21)에 접속될 수 있다.
일 실시 예에서, 상기 제2 기판(61)은 상기 제1 봉지재(47) 및 상기 보호 층(31)에 접촉될 수 있다.
상기 제2 기판(61) 상에 제2 내지 제5 반도체 칩들(71, 72, 73, 74)이 순차적으로 오프셋 정렬되어 탑재될 수 있다. 상기 제2 내지 제5 반도체 칩들(71, 72, 73, 74)은 카스케이드 스택(cascade stack)을 구성할 수 있다. 상기 제2 내지 제5 반도체 칩들(71, 72, 73, 74)은 본딩 와이어들(65)을 경유하여 상기 제2 기판(61) 상의 핑거 전극들(63)에 접속될 수 있다. 상기 제2 내지 제5 반도체 칩들(71, 72, 73, 74)은 비-휘발성 메모리 소자(non-volatile memory device), 휘발성 메모리 소자(volatile memory device), 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제2 내지 제5 반도체 칩들(71, 72, 73, 74)은 낸드 플래시(NAND flash)일 수 있다.
도 28을 참조하면, 보호 층(31)은 제2 기판(61)과 접촉될 수 있다. 상기 보호 층(31)은 제1 반도체 칩(41)의 측면을 부분적으로 덮을 수 있다. 제1 봉지재(47)는 상기 제1 반도체 칩(41)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 제1 봉지재(47)를 관통하는 관통전극들(51)은 상기 제2 기판(61) 및 제1 기판(21)에 접속될 수 있다. 상기 제2 기판(61) 및 상기 제1 봉지재(47) 사이에 빈 공간이 형성될 수 있다. 상기 제1 반도체 칩(41)에서 발생하는 열은 상기 보호 층(31) 및 상기 빈 공간을 경유하여 효율적으로 분산될 수 있다.
도 29를 참조하면, 상기 제2 기판(61) 상에 접착 막들(77, 78)을 이용하여 제2 및 제3 반도체 칩들(71, 72)이 탑재될 수 있다. 상기 제2 및 제3 반도체 칩들(71, 72)은 본딩 와이어들(65)을 경유하여 상기 제2 기판(61) 상의 핑거 전극들(63)중 대응하는 하나에 접속될 수 있다. 상기 본딩 와이어들(65) 및 상기 핑거 전극들(63) 사이의 접속은 다양한 구성을 보일 수 있다.
도 30을 참조하면, 제2 기판(61) 상에 제2 내지 제5 반도체 칩들(71, 72, 73, 74)이 지그재그 정렬되어 탑재될 수 있다. 상기 제2 내지 제5 반도체 칩들(71, 72, 73, 74)은 본딩 와이어들(65)을 경유하여 상기 제2 기판(61) 상의 핑거 전극들(63)에 접속될 수 있다.
도 31을 참조하면, 보호 층(31)은 제1 반도체 칩(41) 및 제1 봉지재(47) 상을 덮을 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41)보다 큰 폭일 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41) 및 상기 제1 봉지재(47)에 직접적으로 접촉될 수 있다.
도 32를 참조하면, 보호 층(31)은 제1 봉지재(47) 및 제1 기판(21)과 동일한 폭을 가질 수 있다. 상기 보호 층(31)의 측면은 상기 제1 봉지재(47)의 측면에 수직 정렬될 수 있다.
도 33을 참조하면, 제1 봉지재(47)는 제1 반도체 칩(41)의 상단보다 낮은 레벨에 형성될 수 있다. 보호 층(31)은 상기 제1 반도체 칩(41) 및 상기 제1 봉지재(47) 상을 덮을 수 있다. 상기 제1 봉지재(47) 상에 있어서 상기 보호 층(31)의 두께는 상기 제1 반도체 칩(41) 상의 상기 보호 층(31)보다 두꺼울 수 있다.
도 34를 참조하면, 보호 층(31)은 제1 반도체 칩(41) 및 제1 봉지재(47)의 상부 표면들을 균일한 두께로 덮도록 형성될 수 있다.
도 35를 참조하면, 제1 봉지재(47)는 보호 층(31)의 측면을 덮는 돌출부(47P)를 포함할 수 있다. 상기 돌출부(47P) 및 상기 보호 층(31)의 상부 표면들은 실질적으로 동일한 레벨에 형성될 수 있다. 상기 보호 층(31)은 상기 제1 봉지재(47) 및 제1 기판(21)보다 좁은 폭일 수 있다.
도 36은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도 이고, 도 37 내지 도 39는 도 36의 일부분을 상세히 보여주는 확대도들 이다.
도 36을 참조하면, 보호 층(31) 및 제1 봉지재(47)를 관통하여 제1 기판(21)에 접속된 관통전극들(51)이 형성될 수 있다. 상기 관통전극들(51)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 탭(conductive tab), 또는 이들의 조합을 포함할 수 있다.
도 37을 참조하면, 관통전극들(51)은 보호 층(31) 및 제1 봉지재(47)의 측면들에 접촉될 수 있다.
도 38을 참조하면, 보호 층(31)은 다수의 관통 홀들(31H)을 포함할 수 있다. 상기 관통 홀들(31H) 내에 제1 봉지재(47)를 관통하여 제1 기판(21)에 접속된 관통 전극들(51)이 형성될 수 있다. 상기 관통 홀들(31H) 내에 상기 제1 봉지재(47)가 부분적으로 노출될 수 있다.
도 39를 참조하면, 보호 층(31)은 관통 홀(31H)을 포함할 수 있다. 제1 봉지재(47)는 상기 관통 홀(31H)을 채우는 돌출부(47P)를 포함할 수 있다. 상기 돌출부(47P) 및 상기 보호 층(31)의 상부 표면들은 실질적으로 동일한 레벨에 형성될 수 있다. 상기 돌출부(47P)를 관통하여 제1 기판(21)에 접속된 관통 전극들(51)이 형성될 수 있다.
도 40 내지 도 43은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들 이다.
도 40을 참조하면, 보호 층(31) 상에 제2 기판(61)이 탑재될 수 있다. 상기 제2 기판(61)은 상기 보호 층(31) 및 제1 봉지재(47)를 관통하는 관통전극들(51)을 경유하여 제1 기판(21)에 접속될 수 있다. 상기 제2 기판(61) 상에 접착 막들(77, 78)을 이용하여 제2 및 제3 반도체 칩들(71, 72)이 탑재될 수 있다. 상기 제2 및 제3 반도체 칩들(71, 72)은 본딩 와이어들(65)을 경유하여 상기 제2 기판(61) 상의 핑거 전극들(63)에 접속될 수 있다. 상기 제2 기판(61) 상에 상기 제2 및 제3 반도체 칩들(71, 72)을 덮는 제2 봉지재(67)가 형성될 수 있다. 상기 보호 층(31)은 상기 제2 기판(61)과 떨어지도록 형성될 수 있다. 상기 보호 층(31)은 제1 반도체 칩(41) 및 상기 제1 봉지재(47)를 보호하고 상기 제1 반도체 칩(41)에서 발생하는 열을 분산하는 역할을 할 수 있다.
도 41을 참조하면, 제2 기판(61)은 보호 층(31)에 접촉될 수 있다. 상기 제2 기판(61)은 상기 보호 층(31) 및 제1 봉지재(47)를 관통하는 관통전극들(51)을 경유하여 제1 기판(21)에 접속될 수 있다. 상기 제2 기판(61) 상에 제2 내지 제5 반도체 칩들(71, 72, 73, 74)이 순차적으로 오프셋 정렬되어 탑재될 수 있다.
도 42를 참조하면, 제1 봉지재(47)는 제1 반도체 칩(41)의 상단보다 낮은 레벨에 형성될 수 있다. 보호 층(31)은 상기 제1 반도체 칩(41) 및 상기 제1 봉지재(47)의 상부 표면들을 균일한 두께로 덮도록 형성될 수 있다. 제2 기판(61)은 상기 보호 층(31)에 부분적으로 접촉될 수 있다. 상기 제2 기판(61)은 상기 보호 층(31) 및 상기 제1 봉지재(47)를 관통하는 관통전극들(51)을 경유하여 제1 기판(21)에 접속될 수 있다.
도 43을 참조하면, 제1 봉지재(47)는 제1 반도체 칩(41)의 상단보다 낮은 레벨에 형성될 수 있다. 보호 층(31)은 상기 제1 반도체 칩(41) 및 상기 제1 봉지재(47) 상을 덮을 수 있다. 상기 제1 봉지재(47) 상에 있어서 상기 보호 층(31)의 두께는 상기 제1 반도체 칩(41) 상의 상기 보호 층(31)보다 두꺼울 수 있다. 제2 기판(61)은 상기 보호 층(31)에 접촉될 수 있다.
도 1 내지 도 43을 다시 참조하여 본 발명의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기로 한다.
도 1을 다시 참조하면, 제1 기판(21) 상에 내부 단자들(43)을 사용하여 제1 반도체 칩(41)이 탑재될 수 있다. 상기 제1 반도체 칩(41) 상에 보호 층(31)이 부착될 수 있다. 상기 제1 기판(21) 상에 제1 봉지재(47)가 형성될 수 있다. 상기 제1 봉지재(47)는 상기 제1 반도체 칩(41) 및 상기 보호 층(31)의 측면들에 접촉될 수 있다. 상기 제1 기판(21)은 다수의 내부 배선들(25)을 포함할 수 있다. 상기 제1 기판(21)의 일면에 외부 단자들(23)이 형성될 수 있다. 상기 외부 단자들(23)은 생략될 수 있다.
몇몇 실시 예에서, 상기 내부 단자들(43)을 형성하기에 앞서서 상기 제1 반도체 칩(41) 상에 상기 보호 층(31)이 부착될 수 있다. 일 실시 예에서, 상기 제1 봉지재(47)를 형성하는 동안 상기 제1 반도체 칩(41) 상에 상기 보호 층(31)이 부착될 수 있다.
도 2를 참조하면, 제1 봉지재(47) 및 보호 층(31)의 상부 표면들은 실질적으로 동일한 레벨을 갖도록 형성될 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41)과 동일한 폭일 수 있다.
도 3을 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 좁은 폭일 수 있다.
도 4를 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 큰 폭일 수 있다.
도 5를 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 큰 폭일 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41)의 측면을 부분적으로 덮을 수 있다.
도 6을 참조하면, 보호 층(31)의 표면은 울퉁불퉁할 수 있다. 상기 보호 층(31)은 제1 반도체 칩(41)의 상부 표면을 완전히 덮고 상기 제1 반도체 칩(41)의 측면을 부분적으로 덮을 수 있다. 상기 보호 층(31)은 액상 또는 페이스트 형태의 열 전달 물질(Thermal Interface Material; TIM)을 경화시켜 형성된 것일 수 있다.
도 7을 참조하면, 제1 봉지재(47)의 상부 표면은 제1 반도체 칩(41)보다 높은 레벨에 위치하고 보호 층(31)의 상단보다 낮은 레벨에 위치할 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41)과 동일한 폭일 수 있다.
도 8을 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 좁은 폭일 수 있다.
도 9를 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 큰 폭일 수 있다.
도 10을 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 큰 폭일 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41)의 측면을 부분적으로 덮을 수 있다.
도 11을 참조하면, 보호 층(31)의 표면은 울퉁불퉁할 수 있다. 제1 봉지재(47)의 상부 표면은 상기 제1 반도체 칩(41)보다 높은 레벨에 위치하고 상기 보호 층(31)의 상단보다 낮은 레벨에 위치할 수 있다.
도 12를 참조하면, 제1 봉지재(47)는 보호 층(31)보다 낮은 레벨에 형성될 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41)과 동일한 폭일 수 있다.
도 13을 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 좁은 폭일 수 있다.
도 14를 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 큰 폭일 수 있다. 상기 제1 봉지재(47)는 상기 보호 층(31)의 바닥에 접촉될 수 있다.
도 15를 참조하면, 보호 층(31)은 제1 반도체 칩(41)보다 큰 폭일 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41)의 측면을 부분적으로 덮을 수 있다. 제1 봉지재(47)의 상부 표면은 상기 제1 반도체 칩(41)의 상단과 같거나 낮은 레벨에 형성될 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41) 및 상기 제1 봉지재(47) 사이에 신장될 수 있다.
도 16을 참조하면, 보호 층(31)의 표면은 울퉁불퉁할 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41) 및 상기 제1 봉지재(47) 사이에 신장될 수 있다.
도 17을 참조하면, 보호 층(31)은 우수한 열 전달 특성을 갖는 열 전달 물질(Thermal Interface Material; TIM)을 포함할 수 있다. 예를 들면, 상기 보호 층(31)은 열 전달 물질(Thermal Interface Material; TIM)을 포함하는 테이프(tape)를 사용하여 형성될 수 있다.
도 18을 참조하면, 보호 층(31)은 액상 또는 페이스트 형태의 열 전달 물질(Thermal Interface Material; TIM)을 경화시켜 형성된 것일 수 있다. 예를 들면, 상기 보호 층(31)은 열전도성 접착제(Thermally Conductive Adhesive), 열전도성 인캡슐런트(Thermally Conductive Encapsulant), 열전도성 컴파운드(Thermally Conductive Compound), 또는 열전도성 젤(Thermally Conductive Gel)을 사용하여 형성된 것일 수 있다.
도 19를 참조하면, 보호 층(31)은 제1 패턴(32) 및 제2 패턴(33)을 포함할 수 있다. 상기 제2 패턴(33)은 열전도성이 우수한 금속일 수 있다. 상기 제1 패턴(32)은 열전도성 접착제(Thermally Conductive Adhesive) 또는 테이프(tape)일 수 있다.
도 20을 참조하면, 보호 층(31)은 제1 패턴(32) 및 제2 패턴(33)을 포함할 수 있다. 상기 제1 패턴(32)은 열전도성 접착제(Thermally Conductive Adhesive), 열전도성 인캡슐런트(Thermally Conductive Encapsulant), 열전도성 컴파운드(Thermally Conductive Compound), 또는 열전도성 젤(Thermally Conductive Gel)을 사용하여 형성된 것일 수 있다.
도 21을 참조하면, 보호 층(31)은 번갈아 가며 반복적으로 적층된 제1 패턴(32) 및 제2 패턴(33)을 포함할 수 있다.
도 22를 참조하면, 보호 층(31)은 차례로 적층된 제1 패턴(32) 및 제2 패턴(33)을 포함할 수 있다.
도 23a 및 도 23b를 참조하면, 보호 층(31)은 차례로 적층된 제1 패턴(32) 및 제2 패턴(33)을 포함할 수 있다. 상기 제2 패턴(33)은 다수의 관통 홀들(33A)을 포함할 수 있다.
도 24를 참조하면, 제1 기판(21) 및 제1 반도체 칩(41) 사이에 충진재(45)가 형성될 수 있다. 상기 충진재(45)는 언더필(underfill) 물질을 포함할 수 있다. 내부 단자들(43)은 상기 충진재(45)를 관통하여 상기 제1 반도체 칩(41) 및 상기 제1 기판(21)에 접촉될 수 있다. 제1 봉지재(47)는 상기 충진재(45)의 외측을 덮을 수 있다.
도 25를 참조하면, 제1 봉지재(47)를 관통하여 제1 기판(21)에 접속된 관통 전극들(51)이 형성될 수 있다.
도 26을 참조하면, 제1 봉지재(47) 및 보호 층(31) 상에 제2 기판(61)이 탑재될 수 있다. 상기 제2 기판(61)은 상기 제1 봉지재(47)를 관통하는 관통 전극들(51)을 경유하여 제1 기판(21)에 접속될 수 있다. 상기 제2 기판(61) 상에 접착 막들(77, 78)을 이용하여 제2 및 제3 반도체 칩들(71, 72)이 탑재될 수 있다. 일 실시 예에서, 상기 제1 기판(21), 내부 단자들(43), 제1 반도체 칩(41), 상기 제1 봉지재(47), 상기 보호 층(31), 상기 관통 전극들(51), 상기 제2 기판(61), 및 상기 제2 및 제3 반도체 칩들(71, 72)은 피오피(package on package; POP)를 구성할 수 있다.
도 27을 참조하면, 보호 층(31)은 제2 기판(61)과 접촉될 수 있다.
도 28을 참조하면, 상기 보호 층(31)은 제1 반도체 칩(41)의 측면을 부분적으로 덮을 수 있다. 제1 봉지재(47)는 상기 제1 반도체 칩(41)의 상단보다 낮은 레벨에 형성될 수 있다.
도 29를 참조하면, 본딩 와이어들(65) 및 핑거 전극들(63) 사이의 접속은 다양한 구성을 보일 수 있다.
도 30을 참조하면, 제2 기판(61) 상에 제2 내지 제5 반도체 칩들(71, 72, 73, 74)이 지그재그 정렬되어 탑재될 수 있다.
도 31을 참조하면, 보호 층(31)은 제1 반도체 칩(41) 및 제1 봉지재(47) 상을 덮도록 형성될 수 있다. 상기 보호 층(31)은 상기 제1 반도체 칩(41) 및 상기 제1 봉지재(47)에 직접적으로 접촉될 수 있다.
도 32를 참조하면, 보호 층(31)은 제1 봉지재(47) 및 제1 기판(21)과 동일한 폭으로 형성될 수 있다.
도 33을 참조하면, 제1 봉지재(47)는 제1 반도체 칩(41)의 상단보다 낮은 레벨에 형성될 수 있다. 보호 층(31)은 상기 제1 반도체 칩(41) 및 상기 제1 봉지재(47) 상을 덮을 수 있다. 상기 제1 봉지재(47) 상에 있어서 상기 보호 층(31)의 두께는 상기 제1 반도체 칩(41) 상의 상기 보호 층(31)보다 두꺼울 수 있다.
도 34를 참조하면, 보호 층(31)은 제1 반도체 칩(41) 및 제1 봉지재(47)의 상부 표면들을 균일한 두께로 덮도록 형성될 수 있다.
도 35를 참조하면, 제1 봉지재(47)는 보호 층(31)의 측면을 덮는 돌출부(47P)를 포함할 수 있다.
도 36을 참조하면, 보호 층(31) 및 제1 봉지재(47)를 관통하여 제1 기판(21)에 접속된 관통 전극들(51)이 형성될 수 있다.
도 37을 참조하면, 관통 전극들(51)은 보호 층(31) 및 제1 봉지재(47)의 측면들에 접촉될 수 있다.
도 38을 참조하면, 보호 층(31)은 다수의 관통 홀들(31H)을 포함할 수 있다. 상기 관통 홀들(31H) 내에 제1 봉지재(47)를 관통하여 제1 기판(21)에 접속된 관통 전극들(51)이 형성될 수 있다.
도 39를 참조하면, 보호 층(31)은 관통 홀(31H)을 포함할 수 있다. 제1 봉지재(47)는 상기 관통 홀(31H)을 채우는 돌출부(47P)를 포함할 수 있다. 상기 돌출부(47P)를 관통하여 제1 기판(21)에 접속된 관통 전극들(51)이 형성될 수 있다.
도 40을 참조하면, 보호 층(31) 상에 제2 기판(61)이 탑재될 수 있다. 상기 제2 기판(61) 상에 접착 막들(77, 78)을 이용하여 제2 및 제3 반도체 칩들(71, 72)이 탑재될 수 있다. 상기 제2 기판(61) 상에 상기 제2 및 제3 반도체 칩들(71, 72)을 덮는 제2 봉지재(67)가 형성될 수 있다.
도 41을 참조하면, 제2 기판(61)은 보호 층(31)에 접촉될 수 있다.
도 42를 참조하면, 제1 봉지재(47)는 제1 반도체 칩(41)의 상단보다 낮은 레벨에 형성될 수 있다. 보호 층(31)은 상기 제1 반도체 칩(41) 및 상기 제1 봉지재(47)의 상부 표면들을 균일한 두께로 덮도록 형성될 수 있다. 제2 기판(61)은 상기 보호 층(31)에 부분적으로 접촉될 수 있다.
도 43을 참조하면, 제1 봉지재(47)는 제1 반도체 칩(41)의 상단보다 낮은 레벨에 형성될 수 있다. 보호 층(31)은 상기 제1 반도체 칩(41) 및 상기 제1 봉지재(47) 상을 덮을 수 있다. 상기 제1 봉지재(47) 상에 있어서 상기 보호 층(31)의 두께는 상기 제1 반도체 칩(41) 상의 상기 보호 층(31)보다 두꺼울 수 있다. 제2 기판(61)은 상기 보호 층(31)에 접촉될 수 있다.
도 44는 본 발명의 기술적 사상의 응용 실시 예에 따른 전자 장치를 설명하기 위한 시스템 블록도이다.
도 44를 참조하면, 도 1 내지 도 43을 참조하여 설명한 것과 유사한 반도체 패키지는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 43을 참조하여 설명한 것과 유사한 반도체 패키지는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다. 예를 들면, 상기 기능 유닛(2140)은 상기 보호 층(31)을 포함할 수 있다. 상기 기능 유닛(2140)은 상기 보호 층(31)의 구성에 기인하여 경박단소화에 유리하고 종래에 비하여 우수한 열 방출 특성을 보일 수 있다.
도 45는 본 발명의 기술적 사상이 적용된 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다.
도 45를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 전원 공급 장치(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 상기 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 상기 램(2416)은 상기 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 1 내지 도 43을 참조하여 설명한 것과 유사한 반도체 패키지는 상기 마이크로프로세서(2414), 상기 램(2416), 또는 상기 메모리 시스템(2412)에 적용될 수 있다. 예를 들면, 상기 마이크로프로세서(2414)는 상기 보호 층(31)을 포함할 수 있다. 상기 마이크로프로세서(2414)는 상기 보호 층(31)의 구성에 기인하여 경박단소화에 유리하고 종래에 비하여 우수한 열 방출 특성을 보일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21, 61: 기판 23: 외부 단자
25: 내부 배선 31: 보호 층
32: 제1 패턴 33: 제2 패턴
41, 71, 72, 73, 74: 반도체 칩
43: 내부 단자 45: 충진재
47, 67: 봉지재 47P: 돌출부
51: 관통 전극 63: 핑거 전극
65: 본딩 와이어 77, 78: 접착 막
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
2400: 전자 시스템
2412: 메모리 시스템 2414: 마이크로프로세서
2416: 램 2418: 전원 공급 장치

Claims (10)

  1. 제1 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩 상의 보호 층; 및
    상기 제1 기판 상을 덮고 상기 제1 반도체 칩의 측면 및 상기 보호 층의 측면에 접촉된 봉지재를 포함하되,
    상기 보호 층은 상기 제1 반도체 칩에 직접적으로 접촉된 반도체 패키지.
  2. 제1 항에 있어서,
    상기 보호 층 및 상기 봉지재 상의 제2 기판;
    상기 제2 기판 상의 제2 반도체 칩; 및
    상기 봉지재를 관통하여 상기 제1 기판 및 상기 제2 기판에 접속된 관통 전극을 더 포함하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 보호 층은 상기 제2 기판에 접촉된 반도체 패키지.
  4. 제1 항에 있어서,
    상기 봉지재는 상기 제1 반도체 칩의 상부 표면보다 낮은 레벨에 형성된 반도체 패키지.
  5. 제1 항에 있어서,
    상기 봉지재의 상부 표면은 상기 제1 반도체 칩보다 높은 레벨에 형성된 반도체 패키지.
  6. 제5 항에 있어서,
    상기 봉지재 및 상기 보호 층의 상부 표면들은 동일한 레벨인 반도체 패키지.
  7. 제1 항에 있어서,
    상기 보호 층은 상기 제1 반도체 칩보다 큰 폭인 반도체 패키지.
  8. 제1 항에 있어서,
    상기 보호 층은 상기 제1 반도체 칩의 상부 표면 및 측면에 접촉된 반도체 패키지.
  9. 제1 항에 있어서,
    상기 보호 층은 열 전달 물질(Thermal Interface Material; TIM)을 갖는 반도체 패키지.
  10. 제1 기판 상의 제1 반도체 칩;
    상기 제1 기판 상을 덮고 상기 제1 반도체 칩의 측면에 접촉된 봉지재; 및
    상기 제1 반도체 칩 및 상기 봉지재 상을 덮는 보호 층을 포함하되,
    상기 보호 층은 열 전달 물질(Thermal Interface Material; TIM)을 갖고, 상기 보호 층은 상기 제1 반도체 칩보다 큰 폭이고, 상기 보호 층은 상기 제1 반도체 칩 및 상기 봉지재의 상부 표면들에 직접적으로 접촉된 반도체 패키지.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160044685A (ko) * 2014-10-15 2016-04-26 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20210030853A (ko) * 2019-09-09 2021-03-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 휨 제어를 갖는 칩 패키지 구조물 및 그 형성 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9041192B2 (en) 2012-08-29 2015-05-26 Broadcom Corporation Hybrid thermal interface material for IC packages with integrated heat spreader
TWI517343B (zh) * 2014-03-25 2016-01-11 恆勁科技股份有限公司 覆晶堆疊封裝結構及其製作方法
US9839133B2 (en) * 2014-06-04 2017-12-05 Apple Inc. Low-area overhead connectivity solutions to SIP module
US10624214B2 (en) 2015-02-11 2020-04-14 Apple Inc. Low-profile space-efficient shielding for SIP module
US10292258B2 (en) 2015-03-26 2019-05-14 Apple Inc. Vertical shielding and interconnect for SIP modules
DE102017205247A1 (de) * 2017-03-28 2018-10-04 Robert Bosch Gmbh Elektronikmodul
WO2019021720A1 (ja) * 2017-07-24 2019-01-31 株式会社村田製作所 半導体装置及び半導体装置の製造方法
US10461014B2 (en) * 2017-08-31 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreading device and method
US10638608B2 (en) 2017-09-08 2020-04-28 Apple Inc. Interconnect frames for SIP modules
US10334732B2 (en) 2017-09-22 2019-06-25 Apple Inc. Area-efficient connections to SIP modules
US11254563B2 (en) * 2018-04-25 2022-02-22 Intel Corporation Mold material architecture for package device structures
KR102573307B1 (ko) * 2018-09-28 2023-08-31 삼성전자 주식회사 반도체 패키지
US11282759B2 (en) * 2019-09-09 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure having warpage control and method of forming the same
DE102020129148A1 (de) 2020-11-05 2022-05-05 Infineon Technologies Ag Verfahren zum herstellen eines chippackages, verfahren zum herstellen einer halbleiteranordnung, chippackage und halbleiteranordnung

Family Cites Families (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049124A (en) * 1997-12-10 2000-04-11 Intel Corporation Semiconductor package
US5936304A (en) * 1997-12-10 1999-08-10 Intel Corporation C4 package die backside coating
JP3497722B2 (ja) * 1998-02-27 2004-02-16 富士通株式会社 半導体装置及びその製造方法及びその搬送トレイ
JP3565319B2 (ja) * 1999-04-14 2004-09-15 シャープ株式会社 半導体装置及びその製造方法
KR100533673B1 (ko) * 1999-09-03 2005-12-05 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
JP2002033441A (ja) * 2000-07-14 2002-01-31 Mitsubishi Electric Corp 半導体装置
JP2002373969A (ja) * 2001-06-15 2002-12-26 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
US6812548B2 (en) * 2001-11-30 2004-11-02 Intel Corporation Backside metallization on sides of microelectronic dice for effective thermal contact with heat dissipation devices
US6790709B2 (en) * 2001-11-30 2004-09-14 Intel Corporation Backside metallization on microelectronic dice having beveled sides for effective thermal contact with heat dissipation devices
TWI237354B (en) * 2002-01-31 2005-08-01 Advanced Semiconductor Eng Stacked package structure
JP2003273317A (ja) * 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法
US7548430B1 (en) * 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US7064426B2 (en) * 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
US7053476B2 (en) * 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
US7205647B2 (en) * 2002-09-17 2007-04-17 Chippac, Inc. Semiconductor multi-package module having package stacked over ball grid array package and having wire bond interconnect between stacked packages
US6972481B2 (en) * 2002-09-17 2005-12-06 Chippac, Inc. Semiconductor multi-package module including stacked-die package and having wire bond interconnect between stacked packages
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US6838761B2 (en) * 2002-09-17 2005-01-04 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages and having electrical shield
US7057269B2 (en) * 2002-10-08 2006-06-06 Chippac, Inc. Semiconductor multi-package module having inverted land grid array (LGA) package stacked over ball grid array (BGA) package
DE10259221B4 (de) * 2002-12-17 2007-01-25 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
TW556961U (en) * 2002-12-31 2003-10-01 Advanced Semiconductor Eng Multi-chip stack flip-chip package
JP3934565B2 (ja) * 2003-02-21 2007-06-20 富士通株式会社 半導体装置
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
JP5197961B2 (ja) * 2003-12-17 2013-05-15 スタッツ・チップパック・インコーポレイテッド マルチチップパッケージモジュールおよびその製造方法
DE10360708B4 (de) * 2003-12-19 2008-04-10 Infineon Technologies Ag Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben
US20050248924A1 (en) * 2004-05-10 2005-11-10 International Business Machines Corporation Thermal interface for electronic equipment
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US7755184B2 (en) * 2004-12-03 2010-07-13 Chris Macris Liquid metal thermal interface material system
US7554190B2 (en) * 2004-12-03 2009-06-30 Chris Macris Liquid metal thermal interface material system
TWI423401B (zh) * 2005-03-31 2014-01-11 Stats Chippac Ltd 在上側及下側具有暴露基底表面之半導體推疊封裝組件
TWI442520B (zh) * 2005-03-31 2014-06-21 Stats Chippac Ltd 具有晶片尺寸型封裝及第二基底及在上側與下側包含暴露基底表面之半導體組件
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7429786B2 (en) * 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US7582960B2 (en) * 2005-05-05 2009-09-01 Stats Chippac Ltd. Multiple chip package module including die stacked over encapsulated package
US7394148B2 (en) * 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
SG130055A1 (en) * 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
JP4871280B2 (ja) * 2005-08-30 2012-02-08 スパンション エルエルシー 半導体装置およびその製造方法
US7485969B2 (en) * 2005-09-01 2009-02-03 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing microelectronic devices
US7663227B2 (en) * 2005-10-11 2010-02-16 Macris Chris G Liquid metal thermal interface material system
US8581381B2 (en) * 2006-06-20 2013-11-12 Broadcom Corporation Integrated circuit (IC) package stacking and IC packages formed by same
US7608921B2 (en) * 2006-12-07 2009-10-27 Stats Chippac, Inc. Multi-layer semiconductor package
US7982297B1 (en) * 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
TW200843066A (en) * 2007-04-30 2008-11-01 Chipmos Technologies Inc Chip stacked package structure and applications thereof
US7723852B1 (en) * 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) * 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US8270176B2 (en) * 2008-08-08 2012-09-18 Stats Chippac Ltd. Exposed interconnect for a package on package system
KR20100033012A (ko) * 2008-09-19 2010-03-29 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US7982298B1 (en) * 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) * 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US7989942B2 (en) * 2009-01-20 2011-08-02 Altera Corporation IC package with capacitors disposed on an interposal layer
US8202765B2 (en) * 2009-01-22 2012-06-19 International Business Machines Corporation Achieving mechanical and thermal stability in a multi-chip package
US8035235B2 (en) * 2009-09-15 2011-10-11 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US8749040B2 (en) * 2009-09-21 2014-06-10 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US9875911B2 (en) * 2009-09-23 2018-01-23 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interposer with opening to contain semiconductor die
US8143097B2 (en) * 2009-09-23 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of forming open cavity in TSV interposer to contain semiconductor die in WLCSMP
KR20110085481A (ko) * 2010-01-20 2011-07-27 삼성전자주식회사 적층 반도체 패키지
US7999371B1 (en) * 2010-02-09 2011-08-16 Amkor Technology, Inc. Heat spreader package and method
KR101695846B1 (ko) * 2010-03-02 2017-01-16 삼성전자 주식회사 적층형 반도체 패키지
US8349658B2 (en) * 2010-05-26 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts and heat sink over semiconductor die using leadframe
US9627281B2 (en) * 2010-08-20 2017-04-18 Advanced Micro Device, Inc. Semiconductor chip with thermal interface tape
US20120049334A1 (en) * 2010-08-27 2012-03-01 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Leadframe as Vertical Interconnect Structure Between Stacked Semiconductor Die
US8338943B2 (en) * 2010-08-31 2012-12-25 Stmicroelectronics Asia Pacific Pte Ltd. Semiconductor package with thermal heat spreader
US8263435B2 (en) * 2010-10-28 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of stacking semiconductor die in mold laser package interconnected by bumps and conductive vias
US8525318B1 (en) * 2010-11-10 2013-09-03 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
KR20120053332A (ko) * 2010-11-17 2012-05-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US8502387B2 (en) * 2010-12-09 2013-08-06 Stats Chippac Ltd. Integrated circuit packaging system with vertical interconnection and method of manufacture thereof
KR101719630B1 (ko) * 2010-12-21 2017-04-04 삼성전자 주식회사 반도체 패키지 및 그를 포함하는 패키지 온 패키지
KR20120089150A (ko) * 2011-02-01 2012-08-09 삼성전자주식회사 패키지 온 패키지
US8288203B2 (en) * 2011-02-25 2012-10-16 Stats Chippac, Ltd. Semiconductor device and method of forming a wafer level package structure using conductive via and exposed bump
US8786076B2 (en) * 2011-03-21 2014-07-22 Stats Chippac, Ltd. Semiconductor device and method of forming a thermally reinforced semiconductor die
US8409917B2 (en) * 2011-03-22 2013-04-02 Stats Chippac Ltd. Integrated circuit packaging system with an interposer substrate and method of manufacture thereof
KR101852601B1 (ko) * 2011-05-31 2018-04-27 삼성전자주식회사 반도체 패키지 장치
US8389329B2 (en) * 2011-05-31 2013-03-05 Stats Chippac Ltd. Integrated circuit packaging system with package stacking and method of manufacture thereof
US8765525B2 (en) * 2011-06-16 2014-07-01 Stats Chippac Ltd. Method of manufacturing an integrated circuit packaging system including lasering through encapsulant over interposer
US8530277B2 (en) * 2011-06-16 2013-09-10 Stats Chippac Ltd. Integrated circuit packaging system with package on package support and method of manufacture thereof
US8957509B2 (en) * 2011-06-23 2015-02-17 Stats Chippac Ltd. Integrated circuit packaging system with thermal emission and method of manufacture thereof
US9449941B2 (en) * 2011-07-07 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Connecting function chips to a package to form package-on-package
US9190297B2 (en) * 2011-08-11 2015-11-17 Stats Chippac, Ltd. Semiconductor device and method of forming a stackable semiconductor package with vertically-oriented discrete electrical devices as interconnect structures
US8597986B2 (en) * 2011-09-01 2013-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. System in package and method of fabricating same
US10163877B2 (en) * 2011-11-07 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. System in package process flow
KR102005234B1 (ko) * 2012-09-25 2019-07-30 삼성전자주식회사 가이드 벽을 갖는 반도체 패키지

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160044685A (ko) * 2014-10-15 2016-04-26 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20210030853A (ko) * 2019-09-09 2021-03-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 휨 제어를 갖는 칩 패키지 구조물 및 그 형성 방법

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Publication number Publication date
US20130241044A1 (en) 2013-09-19

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