KR20130094107A - 열 분산기를 갖는 반도체 패키지 및 그 형성 방법 - Google Patents

열 분산기를 갖는 반도체 패키지 및 그 형성 방법 Download PDF

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KR20130094107A
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Abstract

기판 상에 반도체 칩 및 제1 열 분산 패턴이 탑재된다. 상기 제1 열 분산 패턴은 상기 반도체 칩을 노출하는 개구부를 갖는다. 상기 반도체 칩의 측면 및 상기 제1 열 분산 패턴 사이에 열 전달 물질(Thermal Interface Material; TIM)을 갖는 제2 열 분산 패턴이 형성된다.

Description

열 분산기를 갖는 반도체 패키지 및 그 형성 방법{Semiconductor package having heat spreader and method of forming the same}
본 발명은 열 분산기(heat spreader)를 갖는 박형 반도체 패키지 및 그 형성 방법에 관한 것이다.
반도체 패키지의 두께를 감소하고 열 방출을 효율적으로 하기 위한 다양한 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 두께를 감소하고 열 방출을 효율적으로 할 수 있는 반도체 패키지 및 그 형성 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 패키지를 제공한다. 상기 반도체 패키지는 기판 상에 탑재된 반도체 칩을 포함한다. 상기 기판 상에 탑재되고 상기 반도체 칩을 노출하는 개구부를 갖는 제1 열 분산 패턴이 제공된다. 상기 반도체 칩의 측면 및 상기 제1 열 분산 패턴 사이에 열 전달 물질(Thermal Interface Material; TIM)을 갖는 제2 열 분산 패턴이 형성된다.
응용 실시 예에서, 상기 제2 열 분산 패턴의 상부표면은 상기 반도체 칩의 상부표면에 비하여 상대적으로 큰 평균 곡률을 보일 수 있다.
다른 실시 예에서, 상기 제2 열 분산 패턴의 상단은 상기 반도체 칩의 상부표면과 다른 레벨에 형성될 수 있다.
또 다른 실시 예에서, 상기 제1 열 분산 패턴은 상기 반도체 칩보다 두꺼울 수 있다. 상기 제1 열 분산 패턴의 상부표면은 상기 반도체 칩보다 높은 레벨에 형성될 수 있다.
또 다른 실시 예에서, 상기 제1 열 분산 패턴은 관통 홀, 그루브(groove), 또는 이들의 조합을 포함할 수 있다. 상기 제1 열 분산 패턴의 상기 개구부는 상기 관통 홀 또는 상기 그루브를 경유하여 상기 제1 열 분산 패턴의 외부와 연통될 수 있다.
또 다른 실시 예에서, 상기 반도체 칩은 제1 측면, 상기 제1 측면에 대향하는 제2 측면, 및 상기 제1 측면에 가까운 발열 회로를 포함할 수 있다. 상기 제1 측면 및 상기 제1 열 분산 패턴 사이의 제1 간격은 상기 제2 측면 및 상기 제1 열 분산 패턴 사이의 제2 간격보다 좁을 수 있다.
또 다른 실시 예에서, 상기 기판 및 상기 반도체 칩 사이에 충진재가 형성될 수 있다. 상기 충진재를 관통하여 상기 기판 및 상기 반도체 칩에 접속된 내부 단자가 형성될 수 있다. 상기 내부 단자는 솔더 볼(solder ball) 또는 도전성 범프(conductive bump)를 포함할 수 있다. 상기 제2 열 분산 패턴은 상기 충진재에 접촉될 수 있다.
또 다른 실시 예에서, 상기 제2 열 분산 패턴은 상기 기판 및 상기 반도체 칩 사이에 신장될 수 있다. 상기 내부 단자는 상기 제2 열 분산 패턴을 관통하여 상기 기판 및 상기 반도체 칩에 접속될 수 있다.
또 다른 실시 예에서, 상기 제2 열 분산 패턴은 상기 제1 열 분산 패턴 및 상기 기판 사이에 신장될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 패키지를 제공한다. 상기 반도체 패키지는 기판 상에 탑재된 반도체 칩을 포함한다. 상기 기판 상에 상기 반도체 칩의 측면을 덮는 봉지재가 형성된다. 상기 반도체 칩 및 상기 봉지재 상에 제1 열 분산 패턴이 탑재된다. 상기 반도체 칩 및 상기 제1 열 분산 패턴 사이와 상기 봉지재 및 상기 제1 열 분산 패턴 사이에 열 전달 물질(TIM)을 갖는 제2 열 분산 패턴이 형성된다.
다른 실시 예에서, 상기 제2 열 분산 패턴은 상기 반도체 칩 및 상기 제1 열 분산 패턴에 접촉될 수 있다.
또 다른 실시 예에서, 상기 제2 열 분산 패턴은 상기 반도체 칩 및 상기 제1 열 분산 패턴 사이에 제1 두께를 갖고 상기 봉지재 및 상기 제1 열 분산 패턴 사이에 제2 두께를 가질 수 있다. 상기 제2 두께는 상기 제1 두께보다 클 수 있다.
또 다른 실시 예에서, 상기 봉지재의 상단은 상기 반도체 칩의 상부표면보다 낮은 레벨에 형성될 수 있다. 상기 제2 열 분산 패턴은 상기 반도체 칩의 측면에 접촉될 수 있다.
또 다른 실시 예에서, 상기 제1 열 분산 패턴은 상기 반도체 칩 상에 정렬된 개구부를 포함할 수 있다. 상기 제2 열 분산 패턴은 상기 개구부 내에 신장될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 인쇄회로기판(PCB) 상에 반도체 칩 및 제1 열 분산 패턴이 탑재된다. 상기 반도체 칩 및 상기 제1 열 분산 패턴 사이에 열 전달 물질(Thermal Interface Material; TIM)을 갖는 제2 열 분산 패턴이 형성된다. 두께를 최소화하면서 열 방출을 효율적으로 할 수 있는 반도체 패키지를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도 이다.
도 2 내지 도 6은 도 1의 일부분을 상세히 보여주는 확대도들 이다.
도 7은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도 이다.
도 8 및 도 9는 도 7의 일부 구성 요소를 보여주는 사시도들 이다.
도 10 내지 도 26은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들 이다.
도 27 내지 도 29는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 단면도들 이다.
도 30 및 도 31은 본 발명의 기술적 사상의 응용 실시 예들에 따른 전자 장치를 설명하기 위한 시스템 블록도들이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1, 도 7, 도 10 내지 도 26은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들 이고, 도 2 내지 도 6은 도 1의 일부분을 상세히 보여주는 확대도들 이며, 도 8 및 도 9는 도 7의 일부 구성 요소를 보여주는 사시도들 이다.
도 1을 참조하면, 기판(21) 상에 제1 반도체 칩(41) 및 제1 열 분산 패턴(29)이 장착될 수 있다. 상기 제1 반도체 칩(41) 및 상기 제1 열 분산 패턴(29) 사이에 열 전달 물질(Thermal Interface Material; TIM)을 갖는 제2 열 분산 패턴 (32)이 형성될 수 있다. 상기 제2 열 분산 패턴(32)은 상기 제1 반도체 칩(41)의 측면 및 상기 제1 열 분산 패턴(29)에 접촉될 수 있다. 상기 제1 열 분산 패턴(29) 및 상기 제2 열 분산 패턴(32)은 히트 스프레더(heat spreader), 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)로 지칭될 수 있다. 또한, 상기 제1 열 분산 패턴(29)은 외측 열 분산 패턴으로 지칭될 수 있으며, 상기 제2 열 분산 패턴(32)은 내측 열 분산 패턴으로 지칭될 수 있다.
상기 기판(21)은 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 경-연성 인쇄 회로 기판(rigid-flexible printed circuit board)일 수 있다. 또한, 상기 기판(21)은 다층 인쇄 회로 기판(multi-layer printed circuit board)일 수 있다. 상기 기판(21)은 다수의 내부 배선들(25)을 포함할 수 있다. 상기 기판(21)의 일면에 외부 단자들(23)이 형성될 수 있다. 상기 외부 단자들(23)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 핀 그리드 어레이(pin grid array), 리드 그리드 어레이(lead grid array), 도전성 탭(conductive tab), 또는 이들의 조합을 포함할 수 있다. 상기 외부 단자들(23)은 상기 내부 배선들(25)에 접속될 수 있다.
상기 제1 반도체 칩(41)은 로직 칩(logic chip)일 수 있다. 상기 제1 반도체 칩(41)은 제1 면(41L) 및 제2 면(41U)을 포함할 수 있다. 상기 제1 면(41L)은 상기 기판(21)과 마주볼 수 있으며, 상기 제2 면(41U)은 상기 제1 면(41L)과 평행할 수 있다. 상기 기판(21) 및 상기 제1 면(41L) 사이에 내부 단자들(43)이 형성될 수 있다. 상기 내부 단자들(43)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 탭(conductive tab), 또는 이들의 조합을 포함할 수 있다. 상기 제1 반도체 칩(41)은 상기 내부 단자들(43) 및 상기 내부 배선들(25)을 경유하여 상기 외부 단자들(23)에 전기적으로 접속될 수 있다. 상기 제1 반도체 칩(41), 상기 내부 단자들(43) 및 상기 기판(21)은 플립-칩 패키지(flip-chip package)를 구성할 수 있다.
상기 제1 열 분산 패턴(29)은 접착 막(27)을 이용하여 상기 기판(21) 상에 부착될 수 있다. 상기 제1 열 분산 패턴(29)은 구리, 알루미늄, 합금, 또는 열 전달 특성이 우수한 물질을 포함할 수 있다. 상기 제1 열 분산 패턴(29)은 상기 제1 반도체 칩(41)보다 큰 개구부(29H)를 포함할 수 있다. 상기 제1 반도체 칩(41)은 상기 개구부(29H) 내에 정렬될 수 있다. 예를 들면, 상기 제1 반도체 칩(41)의 상기 제2 면(41U)은 상기 개구부(29H) 내에 노출될 수 있으며, 상기 제1 반도체 칩(41)의 측면들은 상기 제1 열 분산 패턴(29)과 마주볼 수 있다. 상기 제1 열 분산 패턴(29)의 상부 표면은 상기 제2 면(41U)과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 제2 열 분산 패턴(32)은 우수한 열 전달 특성을 갖는 열 전달 물질(Thermal Interface Material; TIM)을 포함할 수 있다. 상기 제2 열 분산 패턴(32)은 액상 또는 페이스트 형태의 열 전달 물질(Thermal Interface Material; TIM)을 경화시켜 형성된 것일 수 있다. 상기 제2 열 분산 패턴(32)은 상기 제1 열 분산 패턴(29) 및 상기 제1 반도체 칩(41) 사이에 제한적으로 형성될 수 있다. 상기 제2 열 분산 패턴(32)은 상기 제1 반도체 칩(41)의 측면에 접촉될 수 있으며, 상기 접착 막(27)의 측면과 접촉될 수 있고, 상기 제1 열 분산 패턴(29)의 측면에 접촉될 수 있다. 또한, 상기 제2 열 분산 패턴(32)은 상기 제1 반도체 칩(41) 및 상기 기판(21) 사이에 부분적으로 신장될 수 있다. 상기 제1 반도체 칩(41), 상기 제1 열 분산 패턴(29) 및 상기 제2 열 분산 패턴(32)의 상부 표면들은 실질적으로 동일한 레벨에 위치할 수 있다.
몇몇 실시 예에서, 상기 제2 열 분산 패턴(32)은 열전도성 접착제(Thermally Conductive Adhesive), 열전도성 인캡슐런트(Thermally Conductive Encapsulant), 열전도성 컴파운드(Thermally Conductive Compound), 또는 열전도성 젤(Thermally Conductive Gel)을 사용하여 형성된 것일 수 있다. 예를 들면, 상기 제2 열 분산 패턴(32)은 열 전달 물질(Thermal Interface Material; TIM)을 갖는 언더필(underfill) 물질을 포함할 수 있다. 상기 제2 열 분산 패턴(32)은 상기 제1 반도체 칩(41) 및 상기 제1 열 분산 패턴(29)에 치밀하게 접촉될 수 있으며 우수한 열 전달 특성을 보일 수 있다.
본 발명의 실시 예들에 따르면, 상기 제2 열 분산 패턴(32)은 상기 제1 반도체 칩(41)에서 발생하는 열을 상기 제1 열 분산 패턴(29)에 효율적으로 전달하는 역할을 할 수 있다. 상기 제1 반도체 칩(41)에서 발생하는 열의 일부는 상기 제2 면(41U)을 통하여 방출될 수 있다. 몇몇 응용 실시 예에서, 상기 제1 열 분산 패턴(29) 및 상기 제1 반도체 칩(41)의 상기 제2 면(41U)은 전자 장치의 케이스에 접촉되거나 디스플레이 장치의 후면에 밀착되어 사용될 수 있다. 상기 제1 열 분산 패턴(29)은 상기 제1 반도체 칩(41)의 측면에 형성되므로, 반도체 패키지의 두께는 최소화 될 수 있다. 열 방출에 효율적이고 경-박-단-소화에 유리한 반도체 패키지를 구현할 수 있다.
도 2를 참조하면, 제2 열 분산 패턴(32A)은 상기 제1 반도체 칩(41) 및 상기 제1 열 분산 패턴(29)의 상단들보다 낮은 레벨에 형성될 수 있다.
도 3을 참조하면, 제2 열 분산 패턴(32B)의 상부표면은 오목한 모양을 가질 수 있다. 상기 제2 열 분산 패턴(32B)은 상기 제1 반도체 칩(41)의 측면 및 상기 제1 열 분산 패턴(29)의 측면에 가까울수록 상향 돌출된 프로파일을 보일 수 있다. 상기 제2 열 분산 패턴(32B)의 상부표면은 상기 제1 반도체 칩(41)의 상부표면보다 큰 평균 곡률을 보일 수 있다.
도 4를 참조하면, 제2 열 분산 패턴(32C)의 상부표면은 볼록한 모양을 가질 수 있다. 상기 제2 열 분산 패턴(32C)은 상기 제1 반도체 칩(41)의 측면 및 상기 제1 열 분산 패턴(29)의 측면에 가까울수록 낮은 프로파일을 보일 수 있다. 상기 제2 열 분산 패턴(32C)의 상부표면은 상기 제1 반도체 칩(41)의 상부표면보다 큰 평균 곡률을 보일 수 있다.
도 5를 참조하면, 제2 열 분산 패턴(32D)의 상단은 상기 제1 반도체 칩(41) 및 상기 제1 열 분산 패턴(29)보다 높은 레벨에 형성될 수 있다. 상기 제2 열 분산 패턴(32D)은 상기 제1 반도체 칩(41) 및 상기 제1 열 분산 패턴(29) 사이에 상향 돌출될 수 있다. 상기 제2 열 분산 패턴(32D)은 상기 제1 반도체 칩(41)을 충격으로부터 보호하는 역할을 할 수 있다.
도 6을 참조하면, 제2 열 분산 패턴(32E)의 상단은 상기 제1 반도체 칩(41) 및 상기 제1 열 분산 패턴(29)보다 높은 레벨에 형성될 수 있다. 상기 제2 열 분산 패턴(32E)은 상기 제1 반도체 칩(41)의 상부표면 및 상기 제1 열 분산 패턴(29)의 상부표면을 부분적으로 덮을 수 있다. 상기 제2 열 분산 패턴(32E)의 상부 표면은 울퉁불퉁한 프로파일을 보일 수 있다. 상기 제2 열 분산 패턴(32E)의 상부표면은 상기 제1 반도체 칩(41)의 상부표면보다 큰 평균 곡률을 보일 수 있다. 상기 제2 열 분산 패턴(32E)은 상기 제1 반도체 칩(41)을 충격으로부터 보호하는 역할을 할 수 있다. 상기 제2 열 분산 패턴(32E)은 상기 제1 반도체 칩(41)에서 발생하는 열을 효율적으로 분산하는 역할을 할 수 있다.
도 7을 참조하면, 제1 열 분산 패턴(29)은 제1 두께(T1)일 수 있으며, 제1 반도체 칩(41)은 제2 두께(T2)일 수 있다. 상기 제1 두께(T1)는 상기 제2 두께(T2)보다 클 수 있다. 상기 제1 열 분산 패턴(29)의 바닥은 상기 제1 반도체 칩(41)의 제1 면(41L)보다 낮은 레벨에 위치할 수 있다. 상기 제1 열 분산 패턴(29)의 상단은 상기 제1 반도체 칩(41)의 제2 면(41U)보다 높은 레벨에 위치할 수 있다. 상기 제1 반도체 칩(41)의 상기 제2 면(41U)은 상기 제1 열 분산 패턴(29)의 개구부(29H) 내에 노출될 수 있다. 상기 제1 열 분산 패턴(29)은 상기 제1 반도체 칩(41)을 충격으로부터 보호하는 역할을 할 수 있다.
도 8을 참조하면, 제1 열 분산 패턴(29)은 상부표면에 형성된 다수의 그루브들(29G)을 포함할 수 있다.
도 9를 참조하면, 제1 열 분산 패턴(29)은 다수의 관통 홀들(29P)을 포함할 수 있다. 상기 관통 홀들(29P)은 상기 제1 열 분산 패턴(29)의 상단에 가깝게 형성될 수 있다. 상기 제1 열 분산 패턴(29)의 개구부(29H)는 상기 그루브들(29G) 또는 상기 관통 홀들(29P)을 경유하여 상기 제1 열 분산 패턴(29)의 외부와 연통될 수 있다.
다른 실시 예에서, 상기 제1 열 분산 패턴(29)은 상기 그루브들(29G) 및 상기 관통 홀들(29P)을 모두 포함할 수도 있다.
상기 그루브들(29G) 및 상기 관통 홀들(29P)은 공기 유로(air path)의 역할을 할 수 있다. 상기 제1 열 분산 패턴(29) 및 제1 반도체 칩(41)의 제2 면(41U)이 전자 장치의 케이스 또는 디스플레이 장치의 후면에 밀착되어 사용되는 경우, 상기 제1 반도체 칩(41)의 상기 제2 면(41U)에서 방출되는 열은 상기 그루브들(29G) 또는 상기 관통 홀들(29P)을 경유하여 상기 제1 열 분산 패턴(29)의 외부로 분산될 수 있다.
도 10을 참조하면, 제1 반도체 칩(41)은 대향하는 제1 측면(S1) 및 제2 측면(S2)을 포함할 수 있다. 또한, 상기 제1 반도체 칩(41)은 발열 회로(41HC)를 포함할 수 있다. 상기 발열 회로(41HC)는 상기 제1 반도체 칩(41)의 일부분에 집중될 수 있다. 예를 들면, 상기 발열 회로(41HC)는 상기 제1 반도체 칩(41)의 상기 제1 측면(S1)에 상대적으로 가깝게 형성될 수 있다. 상기 제1 측면(S1)과 제1 열 분산 패턴(29) 사이에 제1 폭(W1)을 갖는 제2 열 분산 패턴(32)이 형성될 수 있으며, 상기 제2 측면(S2)과 상기 제1 열 분산 패턴(29) 사이에 제2 폭(W2)을 갖는 제2 열 분산 패턴(32)이 형성될 수 있다. 상기 제1 폭(W1)은 상기 제2 폭(W2)보다 좁을 수 있다. 상기 제1 열 분산 패턴(29)은 상기 발열 회로(41HC)에 상대적으로 가깝게 형성될 수 있다. 상기 제1 열 분산 패턴(29)은 상기 발열 회로(41HC)에 상대적으로 가깝게 형성되므로 상기 제1 반도체 칩(41)이 국부적으로 가열되는 것을 방지할 수 있다.
도 11을 참조하면, 제2 열 분산 패턴(32)은 제1 반도체 칩(41) 및 기판(21) 사이를 채울 수 있다. 내부 단자들(43)은 상기 제2 열 분산 패턴(32)을 관통하여 상기 제1 반도체 칩(41) 및 상기 기판(21)에 접촉될 수 있다.
도 12를 참조하면, 제1 반도체 칩(41) 및 기판(21) 사이에 충진재(45)가 형성될 수 있다. 상기 충진재(45)는 언더필(underfill) 물질을 포함할 수 있다. 상기 충진재(45)는 상기 제1 반도체 칩(41) 및 상기 기판(21) 사이를 채우고 상기 제1 반도체 칩(41)의 측면을 부분적으로 덮을 수 있다. 내부 단자들(43)은 상기 충진재(45)를 관통하여 상기 제1 반도체 칩(41) 및 상기 기판(21)에 접촉될 수 있다. 제2 열 분산 패턴(32)은 상기 제1 반도체 칩(41) 및 제1 열 분산 패턴(29) 사이에 형성되고 상기 충진재(45) 및 접착 막(27)에 접촉될 수 있다.
도 13을 참조하면, 제1 열 분산 패턴(29)은 제1 반도체 칩(41)보다 얇을 수 있다. 상기 제1 열 분산 패턴(29)은 상기 제1 반도체 칩(41)의 상단보다 낮은 레벨에 형성될 수 있다.
도 14를 참조하면, 제2 열 분산 패턴(32)은 상기 제1 반도체 칩(41) 및 제1 열 분산 패턴(29) 사이를 채우고 상기 제1 열 분산 패턴(29) 및 기판(21) 사이와 상기 제1 반도체 칩(41) 및 상기 기판(21) 사이에 신장될 수 있다.
도 15를 참조하면, 제2 열 분산 패턴(32)은 상기 제1 반도체 칩(41) 및 제1 열 분산 패턴(29) 사이와 상기 제1 열 분산 패턴(29) 및 기판(21) 사이에 신장될 수 있다. 상기 제1 반도체 칩(41) 및 상기 기판(21) 사이에 충진재(45)가 형성될 수 있다. 상기 제2 열 분산 패턴(32)은 상기 충진재(45)에 접촉될 수 있다.
도 16을 참조하면, 기판(21) 상에 내부 단자들(43)을 이용하여 제1 반도체 칩(41)이 탑재될 수 있다. 상기 기판(21) 상에 상기 제1 반도체 칩(41)의 측면들을 덮는 봉지재(47)가 형성될 수 있다. 상기 봉지재(47)는 몰딩 컴파운드(molding compound)를 포함할 수 있다. 상기 제1 반도체 칩(41) 및 상기 봉지재(47)의 상부 표면들은 실질적으로 동일 평면 상에 위치할 수 있다. 상기 봉지재(47)는 상기 제1 반도체 칩(41) 및 상기 기판(21) 사이를 채울 수 있다. 상기 내부 단자들(43)은 상기 봉지재(47)를 관통하여 상기 제1 반도체 칩(41) 및 상기 기판(21)에 접촉될 수 있다.
상기 제1 반도체 칩(41) 및 상기 봉지재(47) 상에 제2 열 분산 패턴(32) 및 제1 열 분산 패턴(29)이 차례로 탑재될 수 있다. 상기 제2 열 분산 패턴(32)은 상기 제1 열 분산 패턴(29), 상기 제1 반도체 칩(41) 및 상기 봉지재(47)에 접촉될 수 있다. 상기 제1 열 분산 패턴(29)의 상부표면은 노출될 수 있다. 상기 제1 열 분산 패턴(29)의 상부표면은 상기 기판(21)과 평행할 수 있다.
도 17을 참조하면, 제1 열 분산 패턴(29)은 접착 막(27)을 이용하여 봉지재(47) 상에 부착될 수 있다. 제2 열 분산 패턴(32)은 상기 접착 막(27) 사이에 한정될 수 있다. 상기 제2 열 분산 패턴(32)은 상기 제1 열 분산 패턴(29), 상기 접착 막(27), 제1 반도체 칩(41) 및 상기 봉지재(47)에 접촉될 수 있다.
도 18을 참조하면, 제1 열 분산 패턴(29)은 제1 반도체 칩(41) 상에 정렬된 다수의 개구부들(29H)을 포함할 수 있다. 상기 개구부들(29H) 내에 제2 열 분산 패턴(32)이 형성될 수 있다.
도 19를 참조하면, 제1 열 분산 패턴(29)은 제1 반도체 칩(41) 상에 정렬된 개구부(29H)를 포함할 수 있다. 상기 개구부(29H)는 상기 제1 반도체 칩(41)의 상부표면과 같거나 클 수 있다. 상기 개구부(29H) 내에 제2 열 분산 패턴(32)이 형성될 수 있다.
도 20을 참조하면, 봉지재(47)는 제1 반도체 칩(41)의 상부 표면보다 낮은 레벨에 형성될 수 있다. 상기 봉지재(47)는 상기 제1 반도체 칩(41)의 측면에 가까울수록 상향 돌출된 프로파일을 보일 수 있다. 제2 열 분산 패턴(32)은 상기 제1 반도체 칩(41) 및 제1 열 분산 패턴(29) 사이에 제3 두께(T3)를 보일 수 있으며, 상기 제2 열 분산 패턴(32)은 상기 봉지재(47) 및 상기 제1 열 분산 패턴(29) 사이에 제4 두께(T4)를 보일 수 있다. 상기 제4 두께(T4)는 상기 제3 두께(T3)보다 두꺼울 수 있다. 상기 제2 열 분산 패턴(32)은 상기 제1 반도체 칩(41)의 측면에 접촉될 수 있다.
도 21을 참조하면, 봉지재(47)는 제1 반도체 칩(41)의 상부 표면보다 낮은 레벨에 형성될 수 있다. 제1 열 분산 패턴(29)은 접착 막(27)을 이용하여 상기 봉지재(47) 상에 부착될 수 있다. 제2 열 분산 패턴(32)은 상기 접착 막(27) 사이에 한정될 수 있다.
도 22를 참조하면, 봉지재(47)는 제1 반도체 칩(41)의 상부 표면보다 낮은 레벨에 형성될 수 있다. 제1 열 분산 패턴(29)은 상기 제1 반도체 칩(41) 상에 정렬된 다수의 개구부들(29H)을 포함할 수 있다. 제2 열 분산 패턴(32)은 상기 개구부들(29H) 내에 신장될 수 있다.
도 23을 참조하면, 제1 열 분산 패턴(29)은 제1 반도체 칩(41)보다 큰 폭을 갖는 개구부(29H)를 포함할 수 있다. 상기 제1 열 분산 패턴(29)은 접착 막(27)을 이용하여 상기 봉지재(47) 상에 부착될 수 있다. 제2 열 분산 패턴(32)은 상기 제1 반도체 칩(41)의 측면 및 상기 제1 열 분산 패턴(29) 사이와 상기 봉지재(47) 및 상기 제1 열 분산 패턴(29) 사이에 형성될 수 있다. 상기 제1 반도체 칩(41)의 제2 면(41U)은 노출될 수 있다.
도 24를 참조하면, 제2 열 분산 패턴(32)은 상기 제1 반도체 칩(41)의 측면 및 상기 제1 열 분산 패턴(29) 사이와 상기 봉지재(47) 및 상기 제1 열 분산 패턴(29) 사이에 형성될 수 있다.
도 25를 참조하면, 제1 열 분산 패턴(29)의 상부표면은 제1 반도체 칩(41) 보다 높은 레벨에 위치할 수 있다.
도 26을 참조하면, 기판(21) 상에 제1 반도체 칩(41) 및 제1 열 분산 패턴(29)이 장착될 수 있다. 상기 제1 반도체 칩(41) 및 상기 제1 열 분산 패턴(29) 사이에 열 전달 물질(Thermal Interface Material; TIM)을 갖는 제2 열 분산 패턴(32)이 형성될 수 있다. 상기 제1 반도체 칩(41) 상에 제2 내지 제5 반도체 칩들(51, 52, 53, 54)이 탑재될 수 있다. 상기 제2 내지 제5 반도체 칩들(51, 52, 53, 54)은 관통 전극들(59) 및 상부 단자들(57)을 경유하여 내부 단자들(43)에 접속될 수 있다.
상기 제1 열 분산 패턴(29) 상에 상기 제2 내지 제5 반도체 칩들(51, 52, 53, 54)과 마주보는 제3 열 분산 패턴(29B)이 형성될 수 있다. 상기 제3 열 분산 패턴(29B) 및 상기 제2 내지 제5 반도체 칩들(51, 52, 53, 54) 사이에 제4 열 분산 패턴(33)이 형성될 수 있다. 상기 제3 열 분산 패턴(29B)은 상기 제1 열 분산 패턴(29)과 동일한 물질을 포함할 수 있으며, 상기 제4 열 분산 패턴(33)은 상기 제2 열 분산 패턴(32)과 동일한 물질을 포함할 수 있다.
상기 상부 단자들(57)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 탭(conductive tab), 또는 이들의 조합을 포함할 수 있다. 상기 제2 내지 제5 반도체 칩들(51, 52, 53, 54)은 상기 제1 반도체 칩(41)보다 큰 폭을 가질 수 있다. 상기 제2 내지 제5 반도체 칩들(51, 52, 53, 54)은 비-휘발성 메모리 소자(non-volatile memory device), 휘발성 메모리 소자(volatile memory device), 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제2 내지 제5 반도체 칩들(51, 52, 53, 54) 중 하나는 디램(DRAM) 또는 에스램(SRAM)과 같은 버퍼 칩을 포함할 수 있으며 상기 제2 내지 제5 반도체 칩들(51, 52, 53, 54) 중 다른 몇몇은 낸드 플래시(NAND flash)와 같은 메모리 칩을 포함할 수 있다.
상기 제3 열 분산 패턴(29B)은 상기 제1 열 분산 패턴(29)에 접촉될 수 있다. 상기 제3 열 분산 패턴(29B)은 상기 제1 열 분산 패턴(29)과 일체형일 수 있다.
도 27 내지 도 29는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 단면도들 이다.
도 27을 참조하면, 기판(21) 상에 내부 단자들(43)을 이용하여 제1 반도체 칩(41)이 탑재될 수 있다. 상기 제1 반도체 칩(41)은 제1 측면(S1) 및 제2 측면(S2)을 포함할 수 있다. 상기 제1 반도체 칩(41)은 상기 제1 측면(S1)에 상대적으로 가깝게 형성된 발열 회로(41HC)를 포함할 수 있다. 상기 제1 반도체 칩(41)은 통상적인 동작 조건 하에서 상기 발열 회로(41HC) 근처에서 상대적으로 높은 열을 발생할 수 있다.
도 28을 참조하면, 상기 기판(21) 상에 접착 막(27)을 이용하여 제1 열 분산 패턴(29)이 탑재될 수 있다. 상기 제1 열 분산 패턴(29)은 상기 제1 반도체 칩(41)보다 큰 개구부(29H)를 포함할 수 있다. 상기 제1 반도체 칩(41)은 상기 개구부(29H) 내에 정렬될 수 있다. 상기 제1 열 분산 패턴(29)은 상기 발열 회로(41HC)에 상대적으로 가깝게 부착될 수 있다. 상기 접착 막(27)은 접착제를 포함하는 테이프일 수 있다.
도 29를 참조하면, 상기 제1 반도체 칩(41) 및 상기 제1 열 분산 패턴(29) 사이에 열 전달 물질(Thermal Interface Material; TIM)을 갖는 제2 열 분산 패턴 (32)이 형성될 수 있다. 상기 제2 열 분산 패턴(32)은 상기 제1 반도체 칩(41)의 측면 및 상기 제1 열 분산 패턴(29)에 접촉될 수 있다. 상기 제2 열 분산 패턴(32)은 액상 또는 페이스트 형태의 열 전달 물질(Thermal Interface Material; TIM)을 상기 제1 반도체 칩(41) 및 상기 제1 열 분산 패턴(29) 사이에 채우고 경화시켜 형성할 수 있다.
도 30은 본 발명의 기술적 사상의 응용 실시 예에 따른 전자 장치를 설명하기 위한 시스템 블록도이다.
도 30을 참조하면, 도 1 내지 도 29를 참조하여 설명한 것과 유사한 반도체 패키지는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 29를 참조하여 설명한 것과 유사한 반도체 패키지는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다. 예를 들면, 상기 마이크로 프로세서 유닛(2120)은 상기 제1 열 분산 패턴(29) 및 상기 제2 열 분산 패턴(32)을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 제1 열 분산 패턴(29) 및 상기 제2 열 분산 패턴(32)의 구성에 기인하여 경박단소화에 유리하고 종래에 비하여 우수한 열 방출 특성을 보일 수 있다. 상기 전자 시스템(2100)의 전기적 특성은 종래에 비하여 현저히 개선될 수 있다.
도 31은 본 발명의 기술적 사상이 적용된 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다.
도 31을 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 전원 공급 장치(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 상기 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 상기 램(2416)은 상기 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 1 내지 도 29를 참조하여 설명한 것과 유사한 반도체 패키지는 상기 마이크로프로세서(2414), 상기 램(2416), 또는 상기 메모리 시스템(2412)에 적용될 수 있다. 예를 들면, 상기 마이크로프로세서(2414)는 상기 제1 열 분산 패턴(29) 및 상기 제2 열 분산 패턴(32)을 포함할 수 있다. 상기 마이크로프로세서(2414)는 상기 제1 열 분산 패턴(29) 및 상기 제2 열 분산 패턴(32)의 구성에 기인하여 경박단소화에 유리하고 종래에 비하여 우수한 열 방출 특성을 보일 수 있다. 상기 전자 시스템(2400)의 전기적 특성은 종래에 비하여 현저히 개선될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 23: 외부 단자
25: 내부 배선 27: 접착 막
29: 제1 열 분산 패턴 32: 제2 열 분산 패턴
29B: 제3 열 분산 패턴 33: 제4 열 분산 패턴
41, 51, 52, 53, 54: 반도체 칩
41HC: 발열 회로
43: 내부 단자 45: 충진재
47: 봉지재 57: 상부 단자
59: 관통전극
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
2400: 전자 시스템
2412: 메모리 시스템 2414: 마이크로프로세서
2416: 램 2418: 전원 공급 장치

Claims (10)

  1. 기판 상에 탑재된 반도체 칩;
    상기 기판 상에 탑재되고 상기 반도체 칩을 노출하는 개구부를 갖는 제1 열 분산 패턴; 및
    상기 반도체 칩의 측면 및 상기 제1 열 분산 패턴 사이에 형성되고 열 전달 물질(Thermal Interface Material; TIM)을 갖는 제2 열 분산 패턴을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제2 열 분산 패턴의 상부표면은 상기 반도체 칩의 상부표면에 비하여 상대적으로 큰 평균 곡률을 갖는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제2 열 분산 패턴의 상단은 상기 반도체 칩의 상부표면과 다른 레벨에 형성된 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 열 분산 패턴은 상기 반도체 칩보다 두꺼운 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 열 분산 패턴의 상부표면은 상기 반도체 칩보다 높은 레벨에 형성된 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 열 분산 패턴은 관통 홀, 그루브(groove), 또는 이들의 조합을 포함하되,
    상기 제1 열 분산 패턴의 상기 개구부는 상기 관통 홀 또는 상기 그루브를 경유하여 상기 제1 열 분산 패턴의 외부와 연통된 반도체 패키지.
  7. 제1 항에 있어서,
    상기 반도체 칩은
    제1 측면;
    상기 제1 측면에 대향하는 제2 측면; 및
    상기 제1 측면에 가까운 발열 회로를 포함하되,
    상기 제1 측면 및 상기 제1 열 분산 패턴 사이의 제1 간격은 상기 제2 측면 및 상기 제1 열 분산 패턴 사이의 제2 간격보다 좁은 반도체 패키지.
  8. 제1 항에 있어서,
    상기 기판 및 상기 반도체 칩 사이에 형성된 충진재; 및
    상기 충진재를 관통하여 상기 기판 및 상기 반도체 칩에 접속된 내부 단자를 더 포함하되,
    상기 내부 단자는 솔더 볼(solder ball) 또는 도전성 범프(conductive bump)를 포함하고, 상기 제2 열 분산 패턴은 상기 충진재에 접촉된 반도체 패키지.
  9. 제1 항에 있어서,
    상기 기판 및 상기 반도체 칩 사이에 형성된 내부 단자를 더 포함하되,
    상기 제2 열 분산 패턴은 상기 기판 및 상기 반도체 칩 사이에 신장되고,
    상기 내부 단자는 상기 제2 열 분산 패턴을 관통하여 상기 기판 및 상기 반도체 칩에 접속된 반도체 패키지.
  10. 기판 상에 탑재된 반도체 칩;
    상기 기판 상에 형성되고 상기 반도체 칩의 측면을 덮는 봉지재;
    상기 반도체 칩 및 상기 봉지재 상에 탑재된 제1 열 분산 패턴; 및
    상기 반도체 칩 및 상기 제1 열 분산 패턴 사이와 상기 봉지재 및 상기 제1 열 분산 패턴 사이에 형성되고 열 전달 물질(TIM)을 갖는 제2 열 분산 패턴을 포함하는 반도체 패키지.
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