KR20170020663A - 반도체 패키지 및 그 제조방법 - Google Patents

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KR20170020663A
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Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 패키지 기판 상에 실장되고 상기 패키지 기판을 대면하는 하면과 그 반대면인 상면을 갖는 반도체 칩, 상기 패키지 기판 상에 제공되어 상기 반도체 칩을 몰딩하는 몰드막, 및 상기 반도체 칩의 상면 상에 제공된 방열막을 포함한다. 상기 몰드막은 상기 반도체 칩의 상면과 공면을 이루는 상면을 가진다. 상기 반도체 칩의 상면이 갖는 표면거칠기는 상기 몰드막의 상면이 갖는 표면거칠기와 상이하다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 패키지 및 그 제조방법에 관한 것이다
반도체 패키지는 다양한 물질들로 이루어지므로 각 물질들의 열팽창률 차이에 따른 휨(warpage)이 발생하는 것이 일반적이다. 반도체 패키지에 휨이 발생하면 공정 중은 물론 실사용에서 반도체 제품의 불량을 야기할 수 있다. 게다가, 전자파 간섭이 발열에 따른 반도체 제품의 오작동이 문제될 수 있다. 이처럼 반도체 패키지는 다양한 환경에서 열적 및 전기적 특성의 열화를 없애거나 최소화하는 것이 필요하다.
본 발명의 목적은 열적 특성이 향상된 반도체 패키지 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 휨 특성이 향상된 반도체 패키지 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 전기적 특성이 향상된 반도체 패키지 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 향상된 수율을 갖는 반도체 패키지 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지 및 그 제조방법은 콜드 스프레이 공정으로 반도체 칩의 표면 상에 방열막을 형성하는 것을 일 특징으로 한다.
본 발명에 따른 반도체 패키지 및 그 제조방법은 방열막이 반도체 칩의 표면과 직접 접촉되므로써 열전달 손실을 최소화하는 것을 다른 특징으로 한다.
본 발명에 따른 반도체 패키지 및 그 제조방법은 방열막의 수축력을 이용하여 패키지의 휨 현상을 보정하거나 최소화하는 것을 또 다른 특징으로 한다.
본 발명에 따른 반도체 패키지 및 그 제조방법은 콜드 스프레이 공정으로 패키지-온-패키지 타입의 반도체 패키지의 상하 패키지 사이의 갭에 형성되지 않는 전자파 차폐막을 형성하는 것을 또 다른 특징으로 한다.
본 발명에 따른 반도체 패키지 및 그 제조방법은 상하 패키지 사이의 갭으로 전자파 차페막이 침입하지 않으므로 차폐막과 상하 패키지 연결 단자간의 접촉에 따른 전기적 쇼트 가능성을 없애는 것을 또 다른 특징으로 한다.
본 발명에 따른 반도체 패키지 및 그 제조방법은 콜드 스프레이 공정으로 패키지-온-패키지 타입의 반도체 패키지의 하부 패키지 상에 인터포저를 형성하는 것을 또 다른 특징으로 한다.
본 발명에 따른 반도체 패키지 및 그 제조방법은 인터포저가 전기적 연결은 몰론 방열 및 휨을 억제할 수 있는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지는: 패키지 기판 상에 실장되고, 상기 패키지 기판을 대면하는 하면과 그 반대면인 상면을 갖는 반도체 칩: 상기 패키지 기판 상에 제공되어 상기 반도체 칩을 몰딩하는 몰드막; 및 상기 반도체 칩의 상면 상에 제공된 방열막을 포함할 수 있고, 상기 몰드막은 상기 반도체 칩의 상면과 공면을 이루는 상면을 가지며, 상기 반도체 칩의 상면이 갖는 표면거칠기는 상기 몰드막의 상면이 갖는 표면거칠기와 상이할 수 있다.
일례의 반도체 패키지에 있어서, 상기 반도체 칩의 상면이 갖는 표면거칠기는 상기 몰드막의 상면이 갖는 표면거칠기보다 작을 수 있다.
일례의 반도체 패키지에 있어서, 상기 방열막은 상기 반도체 칩의 상면과 직접 접촉할 수 있다.
일례의 반도체 패키지에 있어서, 상기 방열막은 상기 반도체 칩의 상면으로부터 상기 몰드막의 상면을 향해 연장될 수 있고, 상기 몰드막의 상면과 직접 접촉할 수 있다.
일례의 반도체 패키지에 있어서, 상기 방열막은 상기 반도체 칩의 상면과 마주하는 면에 반대되는 상면을 포함할 수 있고, 상기 방열막의 상면은 비평평할 수 있다.
일례의 반도체 패키지에 있어서, 상기 방열막은: 상기 반도체 칩의 상면에 인접한 제1 금속막; 및 상기 제1 금속막 상에 제공된 제2 금속막을 포함할 수 있고, 상기 제2 금속막은 상기 제1 금속막에 비해 열전도율이 큰 제2 금속을 포함할 수 있고, 상기 제1 금속막은 상기 제2 금속의 상기 반도체 칩으로의 확산을 억제하는 제2 금속을 포함할 수 있다.
일례의 반도체 패키지에 있어서, 상기 제1 금속은 알루미늄(Al)을 포함할 수 있고, 상기 제2 금속은 구리(Cu)를 포함할 수 있다.
일례의 반도체 패키지에 있어서, 상기 제1 금속막과 상기 제2 금속막 사이의 계면은 비평평할 수 있다.
일례의 반도체 패키지에 있어서, 상기 패키지 기판은 상기 패키지 기판의 가장자리에 인접한 상면에 그라운드 패드를 포함할 수 있고, 상기 방열막은 상기 몰드막을 관통하여 상기 그라운드 패드와 전기적으로 연결되는 그라운드 콘택을 포함할 수 있다.
일례의 반도체 패키지에 있어서, 상기 패키지 기판은 상기 패키지 기판의 가장자리의 상면에 제공된 그라운드 패드를 포함할 수 있고, 상기 방열막은 상기 패키지 기판의 가장자리 상면을 향해 연장되어 상기 그라운드 패드와 접속되는 그라운드 콘택을 포함할 수 있다.
일례의 반도체 패키지에 있어서, 상기 패키지 기판은 상기 패키지 기판의 가장자리의 측면에 제공된 그라운드 패드를 포함할 수 있고, 상기 방열막은 상기 패키지 기판의 가장자리 측면을 덮으며 상기 그라운드 패드와 접속되는 그라운드 콘택을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지는: 상면과 그 반대면인 하면을 포함하는 패키지 기판; 상기 패키지 기판의 상면 상에 실장되고, 상기 패키지 기판의 상면을 마주보는 하면과 그 반대면인 상면을 갖는 반도체 칩: 상기 패키지 기판의 상면 상에 제공되고, 상기 반도체 칩을 에워싸며 상기 반도체 칩의 상면과 공면을 이루는 상면을 갖는 몰드막; 및 상기 반도체 칩 및 상기 몰드막 상에 제공된 방열막을 포함할 수 있고, 상기 방열막은 상기 반도체 칩의 상면 및 상기 몰드막의 상면과 직접 접촉할 수 있고, 상기 반도체 칩의 상면이 갖는 표면거칠기는 상기 몰드막의 상면이 갖는 표면거칠기에 비해 작을 수 있다.
일례의 반도체 패키지에 있어서, 상기 방열막은 상기 반도체 칩의 상면 및 상기 몰드막의 상면과 직접 접촉하는 하면과 그 반대면인 비평평한 상면을 포함할 수 있다.
일례의 반도체 패키지에 있어서, 상기 방열막은 상기 패키지 기판의 상면을 따라 일정한 두께를 가질 수 있다.
일례의 반도체 패키지에 있어서, 상기 방열막은 상기 패키지 기판의 상면을 따라 변동하는 두께를 가질 수 있다.
일례의 반도체 패키지에 있어서, 상기 방열막은 상기 반도체 칩과 상기 몰드막의 상면들을 전부 덮을 수 있다.
일례의 반도체 패키지에 있어서, 상기 방열막은 상기 반도체 칩의 상면 일부와 상기 몰드막의 상면 일부를 덮을 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지는: 상면과 그 반대면인 하면을 포함하는 패키지 기판; 상기 패키지 기판의 상면 상에 실장되고, 상기 패키지 기판의 상면을 마주보는 하면과 그 반대면인 상면을 갖는 반도체 칩: 상기 패키지 기판의 상면 상에 제공되고, 상기 반도체 칩을 에워싸며 상기 반도체 칩의 상면과 공면을 이루는 상면을 갖는 몰드막; 및 상기 반도체 칩 및 상기 몰드막을 덮는 방열막을 포함할 수 있고, 상기 방열막과 상기 반도체 칩 사이의 제1 계면과 상기 방열막과 상기 몰드막 사이의 제2 계면은 비평평할 수 있다.
일례의 반도체 패키지에 있어서, 상기 제1 계면은 제1 표면거칠기를 가질 수 있고, 상기 제2 계면은 상기 제1 표면거칠기보다 큰 제2 표면거칠기를 가질 수 있다.
일례의 반도체 패키지에 있어서, 상기 방열막은 상기 제1 계면에 반대되는 상면을 가질 수 있고, 상기 방열막의 상면은 비평평면과 평평면 중 어느 하나일 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은: 상면과 그 반대면인 하면을 갖는 반도체 칩이 실장되고, 상기 반도체 칩을 몰딩하며 상기 반도체 칩의 상면을 덮지 않는 몰드막을 포함하는 패키지 기판을 제공하고; 그리고 상기 패키지 기판에 금속 분말을 제공하여 상기 반도체 칩과 상기 몰드막을 덮는 방열막을 형성하는 것을 포함할 수 있고, 상기 몰드막은 상기 반도체 칩의 상면과 공면을 이루는 상면을 포함할 수 있고, 상기 반도체 칩의 상면은 상기 몰드막의 상면과 상이한 표면거칠기를 가질 수 있다.
일례의 제조방법에 있어서, 상기 패키지 기판을 제공하는 것은 제1 온도를 갖는 상기 패키지 기판을 제공하는 것을 포함할 수 있고, 상기 방열막을 형성하는 것은 상기 제1 온도보다 큰 제2 온도를 갖는 상기 금속 분말을 상기 패키지 기판에 제공하는 것을 포함할 수 있다.
일례의 제조방법에 있어서, 상기 방열막을 형성하는 것은: 상기 제2 온도를 갖는 상기 금속 분말을 포함하는 금속막을 형성하고; 그리고 상기 제2 온도를 갖는 상기 금속막을 상기 제2 온도보다 낮은 제3 온도로 냉각하는 것을 포함할 수 있고, 상기 금속막은 상기 제2 온도로부터 상기 제3 온도로의 냉각으로 인해 발생되는 수축력을 가지게 될 수 있다.
일례의 제조방법에 있어서, 상기 패키지 기판을 제공하는 것은 상기 제1 온도를 갖는 그리고 휘어져 있는 상기 패키지 기판을 제공하는 것을 포함할 수 있고, 상기 방열막을 형성하는 것은 상기 금속막의 수축력이 상기 휘어져 있는 상기 패키지 기판에 인가되어 상기 패키지 기판이 평평하게 펴지는 것을 포함할 수 있다.
일례의 제조방법에 있어서, 상기 방열막을 형성하는 것은 상기 반도체 칩의 상면과 상기 몰드막의 상면 상에 일정한 두께를 갖는 금속막을 형성하는 것을 포함할 수 있다.
일례의 제조방법에 있어서, 상기 방열막을 형성하는 것은 상기 반도체 칩의 상면과 상기 몰드막의 상면 상에 불균일한 두께를 갖는 금속막을 형성하는 것을 포함할 수 있다.
일례의 제조방법에 있어서, 상기 방열막을 형성하는 것은 적어도 하나의 금속을 포함하는 상기 금속 분말을 상기 패키지 기판 상에 제공하여 단일막의 금속막을 형성하는 것을 포함할 수 있다.
일례의 제조방법에 있어서, 상기 방열막을 형성하는 것은: 제1 금속을 포함하는 제1 금속 분말을 상기 패키지 기판 상에 제공하여 제1 금속막을 형성하고; 그리고 상기 제1 방열막 상에 제2 금속을 포함하는 제2 금속 분말을 제공하여 상기 제1 금속막 상에 적층되는 제2 금속막을 형성하는 것을 포함할 수 있고, 상기 제2 금속은 상기 제1 금속에 비해 열전도율이 높을 수 있다.
일례의 제조방법에 있어서, 상기 제2 금속막을 형성하는 것은 상기 제1 금속막과 상기 제2 금속막 사이의 계면이 비평평하게 형성되는 것을 포함할 수 있다.
일례의 제조방법에 있어서, 상기 방열막을 형성하는 것은: 상기 반도체 칩의 상면을 제1 표면거칠기를 갖는 비평평면으로 형성하고, 그리고 상기 몰드막의 상면을 상기 제1 표면거칠기에 비해 큰 제2 표면거칠기를 갖는 비평평면으로 형성하는 것을 포함할 수 있다.
일례의 제조방법에 있어서, 상기 방열막을 형성하는 것은: 상기 반도체 칩의 상면에 인접하는 상기 방열막의 하면에 반대되는 상면을 상기 제1 및 제2 표면거칠기 중 적어도 어느 하나와 동일하거나 상이한 제3 표면거칠기를 갖는 비평평면으로 형성하는 것을 포함할 수 있다.
일례의 제조방법에 있어서, 상기 방열막을 형성하는 것은 상기 방열막의 상면을 그라인딩하여 상기 방열막의 상면을 평평면으로 형성하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은: 상면과 그 반대면인 하면을 갖는 반도체 칩이 실장되고, 상기 반도체 칩을 몰딩하며 상기 반도체 칩의 상면과 공면을 이루는 상면을 갖는 몰드막을 포함하는 패키지 기판을 제공하고; 그리고 상기 패키지 기판 상에 금속 분말을 제공하여 상기 반도체 칩의 상면 및 상기 몰드막의 상면을 덮는 방열막을 형성하는 것을 포함할 수 있고, 상기 방열막은 상기 반도체 칩의 상면 및 상기 몰드막의 상면에 인접한 하면과 그 반대면인 상면을 포함할 수 있고, 상기 방열막의 하면과 상기 반도체 칩의 상면이 접촉되어 정의되는 제1 계면은 상기 방열막의 하면과 상기 몰드막의 상면이 접촉되어 정의되는 제2 계면에 비해 작은 표면거칠기를 가질 수 있다.
일례의 제조방법에 있어서, 상기 패키지 기판을 제공하는 것은 제1 온도에서 휘어진 상태에 있는 상기 패키지 기판을 제공하는 것을 포함할 수 있고, 상기 방열막을 형성하는 것은 상기 금속 분말을 상기 휘어진 상태에 있는 상기 패키지 기판에 제공하여 상기 제1 온도보다 높은 제2 온도를 갖는 금속막을 상기 반도체 칩의 상면 및 상기 몰드막의 상면 상에 형성하는 것을 포함할 수 있다.
일례의 제조방법에 있어서, 상기 방열막을 형성하는 것은 상기 금속막을 상기 제2 온도로부터 냉각하는 것을 포함할 수 있고, 상기 금속막의 냉각에 의해 상기 금속막은 수축력을 가지게 될 수 있고, 상기 패키지 기판은 상기 금속막의 수축력에 의해 상기 휘어진 상태로부터 평평한 상태로 변경될 수 있다.
일례의 제조방법에 있어서, 상기 방열막을 형성하는 것은: 상기 휘어진 패키지 기판을 따라 균일한 두께를 갖는 금속막을 형성하는 것; 그리고 상기 휘어진 패키지 기판을 따라 불균일한 두께를 갖는 금속막을 형성하는 것 중에서 어느 하나를 포함할 수 있다.
일례의 제조방법에 있어서, 상기 패키지 기판을 제공하는 것은 그라운드 패드를 포함하는 패키지 기판을 제공하는 것을 포함할 수 있고, 상기 방열막을 형성하는 것은 상기 그라운드 패드와 접속되는 그라운드 콘택을 형성하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은: 패키지 기판 상에 실장된 반도체 칩과 상기 반도체 칩을 몰딩하는 몰드막을 포함하는, 저온 상태에서 휘어져 있는 베이스를 제공하고; 그리고 상기 휘어진 베이스 상에 고온 상태의 금속 분말을 제공하여 상기 베이스를 덮는 금속막을 형성하는 것을 포함할 수 있고, 상기 금속막은 상기 고온 상태로부터 냉각되어 수축력을 가지게 될 수 있고, 상기 수축력은 상기 휘어진 베이스에 인가되어 상기 휘어진 베이스를 펴지게 할 수 있다.
일례의 제조방법에 있어서, 상기 금속막은 상기 반도체 칩과 직접 접촉하는 단일막 혹은 다중막 구조를 가질 수 있다.
일례의 제조방법에 있어서, 상기 반도체 칩과 상기 몰드막은 각각 상기 금속막과 직접 접촉하는 표면을 가질 수 있고, 상기 반도체 칩의 표면은 상기 몰드막의 표면에 비해 표면거칠기가 작을 수 있다.
본 발명에 의하면, 콜드 스프레이 공정으로 방열막을 반도체 칩과 직접 접촉되도록 형성하므로써 반도체 칩으로부터 방열막으로의 열전달 손실을 최소화할 수 있다. 아울러, 방열막의 냉각에 의해 발생되는 수축력을 이용하여 패키지의 휨 현상을 보정하거나 없앨 수 있다. 이에 따라 반도체 패키지의 열적 특성을 향상시킬 수 있는 효과가 있고, 휨에 따른 반도체 패키지의 불량을 없애 수율을 향상시킬 수 있는 효과가 있다.
아울러, 콜드 스프레이 공정으로 패키지-온-패키지 타입의 반도체 패키지에 상하 패키지 사이의 갭으로 침입하지 않는 전자파 차폐막을 형성할 수 있다. 이에 따라 갭으로 침입한 차폐막과 상하 패키지의 연결 단자와의 접촉에 따른 전기적 쇼트를 없앨 수 있어, 반도체 패키지의 전기적 특성을 향상시킬 수 있는 효과가 있다. 게다가, 하부 패키지 상에 콜드 스프레이 공정으로 인터포저를 형성할 수 있어 상하부 패키지의 전기적 연결은 물론 하부 패키지의 방열 및 휨 특성을 향상시킬 수 있는 효과가 있다.
도 1a 내지 1d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 1e는 도 1d의 일부를 확대 도시한 단면도이다.
도 1f 내지 1h는 도 1e의 변형예들을 도시한 단면도들이다.
도 2는 비교예에 따른 반도체 패키지를 도시한 단면도이다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 있어서 반도체 패키지의 휨 현상을 도시한 단면도들이다.
도 4a 내지 4c는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 있어서 방열막을 도시한 단면도들이다.
도 5a 내지 5c는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 있어서 콜드 스프레이 공정을 도시한 평면도들이다.
도 6a 내지 6e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 있어서 방열막을 도시한 평면도들이다.
도 7a 내지 7g는 도 1d의 변형예들을 도시한 단면도들이다.
도 8a 내지 8f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 9는 비교예에 따른 반도체 패키지를 도시한 단면도이다.
도 10a 및 10b는 도 8f의 변형예들을 도시한 단면도들이다.
도 10c는 도 10b의 일부를 확대 도시한 단면도이다.
도 11a 내지 11d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 12a 내지 12c는 도 11a 내지 11c의 변형예를 도시한 평면도들이다.
도 13a는 도 11d의 반도체 패키지를 포함하는 패키지-온-패키지 타입의 반도체 패키지를 도시한 단면도이다.
도 13b는 도 13a의 변형예를 도시한 단면도이다.
도 14a 내지 14f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 14e는 도 14d의 일부를 확대 도시한 단면도이다.
도 15a 내지 15d는 도 14f의 변형예들을 도시한 단면도들이다.
도 16a 내지 16f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 16g는 도 16f의 일부를 도시한 평면도이다.
도 17a 및 17b는 도 16f의 변형예들을 도시한 단면도들이다.
도 18a 내지 18e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 19a 내지 19e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<반도체 패키지의 제조방법의 일례>
도 1a 내지 1d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 1e는 도 1d의 일부를 확대 도시한 단면도이다. 도 1f 내지 1h는 도 1e의 변형예들을 도시한 단면도들이다. 도 2는 비교예에 따른 반도체 패키지를 도시한 단면도이다.
도 1a를 참조하면, 패키지 기판(110)의 상면에 반도체 칩(120)을 실장할 수 있다. 패키지 기판(110)은 가령 인쇄회로기판(PCB)을 포함할 수 있다. 반도체 칩(120)은 메모리 칩, 로직 칩, 혹은 이들의 조합일 수 있다. 반도체 칩(120)과 패키지 기판(110) 사이에 반도체 칩(120)과 패키지 기판(110)을 전기적으로 연결하는 하나 혹은 그 이상의 솔더볼과 같은 내부 단자들(122)이 제공될 수 있다.
도 1b를 참조하면, 패키지 기판(110) 상에 반도체 칩(120)을 몰딩하는 몰드막(130)을 형성할 수 있다. 몰드막(130)은 반도체 칩(120)의 상면(120s)을 덮지 않을 수 있다. 몰드막(130)의 상면(130s)은 반도체 칩(120)의 상면(120s)과 공면을 이룰 수 있다. 본 실시예에 따르면, 반도체 칩(120)은 패키지 기판(110)에 플립칩 본딩될 수 있다. 반도체 칩(120)의 상면(120s)은 비활성면일 수 있다. 다른 예로, 반도체 칩(120)의 상면(120s)은 활성면일 수 있다. 패키지 기판(110)의 하면에 하나 혹은 그 이상의 솔더볼과 같은 외부 단자들(112)을 부착할 수 있다. 편의상 패키지 기판(110) 상에 반도체 칩(120)이 실장되고 몰드막(130)으로 몰딩된 구조를 베이스(100)라고 지칭한다.
도 1c를 참조하면, 베이스(100) 상에 방열막(140)을 형성할 수 있다. 방열막(140)은 금속 분말을 고압의 가스에 실어 빠른 속도(예: 음속 혹은 그 이상)로 분사하여 가령 스퍼터링에 비해 금속막의 고속 적층이 가능한 콜드 스프레이(Cold Spray)를 이용하여 형성할 수 있다. 예컨대, 스프레이 노즐(80)로써 금속 분말과 가스의 혼합물(82)을 베이스(100) 상에 제공하여 방열막(140)을 형성할 수 있다. 금속 분말은 그 물질의 제한이 없으며, 가스는 질소, 에어, 헬륨 등을 포함할 수 있다.
스프레이 노즐(80)과 베이스(100) 간의 상대적 이동으로써 방열막(140)이 형성될 수 있다. 가령 스프레이 노즐(80)이 베이스(100) 상에서 적어도 1회 수평하게 이동하면서 혼합물(82)을 제공하여 방열막(140)을 형성할 수 있다.
도 1d를 참조하면, 상기 일련의 공정에 의해 반도체 칩(120)이 실장된 패키지 기판(110)을 포함하는 베이스(100) 상에 방열막(140)이 형성된 반도체 패키지(11)가 제조될 수 있다. 본 실시예에 따르면 방열막(140)은 베이스(100)와 직접 접촉할 수 있다. 예컨대, 방열막(140)은 반도체 칩(120)의 상면(120s) 및 몰드막(130)의 상면(130s)과 직접 접촉할 수 있다. 이처럼 방열막(140)과 반도체 칩(120)이 직접 접촉하므로써 반도체 칩(120)으로부터 방열막(140)으로의 열 흐름에 대한 저항이나 열전달의 손실이 없거나 최소화될 수 있다.
본 실시예와 다르게, 도 2에 도시된 것처럼, 베이스(100)와 방열막(140) 사이에 TIM(thermal interface material)과 같은 열전달막(136)이 더 포함된 반도체 패키지(11p)를 제조할 수 있다. 열전달막(136)은 고분자 물질에 금속 입자들과 같은 필러가 분산된 구조를 가지는 것이 일반적이다. 열전달막(136)이 반도체 칩(120)과 방열막(140) 사이에 제공된 도 2의 반도체 패키지(11p)에선 반도체 칩(120)과 방열막(140)이 직접 접촉하는 도 1d의 반도체 패키지(11)에 비해 반도체 칩(120)으로부터 방열막(140)으로의 열 흐름에 대한 저항이 커질 수 있다. 다시 말해, 본 실시예의 반도체 칩(120)과 방열막(140)의 직접 접촉은 반도체 패키지(11)에 우수한 방열 특성을 부여할 수 있다.
도 1e를 참조하면, 방열막(140)은 가령 수 내지 수백 μm 크기(예: 직경)를 갖는 금속 입자들의 고속 충돌에 따른 변형(예: 소성변형)과 금속 입자들의 베이스(100)와의 결합(예: 공유결합)으로써 형성될 수 있다. 그러므로, 방열막(140)의 표면 및/또는 방열막(140)과 베이스(100) 간의 계면은 평평하지 않을 수 있다.
예를 들어, 방열막(140)과 직접 접촉하는 반도체 칩(120)의 상면(120s)은 제1 표면거칠기를 갖는 비평평면일 수 있다. 방열막(140)과 직접 접촉하는 몰드막(130)의 상면(130s)은 제2 표면거칠기를 갖는 비평평면일 수 있다. 반도체 칩(120)은 주로 실리콘으로 구성될 수 있고 몰드막(130)은 에폭시 수지로 구성될 수 있으므로, 제1 표면거칠기는 제2 표면거칠기에 비해 작을 수 있다.
방열막(140)의 상면(140s)은 제3 표면거칠기를 갖는 비평평면일 수 있다. 제3 표면거칠기는 제1 및 제2 표면거칠기들 중 어느 하나와 동일하거나 유사할 수 있다. 또는 제3 표면거칠기는 제1 및 제2 표면거칠기들 각각과 다를 수 있다. 다른 예로, 도 1f에 도시된 바와 같이 방열막(140)의 상면(140s)은 평평면일 수 있다. 가령, 방열막(140)을 형성한 후 방열막(140)에 대한 추가 공정(예: 연마 공정)을 진행하여 방열막(140)의 상면(140s)을 평평하게 할 수 있다.
방열막(140)은 도 1e에서처럼 단일막일 수 있다. 일례로, 방열막(140)은 구리(Cu)를 포함하는 단일막일 수 있다. 다른 예로, 방열막(140)은 금속, 가령 구리(Cu), 알루미늄(Al), 니켈(Ni), 타이타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 아연(Zn), 크롬(Cr), 코발트(Co) 중 어느 하나 혹은 그의 합금을 포함하는 단일막일 수 있다.
방열막(140)은 도 1g에 도시된 바와 같이 제1 방열막(141)과 제2 방열막(143)을 포함하는 이중막일 수 있다. 제1 방열막(141)은 제2 방열막(143)에 포함된 금속보다 접착력이 우수한 금속을 포함할 수 있고, 제2 방열막(143)은 제1 방열막(141)에 포함된 금속보다 열전도율이 우수한 금속을 포함할 수 있다. 예컨대, 제1 방열막(141)은 알루미늄(Al)을 포함할 수 있고, 제2 방열막(143)은 구리(Cu)를 포함할 수 있다. 알루미늄(Al)은 구리(Cu)의 확산을 저지할 수 있으므로, 제1 방열막(141)은 구리(Cu)의 반도체 칩(120)으로 확산을 막는 확산 배리어 역할을 할 수 있다.
제1 방열막(141)은 반도체 칩(120)의 상면(120s) 및 몰드막(130)의 상면(130s) 상에 제공될 수 있고, 제2 방열막(143)은 제1 방열막(141) 상에 제공될 수 있다. 제1 방열막(141)과 제2 방열막(143) 중 적어도 어느 하나는 단일 금속 성분 혹은 합금을 포함하는 단일막일 수 있다. 제1 방열막(141)과 제2 방열막(143) 간의 계면(142s)은 비평평할 수 있다. 제1 방열막(141)과 제2 방열막(143)은 동일하거나 유사한 두께를 가지거나 혹은 서로 다를 수 있다.
방열막(140)은 도 1h에 도시된 바와 같이 제1 방열막들(141)과 제2 방열막들(143)이 교대로 적층된 다중막일 수 있다. 제1 방열막(141)은 알루미늄(Al) 혹은 그 합금을 포함할 수 있고, 제2 방열막(143)은 구리(Cu) 혹은 그 합금을 포함할 수 있다. 제1 방열막들(141)과 제2 방열막들(143) 간의 계면들(142s)은 비평평할 수 있다. 방열막(140)의 최하층은 제1 방열막(141)으로 구성될 수 있고, 방열막(140)의 최상층은 제2 방열막(143)으로 구성될 수 있다.
다른 예로, 제1 및 제2 방열막들(141,143)은 서로 다른 금속 성분들을 포함할 수 있다. 가령, 최하층의 제1 방열막(141)은 알루미늄(Al)이나 그 합금을 포함할 있고, 최상층의 제2 방열막(143)은 구리(Cu)나 그 합금을 포함할 수 있고, 중간층의 제1 및 제2 방열막들(141,143) 각각은 알루미늄과 구리를 제외한 금속이나 그 합금을 포함할 수 있다.
도 1e 내지 1h를 참조하여 전술한 방열막(140)의 구성과 표면거칠기는 본 명세서에 개시된 모든 실시예들에 동일하거나 유사하게 적용될 수 있다.
도 1c에 도시된 것처럼 스프레이 노즐(80)은 금속의 용융점보다 낮은 온도를 갖는 금속 분말을 포함하는 혼합물(82)을 베이스(100)에 고속 충돌시킬 수 있고, 이에 따라 도 1d에서와 같이 고상(solid state)의 금속 입자들로 구성된 방열막(140)이 형성될 수 있다. 방열막(140)이 고온에서 형성되어 저온으로 냉각될 경우 방열막(140)은 수축될 수 있다. 이러한 방열막(140)의 수축에 의해 반도체 패키지(11)의 휨(warpage) 특성이 향상될 수 있다. 이에 대해선 도 3a 및 3b를 참조하여 후술한다.
본 명세서에 개시된 콜드 스프레이는 금속 분말의 제공으로 금속막을 형성하는 것에 한정되지 않으며, 고분자 분말이나 복합 재료의 분말로써 비금속막을 형성하는 것에 응용될 수 있다. 예컨대, 몰드막(130)을 콜드 스프레이를 이용하여 형성할 수 있다.
<반도체 패키지의 휨 현상의 예>
도 3a 및 3b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 있어서 반도체 패키지의 휨 현상을 도시한 단면도들이다.
도 3a에 도시된 바와 같이, 가령 상온(예: 25°C)과 같은 제1 온도(T1) 상태에 있는 베이스(100)가 휘어져 있을 때 상온보다 높은 고온(예: 150°C)과 같은 제2 온도(T2)를 갖는 금속 분말을 포함하는 혼합물(82)을 베이스(100)에 제공하여 방열막(140)을 형성할 수 있다. 이 경우, 제2 온도(T2) 상태에 있는 방열막(140)은 베이스(100)와 동일하거나 유사하게 휘어질 수 있다.
도 3b에 도시된 바와 같이, 방열막(140)이 제2 온도(T2)보다 낮은 온도, 가령 제1 온도(T1)로 냉각할 수 있고 이에 따라 방열막(140)은 수축할 수 있다. 이 경우, 방열막(140)의 수축력(F)이 베이스(100)에 작용하여 베이스(100)가 휘어진 상태로부터 펴진 상태로 변환될 수 있다.
본 명세서에선 베이스(100)가 방열막(140)을 향해 볼록하게 휘어진 상태를 설명하지만, 본 발명이 이에 한정되는 것이 전혀 아니다. 예컨대, 방열막(140)의 수축에 따른 베이스(100)의 휨 보정은 베이스(100)가 도 5a에 도시된 것처럼 방열막(140)으로부터 멀어지는 방향으로 볼록하게 휘어진 상태에 대해서도 적용될 수 있다. 다른 예로, 베이스(100)가 상온에서 휘어지지 않은 상태에 있을 경우 휘어지지 아니하고 펴진 상태를 갖는 방열막(140)을 형성할 수 있다.
도 1c에 도시된 스프레이 노즐(80)의 이동 속도 및/또는 혼합물(82)의 분사 속도나 각도를 제어하므로써 도 1d에서와 같은 균일한 두께를 갖는 방열막(140)을 형성할 수 있다. 이와 다르게, 도 4a 내지 4c를 참조하여 후술한 바와 같이, 균일하지 않은 두께를 갖는 방열막(140)을 형성할 수 있다. 예컨대, 방열막(140) 중에서 베이스(100)에서 열 발생이 큰 곳에 접촉하는 부분은 다른 부분에 비해 큰 두께를 가질 수 있다.
<방열막의 단면 형상의 예>
도 4a 내지 4c는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 있어서 방열막을 도시한 단면도들이다.
도 4a에 도시된 바와 같이, 베이스(100)의 센터가 다른 곳에 비해 열 발생이 큰 경우 방열막(140)은 베이스(100)의 센터 상에선 큰 두께를 베이스(100)의 가장자리 상에선 작은 두께를 가지는 볼록한 단면을 가질 수 있다. 다른 예로, 도 4b에 도시된 것처럼, 방열막(140)은 베이스(100)의 센터 상에선 작은 두께를 베이스(100)의 가장자리 상에선 큰 두께를 가지는 오목한 단면을 가질 수 있다. 또 다른 예로, 도 4c에서 볼 수 있듯이, 방열막(140)은 베이스(100)의 일측 상에선 볼록하고 다른 일측 상에선 오목한 가령 물결형 단면을 가질 수 있다.
도 1c의 콜드 스프레이 공정에서, 도 5a 내지 5c를 참조하여 후술한 바와 같이, 두께가 균일하지 않는 방열막(140)이 형성될 수 있다. 도 5a 내지 5c에 도시된 방열막(140)은 도 1c의 콜드 스프레이 공정의 진행 중에, 가령 휘어져 있는 패키지 기판(110) 상에 코팅되고 있는 금속막을 가리킬 수 있다. 이와 달리, 도 4a 내지 4c에 도시된 방열막(140)은 도 1d에 도시된 것과 같이 냉각된 후 최종적인 금속막을 가리킬 수 있다.
<스프레이 코팅의 예>
도 5a 내지 5c는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 있어서 콜드 스프레이 공정을 도시한 평면도들이다.
도 5a에 도시된 바와 같이, 오목하게 휘어진 베이스(100) 상에 스프레이 노즐(80)이 이동하면서 혼합물(82)을 분사하므로써 두께가 불균일한 방열막(140)이 형성될 수 있다. 방열막(140)이 냉각되면, 도 4a에 도시된 바와 동일하거나 유사하게 베이스(100)는 평평하게 펴질 수 있고 방열막(140)은 그 센터가 두꺼운 단면을 가질 수 있다.
다른 예로, 도 5b에 도시된 바와 같이, 불록하게 휘어진 베이스(100) 상에 센터가 얇은 두께를 갖는 방열막(140)을 형성할 수 있다. 방열막(140)이 냉각되면, 도 4b에 도시된 것과 동일하거나 유사하게 베이스(100)는 평평하게 펴질 수 있고 방열막(140)은 그 센터가 얇은 단면을 가질 수 있다.
또 다른 예로, 도 5c에 도시된 바와 같이, 물결 형상으로 휘어진 베이스(100) 상에 물결 형상의 방열막(140)이 형성될 수 있다. 방열막(140)이 냉각되면, 도 4c에 도시된 바와 동일하거나 유사하게 베이스(100)는 평평하게 펴질 수 있고 방열막(140)은 물결 형상의 단면을 가질 수 있다.
<방열막의 평면 형상의 예>
도 6a 내지 6e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 있어서 방열막을 도시한 평면도들이다.
방열막(140)은 도 6a 내지 6e에 도시된 것처럼 베이스(100)의 적어도 일부를 덮는 다양한 평면 형상을 가질 수 있다. 일례로, 도 6a에 도시된 것처럼, 방열막(140)은 베이스(100)를 전체적으로 덮는 싱글 플레이트 형상(A) 혹은 매트릭스 형태로 배열되어 베이스(100)를 부분적으로 덮는 복수개의 플레이트 형상(B)을 가질 수 있다. 방열막(140)이 싱글 플레이트 형상(A)인 경우, 방열막(140)은 도 1d의 반도체 칩(120)의 상면(120s)과 몰드막(130)의 상면(130s)을 전부 덮을 수 있다. 방열막(140)이 복수개의 플레이트 형상(B)인 경우, 방열막(140)은 도 1d의 반도체 칩(120)의 상면(120s)을 일부 덮을 수 있고, 몰드막(130)의 상면(130s)을 일부 덮을 수 있다.
다른 예로, 도 6b에 도시된 바와 같이, 방열막(140)은 베이스(100)를 부분적으로 덮는 원형의 고리 형상(A) 혹은 사각형의 고리 형상(B)을 가질 수 있다. 또 다른 예로, 도 6c에서 알 수 있듯이, 방열막(140)은 베이스(100)를 부분적으로 덮는 복수개의 평행한 스트라이프 형상(A) 혹은 그리드(혹은 메쉬) 형태로 배열된 스트라이프 형상(B)을 가질 수 있다. 또 다른 예로, 도 6d와 같이, 방열막(140)은 베이스(100)를 부분적으로 덮는 나선 형상(A) 혹은 사각형 나선 형상(B)을 가질 수 있다. 또 다른 예로, 도 6e처럼, 방열막(140)은 베이스(100)의 모서리들을 덮는 복수개의 플레이트 형상(A) 혹은 베이스(100)의 센터를 덮는 별 형상(B)을 가질 수 있다.
<반도체 패키지의 변형예>
도 7a 내지 7g는 도 1d의 변형예들을 도시한 단면도들이다.
도 7a를 참조하면, 반도체 칩(120)과 방열막(140) 사이에 제공된 절연막(124)을 더 포함하는 반도체 패키지(11a)를 제조할 수 있다. 예컨대, 반도체 칩(120)의 상면(120s)을 덮는 절연막(124)을 형성한 이후에 방열막(140)을 형성할 수 있다. 반도체 칩(120)의 상면(120s)은 가령 비활성면일 수 있다. 본 실시예에 따르면, 절연막(124)은 반도체 칩(120)을 방열막(140)으로부터 전기적으로 절연시킬 수 있다. 이에 따라 반도체 칩(120)과 방열막(140) 간의 전기적 쇼트 가능성을 없앨 수 있다.
도 7b를 참조하면, 반도체 칩(120)의 적어도 일부를 수직 관통하는 복수개의 관통전극(125)을 더 포함하는 반도체 패키지(11b)를 제조할 수 있다. 반도체 칩(120)의 상면(120s)은 활성면 혹은 비활성면일 수 있다. 방열막(140)은 반도체 칩(120)의 상면(120s)과 직접 접촉할 수 있고 관통전극(125)과는 직접 접촉하지 않을 수 있다.
도 7c를 참조하면, 반도체 칩(120)의 상면(120s)과 직접 접촉하지 않는 방열막(140)을 포함하는 반도체 패키지(11c)를 제조할 수 있다. 가령 패키지 기판(110) 상에 반도체 칩(120)의 상면(120s)을 덮는 몰드막(130)을 형성한 후 방열막(140)을 형성할 수 있다. 본 실시예에 따르면, 반도체 칩(120)의 상면(120s)과 방열막(140) 사이에 몰드막(130)이 제공될 수 있다.
도 7d를 참조하면, 전자파 차폐막(EMI shielding layer)으로 활용될 수 있는 방열막(140)을 포함하는 반도체 패키지(11d)를 제조할 수 있다. 본 실시예에 따르면, 패키지 기판(110)은 가령 가장자리에 인접한 상면에 제공된 그라운드 패드(114)를 포함할 수 있고, 몰드막(130)은 가령 드릴링이나 에칭 공정에 의해 형성된 그라운드 패드(114)를 개방하는 개구부(133)를 포함할 수 있다.
방열막(140)은 금속 분말이 개구부(133)에 채워져 형성된 그라운드 콘택(144)을 더 포함할 수 있다. 그라운드 콘택(144)은 그라운드 패드들(114)과 접속할 수 있다. 방열막(140)은 반도체 패키지(11d)의 방열, 휨, 그리고 전자파 간섭(EMI) 특성들을 향상시킬 수 있다.
도 7e를 참조하면, 패키지 기판(110)에 와이어 본딩된 반도체 칩(120)을 포함하는 반도체 패키지(11e)를 제조할 수 있다. 예컨대, 패키지 기판(110)은 가령 가장자리 상면에 제공된 그라운드 패드(114)를 포함할 수 있다. 반도체 칩(120)은 그 상면(120s)이 위를 향한 상태로 접착막(126)의 도움으로 패키지 기판(110) 상에 실장될 수 있다. 반도체 칩(120)의 상면(120s)은 활성면일 수 있다. 반도체 칩(120)은 본딩 와이어(128)에 의해 패키지 기판(110)과 전기적으로 연결될 수 있다. 몰드막(130)은 패키지 기판(110)의 가장자리를 덮지 않을 수 있고, 반도체 칩(120)의 상면(120s) 중 적어도 일부를 개방하는 홀(134)을 포함할 수 있다.
방열막(140)의 일부는 홀(134)을 채워 반도체 칩(120)의 상면(120s)과 간접적으로 혹은 직접적으로 접촉될 수 있다. 방열막(140)의 다른 일부는 패키지 기판(110)의 그라운드 패드(114)와 접속되는 그라운드 콘택 역할을 할 수 있다. 본 실시예에 따르면, 방열막(140)은 방열, 휨 억제, 전자파 차폐 기능을 가질 수 있다.
도 7f를 참조하면, 패키지 기판(110)의 측면 상으로 연장된 방열막(140)을 포함하는 반도체 패키지(11f)를 제조할 수 있다. 가령, 패키지 기판(110)은 가장자리 측면에 제공된 그라운드 패드(114)를 포함할 수 있다. 방열막(140)은 패키지 기판(110)의 가장자리 측면으로 연장되어 그라운드 패드(114)와 접속될 수 있다. 상술한 것 이외에, 반도체 패키지(11f)는 도 7e의 반도체 패키지(11e)와 동일 유사한 구조를 가질 수 있다.
도 7g를 참조하면, 패키지 기판(110)과 반도체 칩(120) 사이에 도전성 언더필막(180)이 더 제공된 반도체 패키지(11g)를 제조할 수 있다. 일례로, 패키지 기판(110) 상에 반도체 칩(120)을 실장한 후, 콜드 스프레이 공정으로 도전성 언더필막(180)을 더 형성할 수 있다. 도전성 언더필막(180)과 반도체 칩(120) 사이 및/또는 도전성 언더필막(180)과 패키지 기판(110) 사이의 전기적 쇼트를 방지하기 위해, 도전성 언더필막(180)을 형성하기 이전에 패키지 기판(110)과 반도체 칩(120) 사이에 절연막(170)을 더 형성할 수 있다. 본 실시예에 따르면, 반도체 칩(120)과 패키지 기판(110) 사이의 열저항이 감소될 수 있다. 본 실시예에선 반도체 칩(120)의 센터에 내부 단자들(122)이 제공된 센터 패드 구조에 대해 설명하였으나, 본 발명이 이에 한정되는 것이 전혀 아니다. 가령, 반도체 칩(120)은 내부 단자들이 반도체 칩(120)의 가장자리에 배열된 에지 패드 구조를 가질 수 있다.
<반도체 패키지의 제조방법의 다른 예>
도 8a 내지 8f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 9는 비교예에 따른 반도체 패키지를 도시한 단면도이다.
도 8a를 참조하면, 패키지 기판(110) 상에 내부 단자들(122)에 의해 패키지 기판(110)과 전기적으로 연결되는 반도체 칩(120)을 실장할 수 있다. 패키지 기판(110) 상에 가령 솔더볼과 같은 적어도 하나의 하부 접속 단자(128)를 더 형성할 수 있다. 하부 접속 단자(128)는 반도체 칩(120)의 외곽에 제공될 수 있다.
도 8b를 참조하면, 반도체 칩(120) 상에 방열막(140)을 형성할 수 있다. 방열막(140)은 도 1c에서 전술한 콜드 스프레이 공정으로 형성할 수 있다. 가령, 패키지 기판(110) 상에 반도체 칩(120)을 개방하고 반도체 칩(120)의 외곽 부분을 가리는 마스크(90)를 제공할 수 있다. 스프레이 노즐(80)을 통해 금속 분말과 가스의 혼합물(82)을 반도체 칩(120)의 상면(120s) 상에 스프레이할 수 있다. 마스크(90)를 이용한 콜드 스프레이를 이용하므로써 반도체 칩(120)의 상면(120s) 상에 선택적으로 방열막(140)을 형성할 수 있다.
콜드 스프레이는, 도 1e 내지 1h에 도시된 바와 동일하거나 유사하게, 반도체 칩(120)의 상면(120s)과 방열막(140)의 상면(140s) 중 적어도 어느 하나를 비평평하게 형성할 수 있다. 방열막(140)은 반도체 칩(120)의 상면(120s)과 직접 접촉할 수 있다. 마스크(90) 상에도 혼합물(82)이 코팅되어 잔류막(140a)이 형성될 수 있으나, 잔류막(140a)은 마스크(90)와 함께 제거될 수 있다.
도 8c를 참조하면, 패키지 기판(110) 상에 반도체 칩(120)과 방열막(140)을 몰딩하는 몰드막(130)을 형성할 수 있다. 가령 머프(MUF: molded under-fill) 공정을 이용하여 몰드막(130)을 형성할 수 있다. 머프 공정의 채택으로써 패키지 기판(110)과 반도체 칩(120) 사이에 절연성 언더필막을 형성하는 공정을 스킵할 수 있다. 다른 예로, 몰드막(130)을 형성하기 이전에 절연성 언더필막을 형성하는 공정을 더 진행할 수 있다. 몰드막(130)은 방열막(140)의 상면(140s)을 덮지 않을 수 있다. 몰드막(130)의 상면(130s)은 방열막(140)의 상면(140s)과 공면을 이룰 수 있다. 몰드막(130)의 상면(130s)은 방열막(140)의 상면(140s) 및/또는 반도체 칩(120)의 상면(120s)에 비해 평평할 수 있다.
도 8d를 참조하면, 드릴링 혹은 에칭 공정으로 몰드막(130)의 일부를 선택적으로 제거하여 하부 접속 단자(128)를 개방하는 개구부(135)를 형성할 수 있다. 패키지 기판(110)의 하면에 솔더볼과 같은 하나 혹은 그 이상의 외부 단자들(112)을 부착할 수 있다. 이로써 패키지 기판(110) 상에 실장된 반도체 칩(120) 상에 방열막(140)이 형성된 하부 패키지(10)를 제조할 수 있다.
도 8e를 참조하면, 상부 패키지(20)를 제공할 수 있다. 상부 패키지(20)는 가령 인쇄회로기판(PCB)과 같은 상부 패키지 기판(210) 상에 실장되고, 본딩 와이어(228)에 의해 상부 패키지 기판(210)과 전기적으로 연결되고, 상부 몰드막(230)에 의해 몰딩된 상부 반도체 칩(220)을 포함할 수 있다. 상부 반도체 칩(220)은 접착막(226)에 의해 상부 패키지 기판(210)에 접착될 수 있다. 상부 반도체 칩(220)은 메모리 칩, 로직 칩, 혹은 이들의 조합을 포함할 수 있다. 상부 패키지(20)는 몰드막(130)의 개구부(135)에 정렬되는 상부 접속 단자(212)를 포함할 수 있다. 다른 예로, 상부 패키지(20)는 하부 패키지(10)와 동일하거나 유사한 구조를 가질 수 있다.
도 8f를 참조하면, 하부 패키지(10) 상에 상부 패키지(20)를 적층하고 리플로우 공정을 진행할 수 있다. 리플로우 공정에 의해 도 8d의 하부 접속 단자(128)와 상부 접속 단자(212)가 용융되어 하부 패키지(10)와 상부 패키지(20)를 전기적으로 연결하는 연결 단자(250)로 형성될 수 있다. 이로써, 하부 패키지(10) 상에 상부 패키지(20)가 적층된 패키지-온-패키지(POP) 타입의 반도체 패키지(1)가 제조될 수 있다.
본 실시예에 따르면, 반도체 칩(120) 상에 방열막(140)이 제공될 수 있다. 이처럼 강성이 강한 방열막(140)에 의해 하부 패키지(10)의 휨 조절 및/또는 억제가 가능할 수 있다. 방열막(140)은 반도체 칩(120)에서 발생되는 열을 배출시킬 수 있으므로 하부 패키지(10) 및/또는 반도체 패키지(1)의 방열 특성이 향상될 수 있다. 방열을 위해 반도체 칩(120)의 두께(T1)를 크게 할 필요가 없으므로 반도체 패키지(1)의 두께(T4)를 최소화할 수 있다. 두께 최소화에 대해선 이하에서 도 9를 참조하여 설명한다.
본 실시예와 다르게, 도 9에 도시된 것처럼, 반도체 칩(120p) 상에 방열막을 형성하는 것을 스킵하여 하부 패키지(10p) 상에 상부 패키지(20)가 적층된 패키지-온-패키지 타입의 반도체 패키지(1p)를 제조할 수 있다. 이 경우, 하부 패키지(10p) 및/또는 반도체 패키지(1p)의 방열 특성을 위해 반도체 칩(120p)의 두께(T1p)를 크게 할 필요가 있을 수 있다.
반도체 칩(120p)의 두께(T1p)가 클수록 써멀 스프레딩 레지스턴스(thermal spreading resistance)를 줄일 수 있다. 그러므로, 하부 패키지(10p) 및/또는 반도체 패키지(1p)의 방열 특성을 높이기 위해 반도체 칩(120p)의 두께(T1p)를 크게 할 필요성이 있을 수 있다. 이처럼 방열 향상을 위해 반도체 칩(120p)의 두께(T1p)를 높이면 반도체 패키지(1p)의 두께(T4p)가 커질 수 있다.
본 실시예에 따르면, 방열막(140)이 반도체 칩(120) 상에 제공되어 있으므로, 반도체 칩(120)의 두께(T1)가 반도체 칩(120p)의 두께(T1p)보다 작더라도 써멀 스프레딩 레지스턴스를 줄일 수 있다. 이와 같이 반도체 칩(120) 상에 방열막(140)이 형성되어 있으므로, 방열 향상을 위해 반도체 칩(120)의 두께(T1)를 크게 할 필요가 없고 그러므로 반도체 패키지(1)의 두께(T4)를 최소화할 수 있다.
도 8f를 다시 참조하면, 방열막(140)의 두께(T2)는 반도체 칩(120)의 두께(T1)보다 작을 수 있다. 일례로, 방열막(140)의 두께(T2)는 반도체 칩(120)의 두께(T1)의 약 25% 내지 약 70%일 수 있다. 본 발명을 이에 한정하려는 의도는 전혀 아닌 단지 일례로서, 반도체 칩(120)의 두께(T1)는 약 100μm이고, 방열막(140)은 약 25μm 내지 약 70μm일 수 있다. 반도체 칩(120)의 두께(T1)와 방열막(140)의 두께(T2)의 합(T3)은 도 9의 반도체 칩(120p)의 두께(T1p)와 동일하거나 작을 수 있다. 반도체 패키지(1)의 두께(T4)는 반도체 패키지(1p)의 두께(T4p)와 동일하거나 작을 수 있다.
<반도체 패키지의 변형예>
도 10a 및 10b는 도 8f의 변형예들을 도시한 단면도들이다. 도 10c는 도 10b의 일부를 확대 도시한 단면도이다.
도 10a를 참조하면, 반도체 칩(120)과 방열막(140) 사이에 제공된 절연막(124)을 더 포함하는 하부 패키지(10a) 상에 상부 패키지(20)를 적층하여 반도체 패키지(1a)를 제조할 수 있다. 반도체 칩(120)과 방열막(140) 간의 전기적 쇼트의 가능성은 절연막(124)에 의해 방지될 수 있다.
도 10b를 참조하면, 상부 패키지 기판(210)에 접촉된 방열막(140b)을 포함하는 하부 패키지(10b) 상에 상부 패키지(20)가 적층된 반도체 패키지(1b)를 제조할 수 있다. 반도체 칩(120)에서 발생된 열은 방열막(140b)을 통해 그리고 방열막(140b)에 직접 접촉된 상부 패키지 기판(210)을 통해 빠져나갈 수 있어, 효과적인 방열 특성을 구현할 수 있다. 방열막(140b)은 도 10c에 도시된 것처럼, 융점이 낮은 제1 금속(140b1)과 융점이 높은 제2 금속(140b2)을 포함할 수 있다. 일례로, 제1 금속(140b1)은 솔더를 포함할 수 있고, 제2 금속(140b2)은 구리를 포함할 수 있다. 제1 금속(140b1)은 하부 패키지(10b)와 상부 패키지(20)의 접착저항을 줄여 방열막(140b)의 접착력을 강화할 수 있고, 제2 금속(140b2)은 열저항을 줄여 방열막(140b)의 방열 특성을 높일 수 있다.
<반도체 패키지의 제조방법의 또 다른 예>
도 11a 내지 11d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 12a 내지 12c는 도 11a 내지 11c의 변형예를 도시한 평면도들이다. 도 13a는 도 11d의 반도체 패키지를 포함하는 패키지-온-패키지 타입의 반도체 패키지를 도시한 단면도이다. 도 13b는 도 13a의 변형예를 도시한 단면도이다.
도 11a를 참조하면, 패키지 기판(110) 상에 내부 단자들(122)에 의해 패키지 기판(110)과 전기적으로 연결되는 반도체 칩(120)을 실장할 수 있다. 반도체 칩(120)의 상면(120s)은 비활성면일 수 있다.
도 11b를 참조하면, 반도체 칩(120)에 캐비티(121)를 형성할 수 있다. 일례로, 에칭 공정으로 반도체 칩(120)의 상면(120s)을 일부 제거하여 반도체 칩(120)의 상면(120s)으로부터 패키지 기판(110)을 향해 함몰된 캐비티(121)를 형성할 수 있다.
도 11c를 참조하면, 캐비티(121) 내에 절연막(124)을 형성한 후 캐비티(121)를 채우는 방열막(140)을 형성할 수 있다. 방열막(140)은 도 1c에서 전술한 콜드 스프레이 공정으로 형성할 수 있다. 방열막(140)의 상면(140s)은 비평평면일 수 있고, 반도체 칩(120)의 상면(120s)은 평평면일 수 있다. 방열막(140)과 절연막(124) 사이의 계면은 비평평면일 수 있다.
도 11d를 참조하면, 패키지 기판(110) 상에 반도체 칩(120)을 에워싸는 몰드막(130)을 형성할 수 있다. 몰드막(130)은 방열막(140)의 상면(140s)과 반도체 칩(120)의 상면(120s)을 덮지 않을 수 있다. 몰드막(130)의 상면(130s)은 방열막(140)의 상면(140s) 및/또는 반도체 칩(120)의 상면(120s)과 공면을 이룰 수 있다. 몰드막(130)의 상면(130s)은 평평면일 수 있다. 상기 일련의 공정을 통해 방열막(140)이 임베딩된 반도체 칩(120)이 패키지 기판(110)에 플립칩 본딩된 반도체 패키지(12)를 제조할 수 있다. 본 실시예에 따르면, 방열막(140)이 반도체 칩(120)에 임베딩되므로, 반도체 칩(120)의 휨 현상을 억제할 수 있을 뿐만 아니라 반도체 패키지(12)의 두께를 최소화할 수 있다.
도 11a 내지 11c를 참조하여 전술한 바와 다르게, 웨이퍼 레벨에서 캐비티(121)와 방열막(140)을 형성할 수 있다. 예컨대, 도 12a에 도시된 바와 같이 웨이퍼(120w)를 가공하여 복수개의 반도체 칩(120)을 형성할 수 있다. 도 12b에서처럼, 반도체 칩(120)의 상면(120s)에 상당하는 웨이퍼(120w)의 표면(120ws)을 선택적으로 에칭하여 반도체 칩들(120) 내에 캐비티들(121)을 형성할 수 있다. 도 12c에 도시된 것처럼, 캐비티(121) 내에 절연막(도 11c의 124)을 형성한 후 콜드 스프레이 공정으로 캐비티(121)에 채워지는 방열막(140)을 형성할 수 있다. 선택적으로 방열막(140)이 형성된 웨이퍼(120w)의 표면(120ws)을 그라인딩하여 캐비티(121)가 아닌 영역에 불필요하게 형성된 절연막이나 방열막을 제거할 수 있다.
웨이퍼(120w)를 쏘잉하여 방열막(140)이 임베딩된 반도체 칩들(120)을 낱개로 분리할 수 있다. 그런다음, 낱개로 분리된 반도체 칩(120)을 패키지 기판(110) 상에 플립칩 본딩한 후 몰드막(130)을 형성하여 도 11d의 반도체 패키지(12)를 제조할 수 있다.
도 13a를 참조하면, 반도체 패키지(12: 이하, 하부 패키지) 상에 상부 패키지(20)를 적층하여 패키지-온-패키지 타입의 반도체 패키지(2)를 제조할 수 있다. 본 실시예에 따르면, 하부 패키지(12)와 상부 패키지(20)를 전기적으로 연결하는 연결 단자(250)를 형성하는 것을 더 포함할 수 있다.
도 13b를 참조하면, 상부 패키지 기판(210)에 접촉된 방열막(140c)을 포함하는 하부 패키지(12a) 상에 상부 패키지(20)가 적층된 반도체 패키지(2a)를 제조할 수 있다. 방열막(140c)이 상부 패키지 기판(210)에 접촉되므로 반도체 패키지(2a)의 방열 특성이 향상될 수 있다. 방열막(140c)은 도 10c에서 전술한 바와 같이 융점이 서로 다른 금속들을 포함할 수 있다.
<반도체 패키지의 제조방법의 또 다른 예>
도 14a 내지 14f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 14e는 도 14d의 일부를 확대 도시한 단면도이다.
도 14a를 참조하면, 패키지 기판(110) 상에 내부 단자들(122)에 의해 패키지 기판(110)과 전기적으로 연결되는 반도체 칩(120)을 실장할 수 있다. 패키지 기판(110) 상에는 가령 솔더볼과 같은 적어도 하나의 하부 접속 단자(128)가 더 제공될 수 있다. 본 실시예에 따르면, 패키지 기판(110)의 가장자리 측면에 그라운드 패드(114)가 더 제공될 수 있다. 반도체 칩(120)의 상면(120s)은 가령 비활성면일 있다.
도 14b를 참조하면, 패키지 기판(110) 상에 반도체 칩(120)을 몰딩하는 몰드막(130)을 형성할 수 있고, 몰드막(130)의 일부를 선택적으로 제거하여 하부 접속 단자(128)를 개방하는 개구부(135)를 형성할 수 있다. 몰드막(130)은 가령 머프(MUF) 공정으로 형성할 수 있고, 개구부(135)는 가령 드릴링이나 에칭 공정으로 형성할 수 있다. 몰드막(130)은 반도체 칩(120)의 상면(120s)과 공면을 이루는 상면(130s)을 가질 수 있다. 패키지 기판(110)의 하면에 솔더볼과 같은 하나 혹은 그 이상의 외부 단자들(112)을 부착할 수 있다. 이로써 패키지 기판(110) 상에 실장되고 몰드막(130)으로 몰딩된 반도체 칩(120)을 포함하는 하부 패키지(13)를 제조할 수 있다.
도 14c를 참조하면, 상부 패키지(20)를 제공할 수 있다. 상부 패키지(20)는 상부 패키지 기판(210)에 본딩 와이어(228)에 의해 와이어 본딩된, 상부 몰드막(230)으로 몰딩된, 그리고 접착막(226)에 의해 상부 패키지 기판(210)에 접착된 상부 반도체 칩(220)을 포함할 수 있다. 상부 패키지 기판(210)의 하면에는 몰드막(130)의 개구부(135)에 정렬되는 상부 접속 단자(212)가 제공될 수 있다.
도 14d를 참조하면, 하부 패키지(13) 상에 상부 패키지(20)를 적층하고 리플로우 공정을 진행할 수 있다. 리플로우 공정에 의해 도 14c의 하부 접속 단자(128)와 상부 접속 단자(212)가 용융되어 하부 패키지(13)와 상부 패키지(20)를 전기적으로 연결하는 연결 단자(250)가 형성될 수 있다.
이후에, 하부 패키지(13)와 상부 패키지(20)를 둘러싸며 전자파 간섭을 막는 차폐막(340)을 형성할 수 있다. 차폐막(340)은 도 1c에서 전술한 콜드 스프레이를 이용하여 형성할 수 있다. 스프레이 노즐(80)은 상부 패키지(20) 상에선 수직한 상태(A)에서 금속 분말과 가스의 혼합물(82)을 스프레이할 수 있다. 그리고, 스프레이 노즐(80)은 하부 패키지(13) 및 상부 패키지(20)의 측면들에 대해서는 기울어진 상태(B)나 수평한 상태(C)에서 혼합물(82)을 스프레이할 수 있다.
차폐막(340)은 도 1e 내지 1h를 참조하여 전술한 방열막(140)의 구성과 표면거칠기를 가질 수 있다. 가령, 차폐막(340)은 구리나 알루미늄을 포함하는 단일막이나 다중막일 수 있다. 차폐막(340)의 표면(340s), 차폐막(340)과 상부 패키지(20) 사이의 계면, 차폐막(340)과 하부 패키지(13) 사이의 계면 중 적어도 어느 하나는 비평평할 수 있다.
본 실시예에 따르면, 도 14e에 도시된 바와 같이, 차폐막(340)은 제1 금속(340a)과 제2 금속(340b)을 포함할 수 있다. 일례로, 제1 금속(340a)은 구리(Cu)를 포함할 수 있고, 제2 금속(340b)은 페라이트(ferrite)를 포함할 수 있다. 다른 예로, 차폐막(340)은 제1 금속(340a)과 제2 금속(340b) 중 어느 하나를 포함할 수 있다. 제1 금속(340a)과 제2 금속(340b)의 크기(예: 직경)는 상부 패키지(20)와 하부 패키지(13) 사이의 갭(310)의 크기(G)에 비해 작을 수 있다. 예컨대, 갭(310)의 크기(G)가 약 10μm 내지 50μm일 수 있고, 제1 금속(340a)과 제2 금속(340b)은 이보다 큰 크기를 가질 수 있다. 이 경우 차폐막(340)은 갭(310)의 내부로 침입하지 않을 수 있고, 이에 따라 차폐막(340)과 연결 단자(250) 간의 전기적 쇼트가 방지될 수 있다.
도 14f를 참조하면, 상기 일련의 공정을 통해 하부 패키지(13) 상에 상부 패키지(20)가 적층되고 차폐막(340)으로 둘러싸인 반도체 패키지(3)가 제조될 수 있다. 차폐막(340)은 그라운드 패드(114)와 전기적으로 연결될 수 있다. 차폐막(340)은 반도체 패키지(3)에 강성을 부여할 수 있고 전자파 간섭(EMI) 특성을 향상시킬 수 있다. 반도체 패키지(3)는 도 15a 내지 15d를 참조하여 후술한 것처럼 다양하게 변형될 수 있다.
<반도체 패키지의 다른 변형예>
도 15a 내지 15d는 도 14f의 변형예들을 도시한 단면도들이다.
도 15a를 참조하면, 하부 패키지(13)와 상부 패키지(20)의 갭(310)을 일부 채우는 절연막(312)을 더 포함하는 반도체 패키지(3a)를 제조할 수 있다. 일례로, 차폐막(340)을 구성하는 금속 입자들의 크기가 갭(310)의 크기(G)와 동일하거나 작은 경우 금속 입자들이 갭(310)으로 침입하여 차페막(340)은 갭(310)의 적어도 일부를 채울 수 있다. 갭(310)으로 차폐막(340)이 침입하면, 차폐막(340)과 연결 단자(250)가 접속되어 전기적 쇼트 가능성이 있을 수 있다. 이러한 전기적 쇼트를 막기 위해 갭(310) 내에 연결 단자(250)를 둘러싸는 절연막(312)을 더 형성할 수 있다. 그러므로, 차폐막(340)의 일부가 갭(310)으로 침입하더라도 절연막(312)은 차폐막(340)과 연결 단자(250)의 접촉을 방해할 수 있다.
도 15b를 참조하면, 하부 패키지(13)와 상부 패키지(20) 사이의 갭(310)을 완전히 채우는 절연막(313)을 더 포함하는 반도체 패키지(3b)를 제조할 수 있다. 이 경우, 차폐막(340)을 구성하는 금속 입자들의 크기가 갭(310)의 크기(G)보다 작더라도 차폐막(340)이 갭(310)으로 침입할 여지가 없어질 수 있다.
도 15c를 참조하면, 가장자리 상면에 그라운드 패드(114)가 제공된 패키지 기판(110)을 포함하는 반도체 패키지(3c)를 제조할 수 있다. 하부 패키지(13)의 몰드막(130)은 패키지 기판(110)에 비해 작은 크기를 가져 패키지 기판(110)의 가장자리 상면을 덮지 않을 수 있다. 차폐막(340)은 몰드막(130)으로 덮여지지 않는 패키지 기판(110)의 가장자리 상면을 향해 연장되어 그라운드 패드(114)와 접속될 수 있다.
도 15d를 참조하면, 일측 가장자리의 하면에 제1 그라운드 패드(114a)가 제공되고 타측 가장자리의 상면에 제2 그라운드 패드(114b)가 제공된 패키지 기판(110)을 포함하는 반도체 패키지(3d)를 제조할 수 있다. 하부 패키지(13)의 몰드막(130)은 패키지 기판(130)의 일측 가장자리의 상면을 덮고, 타측 가장자리의 상면을 덮지 않을 수 있다. 차폐막(340)은 패키지 기판(110)의 일측 가장자리의 측면을 덮어 제1 그라운드 패드(114a)와 접속될 수 있고, 타측 가장자리의 상면을 덮어 제2 그라운드 패드(114b)와 접속될 수 있다.
평면적으로 볼 때 패키지 기판(110)이 사각형인 경우, 제1 그라운드 패드(114a)는 패키지 기판(110)의 4개의 가장자리 중 적어도 하나의 하면에 제공될 수 있고 제2 그라운드 패드(114b)는 다른 가장자리의 상면에 제공될 수 있다. 다른 예로, 제1 그라운드 패드(114a)는 패키지 기판(110)의 일측 가장자리의 측면에 제공될 수 있다.
<반도체 패키지의 제조방법의 또 다른 예>
도 16a 내지 16f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 16g는 도 16f의 일부를 도시한 평면도이다.
도 16a를 참조하면, 패키지 기판(110) 상에 내부 단자들(122)에 의해 패키지 기판(110)과 전기적으로 연결되는 반도체 칩(120)을 가령 플립칩 실장하고, 반도체 칩(120)을 에워싸는 몰드막(130)을 형성할 수 있다. 반도체 칩(120)의 외곽의 패키지 기판(110) 상에 가령 솔더볼과 같은 적어도 하나의 하부 접속 단자(128)를 더 형성할 수 있다. 몰드막(130)은 가령 머프(MUF) 공정으로 형성할 수 있고, 반도체 칩(120)의 상면(120s)과 공면을 이루는 상면(130s)을 가질 수 있다. 반도체 칩(120)의 상면(120s)은 비활성면일 수 있다. 패키지 기판(110)의 하면에 솔더볼과 같은 하나 혹은 그 이상의 외부 단자들(112)을 부착할 수 있다.
도 16b를 참조하면, 몰드막(130)의 일부를 선택적으로 제거하여 하부 접속 단자(128)를 개방하는 개구부(135)를 형성할 수 있다. 개구부(135)는 가령 기계적 드릴링, 레이저 드릴링, 혹은 에칭 공정으로 형성할 수 있다. 개구부(135)를 형성한 후 세정 공정을 더 진행할 수 있다.
도 16c를 참조하면, 패키지 기판(110) 상에 반도체 칩(120)과 몰드막(130)을 덮으며 개구부(135)를 채우는 금속막(410)을 형성할 수 있다. 금속막(410)은 가령 도 1c에서 전술한 콜드 스프레이 공정을 이용하여 형성할 수 있다. 예컨대, 스프레이 노즐(80)을 수평 방향으로 이동하면서 금속 분말과 가스의 혼합물(82)을 패키지 기판(110)에 제공하여 금속막(410)을 형성할 수 있다. 금속막(410)을 콜드 스프레이 공정으로 형성하므로써 도 3a 및 3b를 참조하여 전술한 것처럼 반도체 칩(120)이 실장된 패키지 기판(110)의 휨을 보정할 수 있다.
도 16d를 참조하면, 금속막(410)을 그라인딩하여 그 두께를 낮출 수 있다. 그라인딩된 금속막(410)의 상면(410s)은 평평면일 수 있다. 그라인딩 이외에 화학기계적 연마나 에치백 공정으로 금속막(410)의 두께를 낮출 수 있다. 다른 예로, 금속막(410)의 그라인딩 공정을 스킵할 수 있다. 이 경우, 금속막(410)의 상면(140s)은 도 1e에서와 동일하거나 유사하게 비평평면일 수 있다.
도 16e를 참조하면, 인터포저(440)를 형성하여 하부 패키지(14)를 제조할 수 있다. 인터포저(440)는 금속막(410)을 패터닝하여 형성된 제1 인터포저막(412)과 제2 인터포저막(414)을 포함할 수 있다. 가령, 에칭 공정으로 금속막(410)의 일부를 선택적으로 제거하여 개구부(135)에 채워지는 제1 인터포저막(412), 그리고 제1 인터포저막(412)과 이격되며 반도체 칩(120) 상에 제공되는 제2 인터포저막(414)을 형성할 수 있다. 제1 인터포저막(412)은 하부 접속 단자(128)와 직접 접촉할 수 있고, 제2 인터포저막(414)은 반도체 칩(120)의 상면(120s)과 직접 접촉할 수 있다.
제2 인터포저막(414)은 반도체 칩(120)의 상면(120s)의 일부 혹은 전부를 덮을 수 있다. 또는, 제2 인터포저막(414)은 몰드막(130)을 향해 더 연장되어 몰드막(130)의 상면(130s)의 일부를 더 덮을 수 있다. 제1 인터포저막(412)은 복수개 제공되어 가령 도 16g에 도시된 바와 같이 제2 인터포저막(414)의 주변을 에워쌀 수 있다.
도 16d의 그라인딩 공정을 진행한 경우, 제1 인터포저막(412)의 상면(412s) 및 제2 인터포저막(414)의 상면(414s) 중 적어도 하나는 평평면일 수 있다. 다른 예로, 도 16d의 그라인딩 공정을 스킵한 경우, 제1 인터포저막(412)의 상면(412s) 및 제2 인터포저막(414)의 상면(414s) 중 적어도 하나는 비평평면일 수 있다. 금속막(410)의 그라인딩과 상관없이, 반도체 칩(120)의 상면(120s)은 도 1e에 도시된 바와 동일하거나 유사하게 비평평면일 수 있다.
도 16f를 참조하면, 하부 패키지(14) 상에 상부 패키지(20)를 제공하여 패키지-온-패키지 타입의 반도체 패키지(4)를 제조할 수 있다. 상부 패키지(20)의 상부 접속 단자(212)가 제1 인터포저막(412)과 연결되므로써 하부 패키지(14)와 상부 패키지(20)가 전기적으로 연결될 수 있다. 제1 인터포저막(412)은 전기적 연결 콘택 역할을 할 수 있고, 제2 인터포저막(414)은 휨 방지막 및 방열막 역할을 할 수 있다. 다른 예로, 제2 인터포저막(414)의 형성을 스킵할 수 있다. 반도체 패키지(4)는 도 17a 및 17b를 참조하여 후술한 것처럼 다양하게 변형될 수 있다.
<반도체 패키지의 다른 변형예>
도 17a 및 17b는 도 16f의 변형예들을 도시한 단면도들이다.
도 17a를 참조하면, 반도체 칩(120)과 제2 인터포저막(414) 사이에 절연막(124)이 더 제공된 하부 패키지(14a) 상에 상부 패키지(20)를 적층하여 반도체 패키지(4a)를 제조할 수 있다. 본 실시예에 따르면, 절연막(124)은 반도체 칩(120)과 제2 인터포저막(414) 간의 전기적 쇼트의 가능성을 없앨 수 있다.
도 17b를 참조하면, 패키지 기판(110)의 가장자리 상면에 제공되어 제1 인터포저막(412)과 전기적으로 연결되는 기판 패드(113)를 포함하는 하부 패키지(14b) 상에 상부 패키지(20)를 적층하여 반도체 패키지(4b)를 제조할 수 있다. 본 실시예에 따르면, 제1 인터포저막(412)은 몰드막(130)을 완전히 관통하여 기판 패드(113)에 접속될 수 있다.
<반도체 패키지의 제조방법의 또 다른 예>
도 18a 내지 18e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 18a를 참조하면, 도 16a 및 16b를 참조하여 전술한 바와 동일하거나 유사하게, 패키지 기판(110) 상에 반도체 칩(120)을 가령 플립칩 본딩하고 몰드막(130)을 형성할 수 있다. 몰드막(130)의 상면(130s)을 덮되 반도체 칩(120)의 상면(120s)의 적어도 일부를 개방하는 홀(495)을 갖는 패시베이션막(490)을 형성할 수 있다. 반도체 칩(120)의 상면(120s)은 가령 비활성면일 수 있다. 패시베이션막(490)은 실리콘산화막이나 실리콘질화막 혹은 폴리머와 같은 절연 물질을 증착하여 형성할 수 있다.
도 18b를 참조하면, 하부 접속 단자(128)를 개방하는 개구부(135)를 형성할 수 있다. 일례로, 패시베이션막(490)과 몰드막(130)의 일부들을 기계적 드릴링, 레이저 드릴링, 혹은 에칭 공정으로 선택적으로 제거하여 개구부(135)를 형성할 수 있다. 개구부(135)를 형성한 후 세정 공정을 더 진행할 수 있다.
도 18c를 참조하면, 도 1c에서 전술한 콜드 스프레이 공정으로 패키지 기판(110) 상에 금속막(410)을 형성할 수 있다. 금속막(410)은 패시베이션막(490) 및 반도체 칩(120)을 덮으며 홀(495)과 개구부(135)를 채울 수 있다.
도 18d를 참조하면, 금속막(410)을 그라인딩하여 패시베이션막(490)을 노출시킬 수 있다. 상기 그라인딩에 의해 금속막(410)은 인터포저(440)로 형성될 수 있다. 이와 같은 금속막(410)의 그라인딩으로, 개구부(135)를 채워 하부 접속 단자(128)와 접속되는 제1 인터포저막(412)과 홀(495)을 채워 반도체 칩(120)과 직접 접촉하는 제2 인터포저막(414)으로 구분되는 인터포저(440)를 포함하는 하부 패키지(15)를 형성할 수 있다. 그라인딩 공정은 제1 인터포저막(412)의 상면(412s), 제2 인터포저막(414)의 상면(414s), 그리고 패시베이션막(490)의 상면(490s)을 평평하게 할 수 있다. 이와 달리, 반도체 칩(120)의 상면(120s)은 콜드 스프레이 공정의 영향에 의해 평평하지 않을 수 있다.
제2 인터포저막(414)의 크기(S1)는 홀(495)의 크기(S2)와 실질적으로 동일할 수 있다. 일례로, 홀(495)의 크기(S2)는 반도체 칩(120)의 크기(S3)에 비해 작을 수 있고, 제2 인터포저막(414)의 크기(S1)는 반도체 칩(120)의 크기(S3)보다 작을 수 있다. 따라서, 제2 인터포저막(414)은 반도체 칩(120)의 상면(120s)의 가장자리를 덮지 않을 수 있다.
다른 예로, 홀(495)의 크기(S2)는 반도체 칩(120)의 크기(S3)와 실질적으로 동일할 수 있고, 제2 인터포저막(414)의 크기(S3)는 반도체 칩(120)의 크기(S3)와 실질적으로 동일할 수 있다. 이에 따라, 제2 인터포저막(414)은 반도체 칩(120)의 상면(120s)을 전부 덮을 수 있다.
또 다른 예로, 홀(495)의 크기(S2)는 반도체 칩(120)의 크기(S3)에 비해 클 수 있고, 제2 인터포저막(414)의 크기(S1)는 반도체 칩(120)의 크기(S3)보다 클 수 있다 이 경우, 제2 인터포저막(414)은 반도체 칩(120)의 측면에 인접한 몰드막(130)의 일부를 더 덮을 수 있다.
도 18e를 참조하면, 하부 패키지(15) 상에 상부 패키지(20)를 적층하여 전기적 연결 콘택 역할을 하는 제1 인터포저막(412) 및 방열과 휨 방지 역할을 하는 제2 인터포저막(414)으로 구성된 인터포저(440)를 포함하는 패키지-온-패키지 타입의 반도체 패키지(5)를 제조할 수 있다. 제1 인터포저막(412)과 제2 인터포저막(414)의 평면 배열은 도 16g에 도시된 바와 동일하거나 유사할 수 있다.
다른 예로, 도 17a에 도시된 것처럼, 반도체 칩(120)과 제2 인터포저막(414) 사이에 절연막(124)이 더 제공될 수 있다. 또 다른 예로, 도 17b에 도시된 바와 같이, 하부 접속 단자(128)가 제공되지 아니하고 패키지 기판(110)의 가장자리 상면에 기판 패드(113)가 더 제공될 수 있고, 제1 인터포저막(412)은 패시베이션막(490)과 몰드막(130)을 완전히 관통하여 기판 패드(113)에 접속될 수 있다.
<반도체 패키지의 제조방법의 또 다른 예>
도 19a 내지 19e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 19a를 참조하면, 패키지 기판(110) 상에 반도체 칩(120)을 가령 플립칩 본딩하고 몰드막(130)을 형성할 수 있다. 몰드막(130)은 반도체 칩(120)을 덮을 수 있다. 이에 따라, 몰드막(130s)의 상면(130s)은 반도체 칩(120)의 상면(120s)보다 높은 레벨을 가질 수 있다. 반도체 칩(120)의 상면(120s)은 가령 비활성면일 수 있다.
도 19b를 참조하면, 하부 접속 단자(128)를 개방하는 개구부(135)와 반도체 칩(120)을 개방하는 홀(137)을 형성할 수 있다. 일례로, 드릴링이나 에칭 공정으로 몰드막(130)을 선택적으로 제거하여 개구부(135)와 홀(137)을 형성할 수 있다. 홀(137)을 통해 반도체 칩(120)의 상면(120s)이 노출될 수 있다. 개구부(135)와 홀(137)을 형성한 후 세정 공정을 더 진행할 수 있다.
도 19c를 참조하면, 도 1c에서 전술한 콜드 스프레이 공정으로 패키지 기판(110) 상에 금속막(410)을 형성할 수 있다. 금속막(410)은 반도체 칩(120)을 덮으며 홀(137)과 개구부(135)를 채울 수 있다.
도 19d를 참조하면, 금속막(410)을 그라인딩하여 몰드막(130)의 상면(130s)을 노출시킬 수 있다. 상기 그라인딩에 의해 금속막(410)은 인터포저(440)로 형성될 수 있다. 이와 같은 금속막(410)의 그라인딩으로, 개구부(135)를 채워 하부 접속 단자(128)와 접속되는 제1 인터포저막(412)과 홀(137)을 채워 반도체 칩(120)과 직접 접촉하는 제2 인터포저막(414)으로 구분되는 인터포저(440)를 포함하는 하부 패키지(16)를 형성할 수 있다.
그라인딩 공정은 제1 인터포저막(412)의 상면(412s), 제2 인터포저막(414)의 상면(414s), 그리고 몰드막(130)의 상면(130s)을 평평하게 할 수 있다. 이와 달리, 반도체 칩(120)의 상면(120s)은 콜드 스프레이 공정의 영향에 의해 평평하지 않을 수 있다. 도 18d에서 전술한 바와 동일하거나 유사하게 홀(137)의 크기에 따라 제2 인터포저막(414)의 크기가 결정될 수 있다.
도 19e를 참조하면, 하부 패키지(16) 상에 상부 패키지(20)를 적층하여 전기적 연결 콘택 역할을 하는 제1 인터포저막(412) 및 방열과 휨 방지 역할을 하는 제2 인터포저막(414)으로 구성된 인터포저(440)를 포함하는 패키지-온-패키지 타입의 반도체 패키지(6)를 제조할 수 있다. 제1 인터포저막(412)과 제2 인터포저막(414)의 평면 배열은 도 16g에 도시된 바와 동일하거나 유사할 수 있다.
도 17a에서와 같이 반도체 칩(120)과 제2 인터포저막(414) 사이에 절연막(124)이 더 제공될 수 있다. 혹은 도 17b에서처럼 하부 접속 단자(128)가 제공되지 아니하고 패키지 기판(110)의 가장자리 상면에 기판 패드(113)가 더 제공될 수 있고, 제1 인터포저막(412)은 몰드막(130)을 완전히 관통하여 기판 패드(113)에 접속될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 패키지 기판 상에 실장되고, 상기 패키지 기판을 대면하는 하면과 그 반대면인 상면을 갖는 반도체 칩:
    상기 패키지 기판 상에 제공되어 상기 반도체 칩을 몰딩하는 몰드막; 및
    상기 반도체 칩의 상면 상에 제공된 방열막을 포함하고,
    상기 몰드막은 상기 반도체 칩의 상면과 공면을 이루는 상면을 가지며,
    상기 반도체 칩의 상면이 갖는 표면거칠기는 상기 몰드막의 상면이 갖는 표면거칠기와 상이한 반도체 패키지.
  2. 제1항에 있어서,
    상기 반도체 칩의 상면이 갖는 표면거칠기는 상기 몰드막의 상면이 갖는 표면거칠기보다 작은 반도체 패키지.
  3. 제1항에 있어서,
    상기 방열막은 상기 반도체 칩의 상면과 직접 접촉하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 방열막은 상기 반도체 칩의 상면으로부터 상기 몰드막의 상면을 향해 연장되고, 상기 몰드막의 상면과 직접 접촉하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 방열막은 상기 반도체 칩의 상면과 마주하는 면에 반대되는 상면을 포함하고, 상기 방열막의 상면은 비평평한 반도체 패키지.
  6. 제1항에 있어서,
    상기 방열막은:
    상기 반도체 칩의 상면에 인접한 제1 금속막; 및
    상기 제1 금속막 상에 제공된 제2 금속막을 포함하고,
    상기 제2 금속막은 상기 제1 금속막에 비해 열전도율이 큰 제2 금속을 포함하고,
    상기 제1 금속막은 상기 제2 금속의 상기 반도체 칩으로의 확산을 억제하는 제2 금속을 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 금속막과 상기 제2 금속막 사이의 계면은 비평평한 반도체 패키지.
  8. 제1항에 있어서,
    상기 패키지 기판은 상기 패키지 기판의 가장자리에 인접한 상면에 그라운드 패드를 포함하고,
    상기 방열막은 상기 몰드막을 관통하여 상기 그라운드 패드와 전기적으로 연결되는 그라운드 콘택을 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 패키지 기판은 상기 패키지 기판의 가장자리의 상면에 제공된 그라운드 패드를 포함하고,
    상기 방열막은 상기 패키지 기판의 가장자리 상면을 향해 연장되어 상기 그라운드 패드와 접속되는 그라운드 콘택을 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 패키지 기판은 상기 패키지 기판의 가장자리의 측면에 제공된 그라운드 패드를 포함하고,
    상기 방열막은 상기 패키지 기판의 가장자리 측면을 덮으며 상기 그라운드 패드와 접속되는 그라운드 콘택을 포함하는 반도체 패키지.
  11. 상면과 그 반대면인 하면을 갖는 반도체 칩이 실장되고, 상기 반도체 칩을 몰딩하며 상기 반도체 칩의 상면을 덮지 않는 몰드막을 포함하는 패키지 기판을 제공하고; 그리고
    상기 패키지 기판에 금속 분말을 제공하여 상기 반도체 칩과 상기 몰드막을 덮는 방열막을 형성하는 것을 포함하고,
    상기 몰드막은 상기 반도체 칩의 상면과 공면을 이루는 상면을 포함하고,
    상기 반도체 칩의 상면은 상기 몰드막의 상면과 상이한 표면거칠기를 갖는 반도체 패키지의 제조방법.
  12. 제11항에 있어서,
    상기 패키지 기판을 제공하는 것은 제1 온도를 갖는 상기 패키지 기판을 제공하는 것을 포함하고,
    상기 방열막을 형성하는 것은 상기 제1 온도보다 큰 제2 온도를 갖는 상기 금속 분말을 상기 패키지 기판에 제공하는 것을 포함하는 반도체 패키지의 제조방법.
  13. 제12항에 있어서,
    상기 방열막을 형성하는 것은:
    상기 제2 온도를 갖는 상기 금속 분말을 포함하는 금속막을 형성하고; 그리고
    상기 제2 온도를 갖는 상기 금속막을 상기 제2 온도보다 낮은 제3 온도로 냉각하는 것을 포함하고,
    상기 금속막은 상기 제2 온도로부터 상기 제3 온도로의 냉각으로 인해 발생되는 수축력을 가지게 되는 반도체 패키지의 제조방법.
  14. 제13항에 있어서,
    상기 패키지 기판을 제공하는 것은 상기 제1 온도를 갖는 그리고 휘어져 있는 상기 패키지 기판을 제공하는 것을 포함하고,
    상기 방열막을 형성하는 것은 상기 금속막의 수축력이 상기 휘어져 있는 상기 패키지 기판에 인가되어 상기 패키지 기판이 평평하게 펴지는 것을 포함하는 반도체 패키지의 제조방법.
  15. 제11항에 있어서,
    상기 방열막을 형성하는 것은:
    상기 반도체 칩의 상면과 상기 몰드막의 상면 상에 일정한 두께를 갖는 금속막을 형성하는 것을 포함하는 반도체 패키지의 제조방법.
  16. 제11항에 있어서,
    상기 방열막을 형성하는 것은:
    상기 반도체 칩의 상면과 상기 몰드막의 상면 상에 불균일한 두께를 갖는 금속막을 형성하는 것을 포함하는 반도체 패키지의 제조방법.
  17. 제11항에 있어서,
    상기 방열막을 형성하는 것은:
    적어도 하나의 금속을 포함하는 상기 금속 분말을 상기 패키지 기판 상에 제공하여 단일막의 금속막을 형성하는 것을 포함하는 반도체 패키지의 제조방법.
  18. 제11항에 있어서,
    상기 방열막을 형성하는 것은:
    제1 금속을 포함하는 제1 금속 분말을 상기 패키지 기판 상에 제공하여 제1 금속막을 형성하고; 그리고
    상기 제1 방열막 상에 제2 금속을 포함하는 제2 금속 분말을 제공하여 상기 제1 금속막 상에 적층되는 제2 금속막을 형성하는 것을 포함하고,
    상기 제2 금속은 상기 제1 금속에 비해 열전도율이 높은 반도체 패키지의 제조방법.
  19. 제18항에 있어서,
    상기 제2 금속막을 형성하는 것은:
    상기 제1 금속막과 상기 제2 금속막 사이의 계면이 비평평하게 형성되는 것을 포함하는 반도체 패키지의 제조방법.
  20. 제11항에 있어서,
    상기 방열막을 형성하는 것은:
    상기 반도체 칩의 상면을 제1 표면거칠기를 갖는 비평평면으로 형성하고, 그리고 상기 몰드막의 상면을 상기 제1 표면거칠기에 비해 큰 제2 표면거칠기를 갖는 비평평면으로 형성하는 것을 포함하는 반도체 패키지의 제조방법.
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