JP4860695B2 - 半導体パッケージ - Google Patents
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Description
そこで、半導体デバイスの作動によって発生する熱が繰り返し加えられると、パッケージ基板の熱膨張率とヒートスプレッダの熱膨張率の差によって、パッケージ基板に熱応力が掛かる。そのため、半導体デバイスが作動と停止を交互に繰り返すと、半導体デバイスの接続端子とパッケージ基板の接続端子とを接続するボールグリッドアレイ(BGA)等に過大な負荷が掛かり、その接続が破壊されるおそれがある。
同様に、パッケージ基板の接続端子と、そのパッケージ基板が取り付けられる配線基板の接続端子との接続が破壊されるおそれがある。特に、屋外に設置する機器では、季節によっては機器の内部温度が非常に高温となってしまうため、半導体デバイスの発熱に対する耐久性に優れた半導体パッケージが必須となる。そこで、ヒートスプレッダは、熱伝導性に優れるだけでなく、低い熱膨張率を有していることが望ましい。
一方、本発明による半導体パッケージの一実施例では、パッケージ基板よりも熱膨張率の低い材料、例えばアルミニウムシリコンカーバイド(AlSiC)でヒートスプレッダを構成することにより、パッケージ基板に掛かる熱応力を低減しており、その結果、半導体デバイスの発熱に対する耐久性に優れている。また、本発明による半導体パッケージにおいては、ヒートスプレッダと半導体デバイスを、熱伝導に優れた半田を用いて接合することにより、半導体デバイスで発生した熱の放熱特性を向上させている。そのため、本発明による半導体パッケージは、半導体デバイスの発熱に対する良好な耐久性を有しつつ放熱特性に優れている。
熱サイクル試験(−10℃〜+100℃/300cycle)を実施し、熱応力が5.04MPa以上であると、半田層16が破壊されることが判明した。半田層16の中央から半田層16の角までの各距離に対して半田層に働く熱応力を、半田層16の厚さtを変えて、シミュレーション(熱サイクル−10℃〜+100℃/300cycle)により求めた結果を図2に示す。図2において、横軸は、半導体デバイス13の中央部からの距離を表し、縦軸は、半田層16に加わる熱応力を表す。また、各グラフ201、202、203、及び205は、それぞれ、半田層16の厚さが100μm、200μm、300μm、500μm及び750μmの場合のシミュレーション結果を表す。半田層16が破壊される熱応力5.04MPaは、厚さ300μmの半田層16の最大熱応力に相当するので、余裕をみて半田層16の下限を400μmとした。半田層16の熱抵抗を0.08℃/W以下にするため、半田層16の厚さの上限を460μmとした。従って、本実施形態では、半田層16の厚さを400μmより460μmとした。
Claims (5)
- 半導体デバイスを取り付けるパッケージ基板と、
少なくとも前記半導体デバイスの表面に接合され、前記パッケージ基板の熱膨張係数値以下の熱膨張係数値を有するヒートスプレッダと、
前記ヒートスプレッダの前記半導体デバイスとの接合面に設けられる金属層と、
前記金属層と前記半導体デバイスの間に形成され、前記ヒートスプレッダを前記半導体デバイスに接合する半田層と、を有し、
前記ヒートスプレッダは、アルミニウムシリコンカーバイド又はダイヤモンド複合材で構成され、
前記ヒートスプレッダの接合面の表面粗さは、平均粗さで1.6μm以下であり、
前記金属層は、金又はニッケルで構成され、
前記半田層の厚さは、400μmより460μmである、ことを特徴とする半導体パッケージ。 - 半導体デバイスを取り付けるパッケージ基板と、
前記半導体デバイスと接合され、且つ前記半導体デバイスの周囲で前記パッケージ基板と接着され、アルミニウムシリコンカーバイド又はダイヤモンド複合材で構成されるヒートスプレッダと、
前記ヒートスプレッダの前記半導体デバイスとの接合面に設けられる金属層と、
前記金属層と前記半導体デバイスの間に形成され、前記ヒートスプレッダを前記半導体デバイスに接合する半田層と、を有し、
前記ヒートスプレッダの接合面の表面粗さは、平均粗さで1.6μm以下であり、
前記金属層は、金又はニッケルで構成され、
前記半田層の厚さは、400μmより460μmである、ことを特徴とする半導体パッケージ。 - 前記ヒートスプレッダは、前記半導体デバイスに向かって突出する凸状部を有する、ことを特徴とする請求項1又は2に記載の半導体パッケージ。
- 少なくとも一つの電子回路素子を備えた回路基板と、
半導体デバイスと、
前記回路基板に取り付けられ、前記半導体デバイスを内包する半導体パッケージであって、
前記半導体デバイスを取り付け、前記半導体デバイスが有する接続端子を前記回路基板に設けられた配線と電気的に接続するパッケージ基板と、
少なくとも前記半導体デバイスの表面上に接合され、前記パッケージ基板の熱膨張係数値以下の熱膨張係数値を有するヒートスプレッダと、
前記ヒートスプレッダの前記半導体デバイスとの接合面に設けられる金属層と、
前記金属層と前記半導体デバイスの間に形成され、前記ヒートスプレッダを前記半導体デバイスに接合する半田層とを有する半導体パッケージと、を有し、
前記ヒートスプレッダは、アルミニウムシリコンカーバイド又はダイヤモンド複合材で構成され、
前記ヒートスプレッダの接合面の表面粗さは、平均粗さで1.6μm以下であり、
前記金属層は、金又はニッケルで構成され、
前記半田層の厚さは、400μmより460μmである、ことを特徴とする電子装置。 - 前記ヒートスプレッダは、前記半導体デバイスに向かって突出する凸状部を有する、ことを特徴とする請求項4に記載の電子装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2006/311423 WO2007141851A1 (ja) | 2006-06-07 | 2006-06-07 | 半導体パッケージ及び電子装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2007141851A1 JPWO2007141851A1 (ja) | 2009-10-15 |
JP4860695B2 true JP4860695B2 (ja) | 2012-01-25 |
Family
ID=38801123
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008520088A Expired - Fee Related JP4860695B2 (ja) | 2006-06-07 | 2006-06-07 | 半導体パッケージ |
Country Status (3)
Country | Link |
---|---|
US (1) | US20090079062A1 (ja) |
JP (1) | JP4860695B2 (ja) |
WO (1) | WO2007141851A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
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-
2006
- 2006-06-07 WO PCT/JP2006/311423 patent/WO2007141851A1/ja active Application Filing
- 2006-06-07 JP JP2008520088A patent/JP4860695B2/ja not_active Expired - Fee Related
-
2008
- 2008-12-01 US US12/325,679 patent/US20090079062A1/en not_active Abandoned
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Also Published As
Publication number | Publication date |
---|---|
JPWO2007141851A1 (ja) | 2009-10-15 |
WO2007141851A1 (ja) | 2007-12-13 |
US20090079062A1 (en) | 2009-03-26 |
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Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110406 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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