JP4577980B2 - 実装基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、実装基板に関し、特に、半導体素子を有する半導体装置が外部回路基板の両面に実装された実装基板に関するものである。
【０００２】
【従来技術】
近年、半導体素子の高速化および高集積化、ならびに携帯機器の急速な普及に伴い、電子機器の小型、軽量化の要求が高まっており、半導体素子や電子部品の高密度実装技術の開発が進められているが、電子機器の内部の実装面積は限られており、伝送速度に関する考慮から半導体素子同士を近接して設置することが要求され、よりコンパクトな実装技術が必要となっている。
【０００３】
近年、高密度実装に対応した配線基板として、配線基板の下面にハンダや導電性接着剤からなる接合剤を格子状に配置したボールグリッドアレイパッケージ（ＢＧＡ）や、ＢＧＡをより小型化したチップスケールパッケージ（ＣＳＰ）が用いられている。
【０００４】
そして、これらのＢＧＡやＣＳＰには、図７（ａ）に示すようなフェイスアップ型半導体装置６１や、図７（ｂ）に示すようなフェイスダウン型半導体装置６３が知られており、半導体素子６５の放熱方式や、接地電源線の強化等による配線設計のちがいによって区別して用いられている。
【０００５】
このフェイスアップ型半導体装置６１は、一般に図７（ａ）に示すように、半導体素子６５の搭載面と反対側の配線基板６７の面に接合剤６９が設けられており、これらの接合剤６９を介してフェイスアップ型半導体装置６１が外部回路基板７１に接合されている。一方、フェイスダウン型半導体装置６３は、一般に図７（ｂ）に示すように、半導体素子６５の搭載面と同じ側の配線基板６７の面に接合剤６９が設けられており、これらの接合剤６９を介して配線基板６７が外部回路基板７１に接合されている。これらの半導体装置６１、６３は、表面実装が可能で、伝送速度および放熱性も良好である。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来、外部回路基板７１の片側だけに半導体装置６１、６３を実装していたので、実装密度に限界があった。そこで、外部回路基板７１への実装密度を向上するには、半導体装置６１、６３を外部回路基板７１の両面に実装することが考えられる。
【０００７】
このように、外部回路基板７１の両面に表面実装型の半導体装置６１、６３を実装すると、半導体装置６１、６３や電子部品の実装密度を高めることができるとともに、従来の片面にのみ実装した場合よりも、半導体装置６１、６３間の配線長を短縮できることから、半導体素子６５の駆動回路から発信される伝送速度の高速化を図ることができる。
【０００８】
しかしながら、ＢＧＡやＣＳＰに半導体素子６５を搭載した半導体装置６１、６３を、ガラス−エポキシ樹脂複合材料やガラス−ポリイミド樹脂複合材料などの有機樹脂を含む外部回路基板７１の両側に単に実装しただけでは、使用環境、半導体素子６５の駆動と停止に伴う発熱、冷却の繰返しによって、外部回路基板７１と半導体装置６１、６３との接続性が損なわれ、従来の片面実装型の実装基板に比べて、長期にわたり安定な接続を維持できないという問題がある。
【０００９】
これは主として半導体装置６１、６３を構成する配線基板６７と外部回路基板７１との熱膨張係数差に起因する熱応力が接合剤６９に繰り返し作用することにより、接合剤６９が疲労し、最終的にクラックが発生するためと考えられる。
【００１０】
しかるに、半導体装置６１、６３が外部回路基板７１の片面にのみ実装される方式であれば、実装基板の剛性はさほど高くないため、配線基板６７の反りによって熱膨張差を緩和することができるが、両面に半導体装置６１、６３を積層した実装基板では、実装基板全体の剛性が高いため、反りによって熱膨張差を緩和することができず、熱応力による接合剤６９の熱疲労破壊が発生しやすいという問題があった。
【００１１】
従って、本発明は、外部回路基板の両面に半導体装置を実装しても、外部回路基板との電気的接続性に優れ、信頼性の高い実装基板を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の実装基板では、配線基板に半導体素子を搭載してなる半導体装置を、外部回路基板の対向する主面に、それぞれ接合剤により実装してなるとともに、前記外部回路基板の一方主面に実装された半導体装置がフェイスアップ型半導体装置とされ、他方主面に実装された半導体装置がフェイスダウン型半導体装置とされており、前記フェイスアップ型半導体装置を構成する前記配線基板の熱膨張係数をα１、前記フェイスダウン型半導体装置を構成する前記配線基板の熱膨張係数をα２としたとき、α２＞α１の関係を満足することを特徴とするものである。
【００１３】
一般に、配線基板の半導体素子側の面が、半導体素子を固着していない面よりも熱膨張が小さいため、フェイスアップ型半導体装置は外部回路基板に対して凸状に変形し、一方、フェイスダウン型半導体装置は外部回路基板に対して凹状に変形することにより、外部回路基板の両面に対向して実装された半導体装置を同じ方向に反り変形させることができる。
【００１４】
これにより、フェイスアップ型半導体装置やフェイスダウン型半導体装置と、外部回路基板との間に形成された接合剤に発生する応力を低減でき、ハンダ等の接合剤の疲労断線を抑え、接続信頼性を飛躍的に向上できる。
【００１５】
本発明の実装基板では、フェイスアップ型半導体装置を構成する配線基板の熱膨張係数をα１、フェイスダウン型半導体装置を構成する配線基板の熱膨張係数をα２としたとき、α２＞α１の関係を満足する。
【００１６】
このようにすることによって、外部回路基板に対して凹変形するフェイスダウン型半導体装置の熱膨張が、外部回路基板に対して凸変形するフェイスアップ型半導体装置の熱膨張よりも大きくなり、フェイスダウン型半導体装置の反り形状がフェイスアップ型半導体装置の反り形状に追従しやすくなるため、外部回路基板と半導体装置を接続している接合剤の熱膨張差による歪や応力を、さらに小さくすることができ、外部回路基板と半導体装置を接続している接合剤の接続信頼性をさらに向上できる。
【００１７】
本発明の実装基板では、外部回路基板の熱膨張係数をα０としたときに、α２＞α０＞α１の関係を満足することが望ましい。
【００１８】
外部回路基板の熱膨張係数をフェイスダウン型半導体装置とフェイスアップ型半導体装置との中間の値とすることにより、外部回路基板を含めてフェイスダウン型半導体装置の反り形状が、さらにフェイスアップ型半導体装置の反り形状に追従しやすくなるため、接合剤の接続信頼性をさらに向上できる。
【００１９】
本発明の実装基板では、フェイスアップ型半導体装置の、外部回路基板と反対側の位置に放熱体を設けるとともに、フェイスアップ型半導体装置を構成する配線基板の熱膨張係数をα１、外部回路基板の熱膨張係数をα０、および放熱体の熱膨張係数をα３としたときに、α０＞α１＞α３の関係を満足することが望ましい。
【００２０】
このような構成を採用することにより、放熱体により半導体装置からの放熱性を向上できるとともに、外部回路基板、フェイスアップ型半導体装置、放熱体の熱膨張係数を、上記の順になるように小さくしたので、実装基板が放熱体を含めても、これら放熱体、半導体装置および外部回路基板の反り形状をさらに近づけることができ、接合剤の接続信頼性を向上できる。
【００２１】
【発明の実施の形態】
（構造）
本発明の実装基板の一形態について、図１の概略断面図をもとに詳細に説明する。
【００２２】
本発明の実装基板は、外部回路基板３の対向する主面に、フェイスアップ型半導体装置５とフェイスダウン型半導体装置７が、複数の接合剤９を介して接合されている。
【００２３】
フェイスアップ型半導体装置５は、配線基板１１の上面に半導体素子１３が搭載され、この半導体素子１３を気密封止するための蓋体１７が配線基板１１の上面に設けられている。また、配線基板１１の下面には複数の接合剤９が形成されている。
【００２４】
一方、フェイスダウン型半導体装置７は、配線基板１８の上面中央部にキャビティ部２１が形成され、半導体素子１３が収容されている。そして、配線基板１８の下面にはＣｕを含む材料からなる放熱板２３が接合されている。
【００２５】
フェイスアップ型半導体装置５やフェイスダウン型半導体装置７（以後、半導体装置５、７とする）を構成している配線基板１１、１８は、絶縁基板２５の内部に導体層２７が形成され、また、その上面あるいは下面には複数の接続パッド２９が形成され、導体層２７と接続パッド２９とはビアホール導体３１を介して接続されている。さらに、配線基板１１に搭載された半導体素子１３とキャビティ２１内の接続パッド２９とはワイヤ３３によって接続されている。
【００２６】
（材料および製法）
本発明の実装基板において、半導体装置５、７を構成する絶縁基板２５の材質としては、アルミナ、ムライト等のセラミックス、あるいは低温焼成のガラスセラミックスなどの電気絶縁材料のいずれであっても良いが、半導体装置５、７が実装された構造においては、部品相互の熱膨張差を緩和し、発生する応力を低減する上で絶縁基板２５がガラスセラミック焼結体からなることが望ましく、これらの材料を用いて構成された配線基板１１、１８の熱膨張係数は６〜１５×１０-6（／℃）の範囲であることが望ましい。
【００２７】
尚、一般に、配線基板１１、１８に半導体素子１３を搭載している半導体装置５、７では、半導体素子１３のサイズに比べて、配線基板１１、１８のサイズが大きく、それらの面積比率が大きくなっているために、半導体装置５、７の熱膨張係数は主に配線基板１１の熱膨張係数で決定される。
【００２８】
また、接合剤９はハンダを含有する金属材料が主に用いられ、配線基板１１、１８の表面に形成された接続パッド２９とは、金、錫、ニッケルのうち少なくとも１種を含有する金属層を介して接続されている。
【００２９】
また、外部回路基板３は、いわゆるプリント基板からなり、ガラス・エポキシ樹脂、ガラス・ポリイミド樹脂複合材料、およびアラミド繊維などの有機樹脂を含む材料からなる絶縁体の表面および内部に、Ｃｕ、Ａｕ、Ａｌ、Ｎｉ、Ｓｎ−Ｐｂなどの金属からなる配線導体が被着形成されたものであり、熱膨張係数は１２〜２５×１０-6（／℃）の範囲が望ましい。
【００３０】
また、外部回路基板３の厚みは、配線基板１１の熱膨張によって反り変形し、応力を低減できるとともに、破壊しない程度の機械的強度を保持するために、０．５〜２ｍｍの範囲が望ましい。また、このプリント基板はフェイスダウン型半導体装置７用の配線基板１８の材料として用いることができる。
【００３１】
そして、実装面の平坦性を保持したり、実装操作での変形を防止するために、外部回路基板３のヤング率は、１０〜３０ＧＰａが望ましい。
【００３２】
（作用）
本発明の実装基板では、外部回路基板３の対向する主面に外部回路基板３の一方主面にフェイスアップ型半導体装置５を、他方主面にフェイスダウン型半導体装置７を接合剤９を介して外部回路基板３に接合したので、図２に示すように、外部回路基板３とともに、その上面に設けられたフェイスアップ型半導体装置５が外部回路基板３に対して凸状に変形するとともに、フェイスダウン型半導体装置７もフェイスアップ型半導体装置５に追従して凹状に変形しやすくなり、これらの半導体装置５、７と外部回路基板３との間の接合剤９に作用する歪みや応力を低減でき、ハンダ等の接合剤の疲労断線を抑え、接続信頼性を飛躍的に向上できる。
【００３３】
また、フェイスアップ型半導体装置５を構成している配線基板１１の上面に設けられている蓋体１７の熱膨張係数を配線基板１１と同じかそれ以下とすることにより、外部回路基板３側に凸状に変形し易くなり蓋体１７の影響を軽減することができる。
【００３４】
一方、フェイスダウン型半導体装置７を構成している配線基板１８の外部回路基板３の反対側に設けられている放熱板２３の熱膨張係数を配線基板１８と同じかもしくはそれ以上とすることにより、外部回路基板３側に対して凹状に変形し易くなり放熱板２３の影響を抑えることができる。
【００３５】
また、半導体装置５、７と外部回路基板３を接続している接合剤９は、その高さ方向に応力緩和する作用を有するように略柱状に形成されることが望ましい。
【００３６】
また、接合剤９は、配線基板１１面に格子状に形成することにより、接合剤９に発生する応力を分散し、且つ低減することができる。
【００３７】
また、外部回路基板３の両面に対向して実装される半導体装置５、７のサイズは、面積比が同じか、もしくは１０％以内であれば、両面の半導体装置５、７の反り変形の度合を近づけることができ接合剤９に発生する歪みや応力を低くすることができる。
【００３８】
さらに、配線基板１１の主面ならびにキャビティ２１内に実装される半導体素子１３のサイズは主面の面積比で５０％以内であることが、半導体素子１３の熱膨張の影響を軽減できる。
【００３９】
また、フェイスアップ型半導体装置５を構成する配線基板１１の熱膨張係数をα１、フェイスダウン型半導体装置７を構成する配線基板１８の熱膨張係数をα２としたとき、α２＞α１の関係を満足する。
【００４０】
フェイスダウン型半導体装置７の熱膨張係数α２が、フェイスアップ型半導体装置５の熱膨張係数α１よりも大きければ、フェイスダウン型半導体装置７の反り形状がフェイスアップ型半導体装置５の反り形状に追従しやすくなるため、外部回路基板３と半導体装置５、７を接続している接合剤９の熱膨張差による歪や応力を、さらに小さくすることができ、外部回路基板３と半導体装置５、７を接続している接合剤９の接続信頼性をさらに向上できる。特に、フェイスダウン型半導体装置７の熱膨張係数が、フェイスアップ型半導体装置５の熱膨張係数よりも２×１０-6（／℃）以上大きいことが、特に望ましい。
【００４１】
また、外部回路基板の熱膨張係数をα０としたときに、α２＞α０＞α１の関係を満足することが望ましい。
【００４２】
外部回路基板３として、例えば、熱膨張係数が１２〜２５×１０-6（／℃）のプリント基板を用いた場合に、フェイスアップ型半導体装置５として、熱膨張係数が外部回路基板３よりも小さいセラミック製の配線基板１１やガラスセラミックス製の配線基板１１を用い、対向するフェイスダウン型半導体装置７の配線基板１８として、ガラス繊維やアラミド繊維にエポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂を含浸して作製した熱膨張係数が外部回路基板３よりも大きいプリント基板を用いることにより、実装基板を構成する配線基板１１と外部回路基板３の熱膨張係数をフェイスダウン型半導体装置７＞外部回路基板３＞フェイスアップ型半導体装置５の順に小さくすることができ、外部回路基板３の両面に設けた半導体装置５、７の反りを外部回路基板３とともに追従させることができる。
【００４３】
図３は、本発明の他の実装基板を示すもので、フェイスアップ型半導体装置５の蓋体１７には半導体素子１３から発生する熱を放熱するために放熱体１９が設けられている。
【００４４】
この放熱体１９はコバールやＡｌＳｉＣからなる比較的熱膨張係数の小さい材料が好適に用いられ、その熱膨張係数は５〜１５×１０-6（／℃）の範囲であり、用いられる配線基板１１、１８の熱膨張係数やヤング率に応じて変更することができる。
【００４５】
以上のように構成された実装基板では、フェイスアップ型半導体装置５と外部回路基板３との熱膨張係数差に起因した反り（撓み）変形を阻害しないためには、フェイスアップ型半導体装置５の放熱体１９の熱膨張係数は、同配線基板１１の熱膨張係数よりも小さい方がより好適であり、フェイスアップ型半導体装置５を構成する配線基板１１の熱膨張係数をα１、外部回路基板３の熱膨張係数をα０、および放熱体１９の熱膨張係数をα３としたときに、α０＞α１＞α３の関係を満足することが望ましい。
【００４６】
例えば、熱膨張係数が外部回路基板３よりも小さいセラミック製の配線基板１１からなるフェイスアップ型半導体装置５の上面側に、例えば、熱膨張係数がこのフェイスアップ型半導体装置５を構成している配線基板１１よりも小さいコバールやＡｌＳｉＣ等からなる放熱体１９を接合することにより実装基板１を構成する配線基板１１と外部回路基板３の熱膨張係数を、外部回路基板３＞フェイスアップ型半導体装置５＞放熱体１９の順に小さくすることができるため、放熱体１９を含めても外部回路基板３とその両面に設けられた半導体装置５、７の反り変形をさらに追従させることができる。
【００４７】
また、半導体素子１３の上面に放熱体１９を設置することで、半導体装置５、の放熱性を高め、温度変化を小さくできるため、半導体装置５、７を構成する配線基板１８の熱膨張を抑制し、半導体装置５、７と外部回路基板３とを接合している接合剤９の歪を小さくすることができ、接合剤９の断線を防止し、接続信頼性をさらに高めることができる。この放熱体１９は半導体装置５、７の両方、もしくは片方に設けることができる。
【００４８】
尚、本発明は、上記例に限定されるものではなく、要旨を変更しない範囲で変更可能である。例えば、フェイスダウン型半導体装置７に用いられる配線基板１８として、図１に示したような貫通していないキャビティ部２１を有する非貫通型の配線基板１８の他に、図４に示すように、貫通されたキャビティ２１を有する貫通型の配線基板４１があり、配線遅延等対策のための接地電源線強化を重視する場合に非中貫型配線基板が、一方、配線基板１８の放熱性を重視する場合には貫通型の配線基板４１が好適に用いられる。
【００４９】
また、接合剤９に関し、図５（ａ）、（ｂ）、（ｃ）に示すように配列された複数の接合剤９からなる接合剤群１５の外周部に、配線基板１１、１８内の導体層２７と接合していない、いわば機械的に接合するための補助接合剤３９を設けてもよく、その大きさ（面積）、間隔および配列は任意に変えることができる。
【００５０】
また、これらの接合剤９や補助接合剤３９がハンダペーストで形成される際に、溶融したハンダが、表面張力によって上下のパッドの位置を補正するセルフアライメント効果をより高めることができる。
【００５１】
また、補助接合剤３９が半導体装置５、７と外部回路基板３との間でスペーサの役割を担い、接合剤９に加えて接続部の面積を大きくでき、そして、ハンダボール自身が半導体装置５、７や外部回路基板３の変形による圧縮応力を緩和することができる。
【００５２】
さらに、この補助接合剤３９は電気的な導通を有していないため、たとえ熱疲労によって破壊してもパッケージの信頼性には影響しない。
【００５３】
また、半導体素子１３を実装する他の方法として、図６に示すように、その一方主面に形成された端子部と配線基板１１に形成された接続パッドとの間にハンダバンプ５１を形成して接続され、さらに、半導体素子１３と配線基板１１との間に有機樹脂を含有するアンダーフィル充填剤５３を流し込んで封止するフリップチップ方式の接合法を用いることもできる。
【００５４】
【実施例】
表１に示す３種類の絶縁材料を用いて、フェイスアップ型半導体装置５用及びフェイスダウン型半導体装置７用の配線基板１１、１８を作製した。また、この配線基板１１、１８の切出片を用いて、超音波法によりヤング率を、熱機械分析法により熱膨張係数を温度−５０〜１５０℃の範囲で測定した。
【００５５】
半導体素子１３の載置方法は、いずれもフリップチップ方式を用いた。パッケージサイズは１７ｍｍ×１７ｍｍ×１．０ｍｍ、半導体素子１３サイズは１１ｍｍ×１１ｍｍ×０．２７ｍｍである。底面には、接合剤９を形成するための２５６個の接続パッド２９を設けた。
【００５６】
そして上記配線基板１１の接続パッド２９にハンダ（Ｓｎ６３％−Ｐｂ３７％）ペーストをスクリーン印刷により塗布し、ハンダボール搭載後に加熱溶融してハンダの層を形成させた。
【００５７】
一方、外部回路基板３として、ガラス−エポキシ樹脂からなる絶縁材料の両面に銅箔からなる接続パッド２９を形成し、熱膨張係数が１４×１０-6／℃のプリント基板を準備した。
【００５８】
そして、この外部回路基板３の片面の接続パッド２９にハンダ（Ｓｎ６３％−Ｐｂ３７％）ペーストをスクリーン印刷により塗布した後、上記の配線基板１１の接続パッド２９とこの外部回路基板３の接続パッド２９とを位置合わせし、加熱溶融させて実装した。その後、外部回路基板３の反対面の接続パッド２９にハンダペーストをスクリーン印刷により塗布し、配線基板１１のランドを位置合わせし、加熱溶融させて図1に示す実装基板を作製した。
【００５９】
次に、上記のようにして作製した実装基板を、−４０℃と１２５℃の各温度になるように到達した恒温槽に試験サンプルを投入し、２５分／２５分の保持を1サイクルとして最高２０００サイクルまで繰り返し行った。
【００６０】
そして、１００サイクル終了毎に外部回路基板３と配線基板１１、１８との電気抵抗を測定し、電気抵抗に＋２０％以上の変化が現れるまでのサイクル数を評価し、表２に示した。
【００６１】
【表１】
【００６２】
【表２】
【００６３】
表１、２より明らかなように、外部回路基板３の両面に対向して、フェイスアップ型半導体装置５とフェイスダウン型半導体装置７を実装した本発明の実装基板では、１０００サイクルを超えても抵抗変化は全く認められず、極めて安定で良好な電気的接続状態を維持できた。これに対して、フェイスアップ型半導体装置５を外部回路基板３の両面に実装して作製した実装基板（試料Ｎｏ．１）では、５００サイクルの早い段階から抵抗変化が検出され、実装信頼性が低いことがわかった。
【００６４】
さらに、フェイスダウン型半導体装置７を構成する配線基板１８の熱膨張係数をフェイスアップ型半導体装置５を構成する配線基板１１の熱膨張係数よりも大きくした試料Ｎｏ．３、Ｎｏ．４およびＮｏ．５では、１５００サイクルを超えても抵抗変化は全く認められなかった。特に、α２＞α０＞α１の試料Ｎｏ．５では、特に疲労寿命が長くなった。
【００６５】
また、フェイスアップ型半導体装置５の上部にコバール（熱膨張係数５×１０-6（／℃）製の放熱体１９を設けて作製した実装基板の試料Ｎｏ．７では、抵抗変化の寿命が１５００〜１７００サイクルとなり、一方、放熱体にＡｌＳｉＣ（熱膨張係数１０×１０-6（／℃）を用いた試料Ｎｏ．６の１１００〜１２００サイクルよりも疲労寿命が長かった。
【００６６】
【発明の効果】
以上詳述したように、本発明の実装基板は、外部回路基板の一方主面にフェイスアップ型半導体装置を実装し、一方、他方主面に対向してフェイスダウン型半導体装置を実装することにより、半導体装置の半導体素子側の面が、半導体素子を固着していない面よりも熱膨張が小さいため、フェイスアップ型半導体装置は外部回路基板に対して凸状に変形し、一方、フェイスダウン型半導体装置は外部回路基板に対して凹状に変形し、これにより、外部回路基板の両面に対向して実装されたこれらの半導体装置が同じ方向に反り変形させることができる。
【００６７】
このため、半導体装置と外部回路基板との間に形成された接合剤に発生する応力を低減でき、接合剤におけるハンダの疲労断線を抑え、接続信頼性を飛躍的に向上できる。
【図面の簡単な説明】
【図１】本発明の実装基板を示す概略断面図である。
【図２】本発明の実装基板が反り変形した状態を示す模式図である。
【図３】本発明の蓋体の上部に放熱体を設けた実装基板を示す概略断面図である。
【図４】キャビティ部を中貫した配線基板で構成されたフェイスダウン型半導体装置を示す概略断面図である。
【図５】接合剤および補助接合剤の配置例を示す図である。
【図６】半導体素子をフリップチップ接合した半導体装置を外部回路基板の両面に設けた本発明の実装基板を示す概略断面図である。
【図７】（ａ）は外部回路基板の片面にフェイスアップ型半導体装置を実装した実装基板、（ｂ）はフェイスダウン型半導体装置を実装した実装基板の概略断面図である。
【符号の説明】
３、７１ 外部回路基板
５、６１ フェイスアップ型半導体装置
７、６３ フェイスダウン型半導体装置
９、６９ 接合剤
１１、１８、４１、６７ 配線基板
１３、６５ 半導体素子
１５ 接合剤群
１７ 蓋体
１９ 放熱体
２１ キャビティ
２３ 放熱板
２５ 絶縁基板
２７ 導体層
２９ 接続パッド
３１ ビアホール導体
３３ ワイヤ
３９ 補助接合剤
【発明の属する技術分野】
本発明は、実装基板に関し、特に、半導体素子を有する半導体装置が外部回路基板の両面に実装された実装基板に関するものである。
【０００２】
【従来技術】
近年、半導体素子の高速化および高集積化、ならびに携帯機器の急速な普及に伴い、電子機器の小型、軽量化の要求が高まっており、半導体素子や電子部品の高密度実装技術の開発が進められているが、電子機器の内部の実装面積は限られており、伝送速度に関する考慮から半導体素子同士を近接して設置することが要求され、よりコンパクトな実装技術が必要となっている。
【０００３】
近年、高密度実装に対応した配線基板として、配線基板の下面にハンダや導電性接着剤からなる接合剤を格子状に配置したボールグリッドアレイパッケージ（ＢＧＡ）や、ＢＧＡをより小型化したチップスケールパッケージ（ＣＳＰ）が用いられている。
【０００４】
そして、これらのＢＧＡやＣＳＰには、図７（ａ）に示すようなフェイスアップ型半導体装置６１や、図７（ｂ）に示すようなフェイスダウン型半導体装置６３が知られており、半導体素子６５の放熱方式や、接地電源線の強化等による配線設計のちがいによって区別して用いられている。
【０００５】
このフェイスアップ型半導体装置６１は、一般に図７（ａ）に示すように、半導体素子６５の搭載面と反対側の配線基板６７の面に接合剤６９が設けられており、これらの接合剤６９を介してフェイスアップ型半導体装置６１が外部回路基板７１に接合されている。一方、フェイスダウン型半導体装置６３は、一般に図７（ｂ）に示すように、半導体素子６５の搭載面と同じ側の配線基板６７の面に接合剤６９が設けられており、これらの接合剤６９を介して配線基板６７が外部回路基板７１に接合されている。これらの半導体装置６１、６３は、表面実装が可能で、伝送速度および放熱性も良好である。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来、外部回路基板７１の片側だけに半導体装置６１、６３を実装していたので、実装密度に限界があった。そこで、外部回路基板７１への実装密度を向上するには、半導体装置６１、６３を外部回路基板７１の両面に実装することが考えられる。
【０００７】
このように、外部回路基板７１の両面に表面実装型の半導体装置６１、６３を実装すると、半導体装置６１、６３や電子部品の実装密度を高めることができるとともに、従来の片面にのみ実装した場合よりも、半導体装置６１、６３間の配線長を短縮できることから、半導体素子６５の駆動回路から発信される伝送速度の高速化を図ることができる。
【０００８】
しかしながら、ＢＧＡやＣＳＰに半導体素子６５を搭載した半導体装置６１、６３を、ガラス−エポキシ樹脂複合材料やガラス−ポリイミド樹脂複合材料などの有機樹脂を含む外部回路基板７１の両側に単に実装しただけでは、使用環境、半導体素子６５の駆動と停止に伴う発熱、冷却の繰返しによって、外部回路基板７１と半導体装置６１、６３との接続性が損なわれ、従来の片面実装型の実装基板に比べて、長期にわたり安定な接続を維持できないという問題がある。
【０００９】
これは主として半導体装置６１、６３を構成する配線基板６７と外部回路基板７１との熱膨張係数差に起因する熱応力が接合剤６９に繰り返し作用することにより、接合剤６９が疲労し、最終的にクラックが発生するためと考えられる。
【００１０】
しかるに、半導体装置６１、６３が外部回路基板７１の片面にのみ実装される方式であれば、実装基板の剛性はさほど高くないため、配線基板６７の反りによって熱膨張差を緩和することができるが、両面に半導体装置６１、６３を積層した実装基板では、実装基板全体の剛性が高いため、反りによって熱膨張差を緩和することができず、熱応力による接合剤６９の熱疲労破壊が発生しやすいという問題があった。
【００１１】
従って、本発明は、外部回路基板の両面に半導体装置を実装しても、外部回路基板との電気的接続性に優れ、信頼性の高い実装基板を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の実装基板では、配線基板に半導体素子を搭載してなる半導体装置を、外部回路基板の対向する主面に、それぞれ接合剤により実装してなるとともに、前記外部回路基板の一方主面に実装された半導体装置がフェイスアップ型半導体装置とされ、他方主面に実装された半導体装置がフェイスダウン型半導体装置とされており、前記フェイスアップ型半導体装置を構成する前記配線基板の熱膨張係数をα１、前記フェイスダウン型半導体装置を構成する前記配線基板の熱膨張係数をα２としたとき、α２＞α１の関係を満足することを特徴とするものである。
【００１３】
一般に、配線基板の半導体素子側の面が、半導体素子を固着していない面よりも熱膨張が小さいため、フェイスアップ型半導体装置は外部回路基板に対して凸状に変形し、一方、フェイスダウン型半導体装置は外部回路基板に対して凹状に変形することにより、外部回路基板の両面に対向して実装された半導体装置を同じ方向に反り変形させることができる。
【００１４】
これにより、フェイスアップ型半導体装置やフェイスダウン型半導体装置と、外部回路基板との間に形成された接合剤に発生する応力を低減でき、ハンダ等の接合剤の疲労断線を抑え、接続信頼性を飛躍的に向上できる。
【００１５】
本発明の実装基板では、フェイスアップ型半導体装置を構成する配線基板の熱膨張係数をα１、フェイスダウン型半導体装置を構成する配線基板の熱膨張係数をα２としたとき、α２＞α１の関係を満足する。
【００１６】
このようにすることによって、外部回路基板に対して凹変形するフェイスダウン型半導体装置の熱膨張が、外部回路基板に対して凸変形するフェイスアップ型半導体装置の熱膨張よりも大きくなり、フェイスダウン型半導体装置の反り形状がフェイスアップ型半導体装置の反り形状に追従しやすくなるため、外部回路基板と半導体装置を接続している接合剤の熱膨張差による歪や応力を、さらに小さくすることができ、外部回路基板と半導体装置を接続している接合剤の接続信頼性をさらに向上できる。
【００１７】
本発明の実装基板では、外部回路基板の熱膨張係数をα０としたときに、α２＞α０＞α１の関係を満足することが望ましい。
【００１８】
外部回路基板の熱膨張係数をフェイスダウン型半導体装置とフェイスアップ型半導体装置との中間の値とすることにより、外部回路基板を含めてフェイスダウン型半導体装置の反り形状が、さらにフェイスアップ型半導体装置の反り形状に追従しやすくなるため、接合剤の接続信頼性をさらに向上できる。
【００１９】
本発明の実装基板では、フェイスアップ型半導体装置の、外部回路基板と反対側の位置に放熱体を設けるとともに、フェイスアップ型半導体装置を構成する配線基板の熱膨張係数をα１、外部回路基板の熱膨張係数をα０、および放熱体の熱膨張係数をα３としたときに、α０＞α１＞α３の関係を満足することが望ましい。
【００２０】
このような構成を採用することにより、放熱体により半導体装置からの放熱性を向上できるとともに、外部回路基板、フェイスアップ型半導体装置、放熱体の熱膨張係数を、上記の順になるように小さくしたので、実装基板が放熱体を含めても、これら放熱体、半導体装置および外部回路基板の反り形状をさらに近づけることができ、接合剤の接続信頼性を向上できる。
【００２１】
【発明の実施の形態】
（構造）
本発明の実装基板の一形態について、図１の概略断面図をもとに詳細に説明する。
【００２２】
本発明の実装基板は、外部回路基板３の対向する主面に、フェイスアップ型半導体装置５とフェイスダウン型半導体装置７が、複数の接合剤９を介して接合されている。
【００２３】
フェイスアップ型半導体装置５は、配線基板１１の上面に半導体素子１３が搭載され、この半導体素子１３を気密封止するための蓋体１７が配線基板１１の上面に設けられている。また、配線基板１１の下面には複数の接合剤９が形成されている。
【００２４】
一方、フェイスダウン型半導体装置７は、配線基板１８の上面中央部にキャビティ部２１が形成され、半導体素子１３が収容されている。そして、配線基板１８の下面にはＣｕを含む材料からなる放熱板２３が接合されている。
【００２５】
フェイスアップ型半導体装置５やフェイスダウン型半導体装置７（以後、半導体装置５、７とする）を構成している配線基板１１、１８は、絶縁基板２５の内部に導体層２７が形成され、また、その上面あるいは下面には複数の接続パッド２９が形成され、導体層２７と接続パッド２９とはビアホール導体３１を介して接続されている。さらに、配線基板１１に搭載された半導体素子１３とキャビティ２１内の接続パッド２９とはワイヤ３３によって接続されている。
【００２６】
（材料および製法）
本発明の実装基板において、半導体装置５、７を構成する絶縁基板２５の材質としては、アルミナ、ムライト等のセラミックス、あるいは低温焼成のガラスセラミックスなどの電気絶縁材料のいずれであっても良いが、半導体装置５、７が実装された構造においては、部品相互の熱膨張差を緩和し、発生する応力を低減する上で絶縁基板２５がガラスセラミック焼結体からなることが望ましく、これらの材料を用いて構成された配線基板１１、１８の熱膨張係数は６〜１５×１０-6（／℃）の範囲であることが望ましい。
【００２７】
尚、一般に、配線基板１１、１８に半導体素子１３を搭載している半導体装置５、７では、半導体素子１３のサイズに比べて、配線基板１１、１８のサイズが大きく、それらの面積比率が大きくなっているために、半導体装置５、７の熱膨張係数は主に配線基板１１の熱膨張係数で決定される。
【００２８】
また、接合剤９はハンダを含有する金属材料が主に用いられ、配線基板１１、１８の表面に形成された接続パッド２９とは、金、錫、ニッケルのうち少なくとも１種を含有する金属層を介して接続されている。
【００２９】
また、外部回路基板３は、いわゆるプリント基板からなり、ガラス・エポキシ樹脂、ガラス・ポリイミド樹脂複合材料、およびアラミド繊維などの有機樹脂を含む材料からなる絶縁体の表面および内部に、Ｃｕ、Ａｕ、Ａｌ、Ｎｉ、Ｓｎ−Ｐｂなどの金属からなる配線導体が被着形成されたものであり、熱膨張係数は１２〜２５×１０-6（／℃）の範囲が望ましい。
【００３０】
また、外部回路基板３の厚みは、配線基板１１の熱膨張によって反り変形し、応力を低減できるとともに、破壊しない程度の機械的強度を保持するために、０．５〜２ｍｍの範囲が望ましい。また、このプリント基板はフェイスダウン型半導体装置７用の配線基板１８の材料として用いることができる。
【００３１】
そして、実装面の平坦性を保持したり、実装操作での変形を防止するために、外部回路基板３のヤング率は、１０〜３０ＧＰａが望ましい。
【００３２】
（作用）
本発明の実装基板では、外部回路基板３の対向する主面に外部回路基板３の一方主面にフェイスアップ型半導体装置５を、他方主面にフェイスダウン型半導体装置７を接合剤９を介して外部回路基板３に接合したので、図２に示すように、外部回路基板３とともに、その上面に設けられたフェイスアップ型半導体装置５が外部回路基板３に対して凸状に変形するとともに、フェイスダウン型半導体装置７もフェイスアップ型半導体装置５に追従して凹状に変形しやすくなり、これらの半導体装置５、７と外部回路基板３との間の接合剤９に作用する歪みや応力を低減でき、ハンダ等の接合剤の疲労断線を抑え、接続信頼性を飛躍的に向上できる。
【００３３】
また、フェイスアップ型半導体装置５を構成している配線基板１１の上面に設けられている蓋体１７の熱膨張係数を配線基板１１と同じかそれ以下とすることにより、外部回路基板３側に凸状に変形し易くなり蓋体１７の影響を軽減することができる。
【００３４】
一方、フェイスダウン型半導体装置７を構成している配線基板１８の外部回路基板３の反対側に設けられている放熱板２３の熱膨張係数を配線基板１８と同じかもしくはそれ以上とすることにより、外部回路基板３側に対して凹状に変形し易くなり放熱板２３の影響を抑えることができる。
【００３５】
また、半導体装置５、７と外部回路基板３を接続している接合剤９は、その高さ方向に応力緩和する作用を有するように略柱状に形成されることが望ましい。
【００３６】
また、接合剤９は、配線基板１１面に格子状に形成することにより、接合剤９に発生する応力を分散し、且つ低減することができる。
【００３７】
また、外部回路基板３の両面に対向して実装される半導体装置５、７のサイズは、面積比が同じか、もしくは１０％以内であれば、両面の半導体装置５、７の反り変形の度合を近づけることができ接合剤９に発生する歪みや応力を低くすることができる。
【００３８】
さらに、配線基板１１の主面ならびにキャビティ２１内に実装される半導体素子１３のサイズは主面の面積比で５０％以内であることが、半導体素子１３の熱膨張の影響を軽減できる。
【００３９】
また、フェイスアップ型半導体装置５を構成する配線基板１１の熱膨張係数をα１、フェイスダウン型半導体装置７を構成する配線基板１８の熱膨張係数をα２としたとき、α２＞α１の関係を満足する。
【００４０】
フェイスダウン型半導体装置７の熱膨張係数α２が、フェイスアップ型半導体装置５の熱膨張係数α１よりも大きければ、フェイスダウン型半導体装置７の反り形状がフェイスアップ型半導体装置５の反り形状に追従しやすくなるため、外部回路基板３と半導体装置５、７を接続している接合剤９の熱膨張差による歪や応力を、さらに小さくすることができ、外部回路基板３と半導体装置５、７を接続している接合剤９の接続信頼性をさらに向上できる。特に、フェイスダウン型半導体装置７の熱膨張係数が、フェイスアップ型半導体装置５の熱膨張係数よりも２×１０-6（／℃）以上大きいことが、特に望ましい。
【００４１】
また、外部回路基板の熱膨張係数をα０としたときに、α２＞α０＞α１の関係を満足することが望ましい。
【００４２】
外部回路基板３として、例えば、熱膨張係数が１２〜２５×１０-6（／℃）のプリント基板を用いた場合に、フェイスアップ型半導体装置５として、熱膨張係数が外部回路基板３よりも小さいセラミック製の配線基板１１やガラスセラミックス製の配線基板１１を用い、対向するフェイスダウン型半導体装置７の配線基板１８として、ガラス繊維やアラミド繊維にエポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂を含浸して作製した熱膨張係数が外部回路基板３よりも大きいプリント基板を用いることにより、実装基板を構成する配線基板１１と外部回路基板３の熱膨張係数をフェイスダウン型半導体装置７＞外部回路基板３＞フェイスアップ型半導体装置５の順に小さくすることができ、外部回路基板３の両面に設けた半導体装置５、７の反りを外部回路基板３とともに追従させることができる。
【００４３】
図３は、本発明の他の実装基板を示すもので、フェイスアップ型半導体装置５の蓋体１７には半導体素子１３から発生する熱を放熱するために放熱体１９が設けられている。
【００４４】
この放熱体１９はコバールやＡｌＳｉＣからなる比較的熱膨張係数の小さい材料が好適に用いられ、その熱膨張係数は５〜１５×１０-6（／℃）の範囲であり、用いられる配線基板１１、１８の熱膨張係数やヤング率に応じて変更することができる。
【００４５】
以上のように構成された実装基板では、フェイスアップ型半導体装置５と外部回路基板３との熱膨張係数差に起因した反り（撓み）変形を阻害しないためには、フェイスアップ型半導体装置５の放熱体１９の熱膨張係数は、同配線基板１１の熱膨張係数よりも小さい方がより好適であり、フェイスアップ型半導体装置５を構成する配線基板１１の熱膨張係数をα１、外部回路基板３の熱膨張係数をα０、および放熱体１９の熱膨張係数をα３としたときに、α０＞α１＞α３の関係を満足することが望ましい。
【００４６】
例えば、熱膨張係数が外部回路基板３よりも小さいセラミック製の配線基板１１からなるフェイスアップ型半導体装置５の上面側に、例えば、熱膨張係数がこのフェイスアップ型半導体装置５を構成している配線基板１１よりも小さいコバールやＡｌＳｉＣ等からなる放熱体１９を接合することにより実装基板１を構成する配線基板１１と外部回路基板３の熱膨張係数を、外部回路基板３＞フェイスアップ型半導体装置５＞放熱体１９の順に小さくすることができるため、放熱体１９を含めても外部回路基板３とその両面に設けられた半導体装置５、７の反り変形をさらに追従させることができる。
【００４７】
また、半導体素子１３の上面に放熱体１９を設置することで、半導体装置５、の放熱性を高め、温度変化を小さくできるため、半導体装置５、７を構成する配線基板１８の熱膨張を抑制し、半導体装置５、７と外部回路基板３とを接合している接合剤９の歪を小さくすることができ、接合剤９の断線を防止し、接続信頼性をさらに高めることができる。この放熱体１９は半導体装置５、７の両方、もしくは片方に設けることができる。
【００４８】
尚、本発明は、上記例に限定されるものではなく、要旨を変更しない範囲で変更可能である。例えば、フェイスダウン型半導体装置７に用いられる配線基板１８として、図１に示したような貫通していないキャビティ部２１を有する非貫通型の配線基板１８の他に、図４に示すように、貫通されたキャビティ２１を有する貫通型の配線基板４１があり、配線遅延等対策のための接地電源線強化を重視する場合に非中貫型配線基板が、一方、配線基板１８の放熱性を重視する場合には貫通型の配線基板４１が好適に用いられる。
【００４９】
また、接合剤９に関し、図５（ａ）、（ｂ）、（ｃ）に示すように配列された複数の接合剤９からなる接合剤群１５の外周部に、配線基板１１、１８内の導体層２７と接合していない、いわば機械的に接合するための補助接合剤３９を設けてもよく、その大きさ（面積）、間隔および配列は任意に変えることができる。
【００５０】
また、これらの接合剤９や補助接合剤３９がハンダペーストで形成される際に、溶融したハンダが、表面張力によって上下のパッドの位置を補正するセルフアライメント効果をより高めることができる。
【００５１】
また、補助接合剤３９が半導体装置５、７と外部回路基板３との間でスペーサの役割を担い、接合剤９に加えて接続部の面積を大きくでき、そして、ハンダボール自身が半導体装置５、７や外部回路基板３の変形による圧縮応力を緩和することができる。
【００５２】
さらに、この補助接合剤３９は電気的な導通を有していないため、たとえ熱疲労によって破壊してもパッケージの信頼性には影響しない。
【００５３】
また、半導体素子１３を実装する他の方法として、図６に示すように、その一方主面に形成された端子部と配線基板１１に形成された接続パッドとの間にハンダバンプ５１を形成して接続され、さらに、半導体素子１３と配線基板１１との間に有機樹脂を含有するアンダーフィル充填剤５３を流し込んで封止するフリップチップ方式の接合法を用いることもできる。
【００５４】
【実施例】
表１に示す３種類の絶縁材料を用いて、フェイスアップ型半導体装置５用及びフェイスダウン型半導体装置７用の配線基板１１、１８を作製した。また、この配線基板１１、１８の切出片を用いて、超音波法によりヤング率を、熱機械分析法により熱膨張係数を温度−５０〜１５０℃の範囲で測定した。
【００５５】
半導体素子１３の載置方法は、いずれもフリップチップ方式を用いた。パッケージサイズは１７ｍｍ×１７ｍｍ×１．０ｍｍ、半導体素子１３サイズは１１ｍｍ×１１ｍｍ×０．２７ｍｍである。底面には、接合剤９を形成するための２５６個の接続パッド２９を設けた。
【００５６】
そして上記配線基板１１の接続パッド２９にハンダ（Ｓｎ６３％−Ｐｂ３７％）ペーストをスクリーン印刷により塗布し、ハンダボール搭載後に加熱溶融してハンダの層を形成させた。
【００５７】
一方、外部回路基板３として、ガラス−エポキシ樹脂からなる絶縁材料の両面に銅箔からなる接続パッド２９を形成し、熱膨張係数が１４×１０-6／℃のプリント基板を準備した。
【００５８】
そして、この外部回路基板３の片面の接続パッド２９にハンダ（Ｓｎ６３％−Ｐｂ３７％）ペーストをスクリーン印刷により塗布した後、上記の配線基板１１の接続パッド２９とこの外部回路基板３の接続パッド２９とを位置合わせし、加熱溶融させて実装した。その後、外部回路基板３の反対面の接続パッド２９にハンダペーストをスクリーン印刷により塗布し、配線基板１１のランドを位置合わせし、加熱溶融させて図1に示す実装基板を作製した。
【００５９】
次に、上記のようにして作製した実装基板を、−４０℃と１２５℃の各温度になるように到達した恒温槽に試験サンプルを投入し、２５分／２５分の保持を1サイクルとして最高２０００サイクルまで繰り返し行った。
【００６０】
そして、１００サイクル終了毎に外部回路基板３と配線基板１１、１８との電気抵抗を測定し、電気抵抗に＋２０％以上の変化が現れるまでのサイクル数を評価し、表２に示した。
【００６１】
【表１】
【表２】
表１、２より明らかなように、外部回路基板３の両面に対向して、フェイスアップ型半導体装置５とフェイスダウン型半導体装置７を実装した本発明の実装基板では、１０００サイクルを超えても抵抗変化は全く認められず、極めて安定で良好な電気的接続状態を維持できた。これに対して、フェイスアップ型半導体装置５を外部回路基板３の両面に実装して作製した実装基板（試料Ｎｏ．１）では、５００サイクルの早い段階から抵抗変化が検出され、実装信頼性が低いことがわかった。
【００６４】
さらに、フェイスダウン型半導体装置７を構成する配線基板１８の熱膨張係数をフェイスアップ型半導体装置５を構成する配線基板１１の熱膨張係数よりも大きくした試料Ｎｏ．３、Ｎｏ．４およびＮｏ．５では、１５００サイクルを超えても抵抗変化は全く認められなかった。特に、α２＞α０＞α１の試料Ｎｏ．５では、特に疲労寿命が長くなった。
【００６５】
また、フェイスアップ型半導体装置５の上部にコバール（熱膨張係数５×１０-6（／℃）製の放熱体１９を設けて作製した実装基板の試料Ｎｏ．７では、抵抗変化の寿命が１５００〜１７００サイクルとなり、一方、放熱体にＡｌＳｉＣ（熱膨張係数１０×１０-6（／℃）を用いた試料Ｎｏ．６の１１００〜１２００サイクルよりも疲労寿命が長かった。
【００６６】
【発明の効果】
以上詳述したように、本発明の実装基板は、外部回路基板の一方主面にフェイスアップ型半導体装置を実装し、一方、他方主面に対向してフェイスダウン型半導体装置を実装することにより、半導体装置の半導体素子側の面が、半導体素子を固着していない面よりも熱膨張が小さいため、フェイスアップ型半導体装置は外部回路基板に対して凸状に変形し、一方、フェイスダウン型半導体装置は外部回路基板に対して凹状に変形し、これにより、外部回路基板の両面に対向して実装されたこれらの半導体装置が同じ方向に反り変形させることができる。
【００６７】
このため、半導体装置と外部回路基板との間に形成された接合剤に発生する応力を低減でき、接合剤におけるハンダの疲労断線を抑え、接続信頼性を飛躍的に向上できる。
【図面の簡単な説明】
【図１】本発明の実装基板を示す概略断面図である。
【図２】本発明の実装基板が反り変形した状態を示す模式図である。
【図３】本発明の蓋体の上部に放熱体を設けた実装基板を示す概略断面図である。
【図４】キャビティ部を中貫した配線基板で構成されたフェイスダウン型半導体装置を示す概略断面図である。
【図５】接合剤および補助接合剤の配置例を示す図である。
【図６】半導体素子をフリップチップ接合した半導体装置を外部回路基板の両面に設けた本発明の実装基板を示す概略断面図である。
【図７】（ａ）は外部回路基板の片面にフェイスアップ型半導体装置を実装した実装基板、（ｂ）はフェイスダウン型半導体装置を実装した実装基板の概略断面図である。
【符号の説明】
３、７１ 外部回路基板
５、６１ フェイスアップ型半導体装置
７、６３ フェイスダウン型半導体装置
９、６９ 接合剤
１１、１８、４１、６７ 配線基板
１３、６５ 半導体素子
１５ 接合剤群
１７ 蓋体
１９ 放熱体
２１ キャビティ
２３ 放熱板
２５ 絶縁基板
２７ 導体層
２９ 接続パッド
３１ ビアホール導体
３３ ワイヤ
３９ 補助接合剤
Claims (3)
- 配線基板に半導体素子を搭載してなる半導体装置を、外部回路基板の対向する主面に、それぞれ接合剤により実装してなるとともに、前記外部回路基板の一方主面に実装された半導体装置がフェイスアップ型半導体装置とされ、他方主面に実装された半導体装置がフェイスダウン型半導体装置とされており、前記フェイスアップ型半導体装置を構成する前記配線基板の熱膨張係数をα１、前記フェイスダウン型半導体装置を構成する前記配線基板の熱膨張係数をα２としたとき、α２＞α１の関係を満足することを特徴とする実装基板。
- 前記外部回路基板の熱膨張係数をα０としたときに、α２＞α０＞α１の関係を満足することを特徴とする請求項１記載の実装基板。
- 前記フェイスアップ型半導体装置の、前記外部回路基板と反対側の位置に放熱体を設けるとともに、前記フェイスアップ型半導体装置を構成する前記配線基板の熱膨張係数をα１、前記外部回路基板の熱膨張係数をα０、および前記放熱体の熱膨張係数をα３としたときに、α０＞α１＞α３の関係を満足することを特徴とする請求項１または２記載の実装基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000378933A JP4577980B2 (ja) | 2000-12-13 | 2000-12-13 | 実装基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000378933A JP4577980B2 (ja) | 2000-12-13 | 2000-12-13 | 実装基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002184942A JP2002184942A (ja) | 2002-06-28 |
| JP4577980B2 true JP4577980B2 (ja) | 2010-11-10 |
Family
ID=18847407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000378933A Expired - Fee Related JP4577980B2 (ja) | 2000-12-13 | 2000-12-13 | 実装基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4577980B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4738996B2 (ja) * | 2004-12-13 | 2011-08-03 | キヤノン株式会社 | 半導体装置 |
| KR101247138B1 (ko) * | 2005-09-14 | 2013-03-29 | 하테체 베타일리궁스 게엠베하 | 플립-칩 모듈 및 플립-칩 모듈의 제조 방법 |
| JP2009070891A (ja) * | 2007-09-11 | 2009-04-02 | Sumitomo Bakelite Co Ltd | 半導体装置 |
| KR101190920B1 (ko) | 2010-10-18 | 2012-10-12 | 하나 마이크론(주) | 적층 반도체 패키지 및 그 제조 방법 |
| JP6163782B2 (ja) | 2013-02-26 | 2017-07-19 | セイコーエプソン株式会社 | 配線構造体、配線構造体の製造方法、液滴吐出ヘッドおよび液滴吐出装置 |
| JP6160119B2 (ja) | 2013-02-26 | 2017-07-12 | セイコーエプソン株式会社 | 配線構造体、配線構造体の製造方法、液滴吐出ヘッドおよび液滴吐出装置 |
| JP7059749B2 (ja) * | 2018-03-28 | 2022-04-26 | 住友大阪セメント株式会社 | 光導波路素子モジュール |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280696A (ja) * | 1991-03-08 | 1992-10-06 | Hitachi Ltd | 高集積半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280695A (ja) * | 1991-03-08 | 1992-10-06 | Hitachi Ltd | 高集積半導体装置及びそれを用いた半導体モジュール |
| JPH1079405A (ja) * | 1996-09-04 | 1998-03-24 | Hitachi Ltd | 半導体装置およびそれが実装された電子部品 |
| KR100408616B1 (ko) * | 2000-03-21 | 2003-12-03 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치, 전자 기기의 제조 방법, 전자 기기 및 휴대정보 단말 |
-
2000
- 2000-12-13 JP JP2000378933A patent/JP4577980B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280696A (ja) * | 1991-03-08 | 1992-10-06 | Hitachi Ltd | 高集積半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002184942A (ja) | 2002-06-28 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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