WO2007031298A1 - Flip-chip-modul und verfahren zum erzeugen eines flip-chip-moduls - Google Patents

Flip-chip-modul und verfahren zum erzeugen eines flip-chip-moduls Download PDF

Info

Publication number
WO2007031298A1
WO2007031298A1 PCT/EP2006/008921 EP2006008921W WO2007031298A1 WO 2007031298 A1 WO2007031298 A1 WO 2007031298A1 EP 2006008921 W EP2006008921 W EP 2006008921W WO 2007031298 A1 WO2007031298 A1 WO 2007031298A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
flip
semiconductor chip
contact
spacer
Prior art date
Application number
PCT/EP2006/008921
Other languages
English (en)
French (fr)
Other versions
WO2007031298A8 (de
Inventor
Ernst-A. Weissbach
Jürgen Ertl
Original Assignee
Htc Beteiligungs Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE102005043910A external-priority patent/DE102005043910A1/de
Application filed by Htc Beteiligungs Gmbh filed Critical Htc Beteiligungs Gmbh
Priority to US12/065,830 priority Critical patent/US8026583B2/en
Priority to DE112006002428T priority patent/DE112006002428A5/de
Priority to KR1020087008808A priority patent/KR101247138B1/ko
Publication of WO2007031298A1 publication Critical patent/WO2007031298A1/de
Publication of WO2007031298A8 publication Critical patent/WO2007031298A8/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10135—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81139—Guiding structures on the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Definitions

  • the invention relates to a flip-chip module and a method for producing such a flip-chip module, wherein the flip-chip module comprises a semiconductor chip, which is provided on a surface with contact posts, and a substrate, and contact points of the substrate are soldered to free ends of the contact posts.
  • Such a flip-chip module is known from US 6,578,754 B1.
  • the contact posts consist of a section containing substantially copper and a shorter section consisting of the solder material associated with the contact pads of the substrate.
  • the length of the copper section is at least 50 microns.
  • this flip-chip module has all the advantages of conventional flip-chip modules compared to wire connections (wire-bonding).
  • the path of the electrical conduction between the semiconductor chip and the substrate and thus the signal path is very short.
  • Shear voltages within the flip-chip module are also explained in US Pat. No. 6,592,019 B2. These shear stresses are caused by different coefficients of thermal expansion between the semiconductor chip and the substrate, since when soldering the contact columns to the substrate, the entire module is placed in a soldering oven and, for example, heated to about 23O 0 C. At this temperature, the solder melts and connects the contact posts to the corresponding pads of the substrate. The temperature-temperature is then lowered, and at about 200 0 C, the brazing material solidifies. As the temperature is further lowered to room temperature, the substrate contracts stronger than the semiconductor chip, causing strains in the flip-chip module.
  • the contact points of these DRAM memory chips are arranged with a pitch of less than 100 ⁇ m, which is known in the jargon as "fine pitch.” Such a fine pitch can be contacted with the contact pillars explained above.
  • Conventional contacting technologies for flip-chip Furthermore, it should be taken into account that increasingly low-k passivation materials are used for the printed conductors within the chip, which are mechanically weak, which is why a mechanical stress exerted on such a semiconductor chip causes cracks and fractures Current semiconductor chips are thus very sensitive to voltage, which makes their use in the above-described flip-chip module with contact posts more difficult.
  • DE 697 21 148 T2 shows a connection between a substrate of a flip-chip module with a printed circuit board, which is formed by solder columns.
  • the significantly different thermal expansion coefficients of the substrate and the printed circuit board are compensated by the compliance of the solder columns.
  • corner contact pins it is possible to increase the contact pressure.
  • the pins are made of Kovar.
  • the contact pins are attached to the PCB by brazing.
  • US Pat. No. 6,376,915 B1 describes a flip-chip module which has a printed circuit board and a semiconductor chip which are connected by means of so-called bumps, which both set the distance between the semiconductor chip and the printed circuit board, and also establish a corresponding connection in each case ,
  • a circumferential wall portion is arranged, which consists of the same material as the bumps. This wall section is formed simultaneously with the bumps.
  • EP 0 930 645 A2 discloses a flip-chip module in which a chip with a printed circuit board is electrically connected to one another by means of bumps formed from metal. The mechanical connection is made by an adhesive bond of a non-conductive adhesive, with which the area between the chip and the printed circuit board is asgössen. This adhesive material has a coefficient of thermal expansion which lies between the thermal expansion coefficient of the chip and the plastic printed circuit board or its plastic receptacle.
  • US 2002/0079577 A1 discloses a flip-chip module which has a printed circuit board and a chip, wherein both the chip and the printed circuit board are provided with solder joints.
  • the solder joints arranged on the circumferential area are formed of a solder material with a higher melting temperature, so that only the solder joints arranged in the interior area melt during the soldering process and the solder joints located on the peripheral area serve as spacers.
  • US 2004/0232561 A1 discloses a flip-chip module in which spacer elements are arranged between the chip and the substrate in order to ensure a sufficient height between the chip and the substrate.
  • the spacer elements are designed such that they widen the distance between the chip and the substrate during the soldering process.
  • the electrical connection between the substrate and the chip are formed entirely of solder material.
  • the intermediate area between the substrate and The chip can be filled with filler. This should reduce stress concentrations at the solder joints.
  • the US 2003/0210531 A1 describes a flip-chip module with a chip and a substrate, which are connected to electrically conductive elements, wherein mlttlg can be introduced into these electrical connection elements elastic elements.
  • a collar is arranged around the chip, wherein a gap is formed between the chip and the collar so that the collar and the chip do not touch each other.
  • the collar has a thermal expansion coefficient and elasticity similar to that of the chip.
  • US Pat. No. 6,046,910 describes a flip-chip module in which a preform of polymer material which is compressible is arranged between a semiconductor chip and a substrate.
  • the invention has for its object to further form a flip-chip module with the above-mentioned contact columns so that less errors are caused by the tension within the FNp chip module. Furthermore, the invention has the object to provide a method for producing such a flip-chip module.
  • the flip-chip module according to the invention comprises
  • a semiconductor chip having contact posts disposed on a surface approximately perpendicular to that face, a substrate having contact pads connected to each free end of one of the contact posts, the substrate having a different thermal expansion coefficient than the semiconductor chip has, and
  • a spacer which is arranged between the substrate and the semiconductor chip and whose coefficient of thermal expansion differs less from the thermal expansion coefficient of the semiconductor chip than from the thermal expansion coefficient of the substrate, wherein the spacer is connected to one another either with the substrate and / or with the semiconductor chip at least at a plurality of points distributed over their contact surfaces.
  • the spacer Since the spacer is connected to the substrate and / or the semiconductor chip and the coefficient of thermal expansion of the spacer is closer to the thermal expansion coefficient of the semiconductor chip than to the thermal expansion coefficient of the substrate, either the stresses predominantly occur between the substrate and the spacer and not between the substrate and
  • the semiconductor chip on or the semiconductor chip is reinforced by the connection with the spacer so that it can withstand the stresses occurring.
  • the spacer thus absorbs the stress caused by the differential thermal expansion of the substrate.
  • the spacer which has no electrical functional elements, is stably formed, so that this strain is not transmitted to the sensitive semiconductor chip.
  • connection at a plurality of points distributed over the contact surfaces can also be achieved by a large-area connection, such as e.g. a solder joint or adhesive bond may be realized with the contiguous bond layer extending over the plurality of distributed locations.
  • a large-area connection such as e.g. a solder joint or adhesive bond may be realized with the contiguous bond layer extending over the plurality of distributed locations.
  • the substrate which is usually made of a provided with copper interconnects Kunststoffg. Ceramic material is formed, is so stable that it can absorb these mechanical stresses permanently.
  • the unit consisting of the substrate and the spacer is substantially stiffer than the substrate alone, whereby the strains produce and substantially no curvatures in the substrate over the flip-chip technology used today the mechanical load of the solder joints between the contact columns and the substrate is substantially lower than in the previously known flip-chip modules.
  • the provision of the rigid spacers substantially reduces the risk of damage to the solder joints between the contact posts and the substrate and the risk of damage to the semiconductor die.
  • the spacer is connected both to the substrate and to the semiconductor chip at least at a plurality of points distributed over their contact surfaces. Due to the mechanical connection between the semiconductor chip and the spacer, which each have a similar coefficient of thermal expansion, the semiconductor chip is also held in the temperature changes occurring during the soldering process in its form and it is counteracted any tensions.
  • the deviations of the thermal expansion coefficient of the spacer with respect to the coefficient of thermal expansion of the semiconductor chip are preferably less than 40% and in particular less than 20% or 10% of the difference between the thermal expansion coefficient of the semiconductor chip and the thermal expansion coefficient of the substrate.
  • a spacer is firstly arranged between the semiconductor chip and the substrate, and then the soldering of the contact columns with the contact points of the substrate is carried out.
  • the distance between the substrate and the semiconductor chip is set exactly. This distance should correspond to the average height of all contact columns including their solder joints.
  • the inventors of the present invention have found that the prior art method has the problem that the distance between the substrate and the semiconductor chip is either too short or too long. If the distance is too short, the solder material is forced out of the intermediate region between the contact pillar and the corresponding contact pad of the substrate, leaving only a very thin bonding layer of solder material between the contact pillar and the pad. However, this thin bonding layer is mechanically weak so that it can break quickly in tension.
  • the result is a correspondingly large gap between the contact column and the contact point of the substrate.
  • Flip-chip module tends to break.
  • the inventive method the distance between the semiconductor chip and the substrate is maintained very accurately, whereby the risk is significantly reduced that mechanically weak solder joints are generated.
  • a flip-chip module produced by the method according to the invention can better absorb thermal stresses and the risk of damage to the flip-chip module is considerably reduced.
  • the flip-chip module according to the invention explained above is produced with the spacer coupled to the substrate in the process according to the invention.
  • FIG. 1a to 1c show schematically in cross section the steps of assembling a flip-chip module according to the invention
  • FIG. 2a to 2c each show a section through a flip-chip module according to the invention in the region of a solder joint, wherein different distances between the respective substrate and the semiconductor chip have been observed during the soldering process;
  • 3a and 3b each schematically a semiconductor chip with contact posts and a
  • 4a shows an inventive flip-chip module in plan view
  • 5a and 5b each show a section through an inventive flip-chip module in the region of a solder joint.
  • a flip-chip module 1 according to the invention (FIG. 1c) comprises a semiconductor chip 2 which has 3 I / O contact points on a side surface. At the I / O pads contact pillars 4 are arranged, each standing perpendicular to the side surface 3.
  • the contact pillars 4 are formed of two sections, namely a metal pillar 5 and a soldering section 6 ( Figure 1a).
  • the metal column 5 is formed mainly of copper and / or gold, is disposed directly on the semiconductor chip 2 and is in electrical contact with a conductor track of the semiconductor chip 2.
  • the soldering portions 6 are arranged at the remote from the semiconductor chip 2 ends of the contact columns 4 and serve for As long as the contact posts 4 are not soldered to the contact points 7 of the substrate 8, the soldering sections 6 form free ends of the contact posts 4 (FIG. 1a, FIG. 1b).
  • the contact posts of the present invention thus comprise an elongate column of an electrically conductive material and a soldering portion, the column being formed of a material which does not melt at the melting temperature of the solder of the soldering portion.
  • the length of the column is at least 20 microns, preferably at least 50 microns, 100 microns or 200 microns.
  • soldering material of the soldering portions 6 is, for example, a tin / lead alloy or may be a lead-free soldering material.
  • FIGS. 1 a to 1 c has a contact region 9 in which the contact pillars 4 are arranged and which is formed centrally on the semiconductor chip 2.
  • FIGS. 1a to 1c only three contact pillars are shown to simplify the illustration.
  • semiconductor chips of a flip-chip module according to the invention have between 40 and 200 contact posts. It has been shown that with the flip-chip module according to the invention semiconductor chips with more than 100 or more than 200 or more than 500 or up to a few thousand contact columns can be directly contacted on a substrate.
  • the center distance between two adjacent contact pillars 4 is typically 20 ⁇ m to 200 ⁇ m.
  • the contact posts may be arranged in one or more rows along a center-pinning line or in one or more rows along the edges of the semiconductor die
  • a spacer 10 is initially arranged adjacent to the contact pillars 4 in a first step (FIG. 1 a), aligned with the contact pillars 4 and the side surface 3 of the semiconductor chip 2 is connected.
  • the connection between the Spacer 10 and the semiconductor chip 2 by gluing, the spacer 10 are glued as possible to the entire contact surface with the semiconductor chip 2 with this.
  • an adhesive connection and a solder joint can be provided. It is not necessary to perform the connection over the entire surface. It may also be expedient to connect the spacer 10 to the semiconductor chip 2 at individual points distributed over the contact surfaces.
  • connection whether planar or formed by means of a plurality of connection points, over a contact surface which corresponds to at least 10% of the size of the semiconductor chip 2 and preferably at least 20%, 30%, 50%, 70%, 80% or 90 % of the size of the semiconductor chip corresponds.
  • the spacer 10 When connecting the spacer 10 with the semiconductor chip 2, this is still part of a wafer.
  • the semiconductor chip After the spacer 10 is connected to the wafer or the semiconductor chip 2, the semiconductor chip is cut from the wafer by a conventional cutting method (not shown).
  • the assembly thus obtained, comprising the semiconductor chip 2 and the spacer 10, is arranged on the substrate 8 (FIG. 1b) with the free ends of the contact pillars 4 and with the soldering portions 6 on the contact points 7 of the substrate.
  • the contact points 7 are pretreated solderable copper contacts.
  • the substrate 8 with the spacer 10 and the semiconductor chip 2 arranged thereon is placed in a soldering oven or a thermal compression system, in which the entire unit is heated to a soldering temperature of, for example, 10 ° C via a temperature profile. B. 230 0 C is heated.
  • the soldering material melts the soldering portions 6 and wets both the lower ends of the metal pillars 5 of the semiconductor chip 2 and the contact points 7 of the substrate 8.
  • the solder material solidifies and thus permanently connects both electrically and mechanically the contact pillars 4 of the semiconductor chip 2 with the Contact points 7 of the substrate 8 (Fig. 1c).
  • the spacer 10 is also mechanically connected to the substrate 8 by means of an adhesive or solder joint.
  • the connection between the spacer 10 and the substrate 8 is carried out before soldering.
  • the connection between the spacer 10 and the substrate 8 is expediently formed over the entire area of the contact surfaces of the spacer 10 with the substrate 8.
  • the spacer 10 By providing the spacer 10 between the substrate 8 and the semiconductor chip 2, a predetermined distance between the substrate 8 during the soldering process and the semiconductor chip 2 exactly maintained.
  • the height or thickness of the spacer is determined by means of a measurement of the metal column height after the manufacturing process.
  • the provision of the spacer substantially increases the quality of the solder connection, as will be explained below with reference to FIGS. 2a to 2c, which each show a flip-chip module in the region of a contact column.
  • Fig. 2a the distance between the semiconductor chip 2 and the substrate 8 during the soldering process has been too small. As a result, a substantial portion of the solder material was pushed out of the area between the contact point 7 and the metal column 5.
  • the metal pillar 5 acts like a punch that pushes out the soldering material to the side. This has the consequence that only a thin layer of soldering material between the contact point 7 and the metal column 5 is located. This thin layer is mechanically weak and can easily break at the input voltages explained. In addition, there is a risk that soldering material passes beyond the contact point 7 and comes into contact with an adjacent copper track. This creates a short circuit
  • the constituents of the alloy can preferably separate in the area of the constriction, whereby the cross-section of the conductor tracks can be further reduced or the electrical connections can even be interrupted.
  • the material becomes brittle over time (Kirkendale voids).
  • the spacer 10 is made of a rigid material, such. As fiber-reinforced plastic or a coated steel alloy (Invar ® ) formed with a low coefficient of thermal expansion. Suitable reinforcing fibers for the fiber reinforced plastic are carbon fibers and aramid fibers ( Kevlar® ). The spacer may also be formed of a semiconductor material, such as silicon.
  • the material of the spacer has a coefficient of thermal expansion that differs less from the thermal expansion coefficient of the semiconductor chip than from the thermal expansion coefficient of the substrate. That is, the thermal expansion of the spacer 10 corresponds to the semiconductor chip 2 rather than the substrate 8.
  • the spacer 10 is mechanically coupled to the substrate 8, the thermal stresses between the substrate and the spacer 10 are absorbed by the spacer 10 and not transmitted on the semiconductor chip 2.
  • the spacer 10 has no electrical functional elements and is formed of a rigid material, so that the thermal stresses lead to no or at most slight distortion.
  • the substrate 8 is usually formed from a provided with copper interconnects 12 plastic or ceramic material which is so stable that it can absorb these mechanical stresses permanently. Although thermal stresses exist between the substrate and the spacer, these do not affect the continuous operation of the flip-chip module according to the invention.
  • the unit consisting of the substrate 8 and the spacer 10 forms such a stiff body that no or at most slight curvatures can occur in the substrate.
  • the spacer 10 In order for the spacer 10 to be able to absorb the generated thermal stresses, it is mechanically coupled to the substrate 8. This coupling is preferably carried out with a flat adhesive connection. However, in principle it is sufficient that the spacer 10 and the substrate 8 are connected to one another at least at a plurality of points distributed over their contact surfaces. It is also possible that the spacer 10 is mechanically coupled to the semiconductor chip 2 and no mechanical connection between the substrate and the spacer is formed. Such a design of the flip-chip module according to the invention is expedient if it is to be possible for repair work that the semiconductor chip 2 can be removed from the substrate 8. In this case, the semiconductor chip 2 and the spacer forms a rigid structural unit, which can withstand the mechanical stresses much better.
  • Iow-k material material with a low dielectric constant
  • the spacer 10 and the semiconductor chip 2 are also connected to one another at least at several points distributed over their contact surfaces. Due to the mechanical connection between the semiconductor chip 2 and the spacer 10, which each have a similar coefficient of thermal expansion, the semiconductor chip 2 is kept in shape even during the temperature changes occurring during the soldering process and it is counteracted possible cracks.
  • the deviation of the thermal expansion coefficient of the spacer with respect to the thermal expansion coefficient of the semiconductor chip are preferably less than 40% and in particular less than 20% or 10% or 5% of the difference between the coefficient of thermal expansion of the semiconductor chip 2 and the thermal expansion coefficient of the substrate 8.
  • the spacer 10 according to the invention which is at least mechanically coupled to the substrate 8
  • the curvatures in the flip-chip module according to the invention are reduced or even completely avoided, as in known flip-chip modules, whereby the danger of damage to the solder joints between the contact posts 4 and the substrate 8 and a damage of the semiconductor chip 2 are significantly reduced.
  • This makes it possible, even semiconductor chips that are sensitive to mechanical stresses, such.
  • the flip-chip module according to the invention is suitable for semiconductor chips with up to a few thousand contact columns.
  • FIG. 3 a The semiconductor chip 2 shown in FIGS. 1 a and 1 b is shown in FIG. 3 a in a view from below together with the spacer 10. It can be seen that this spacer forms a frame around the contact region 9, in which the contact pillars 4 are arranged. This frame is formed in one piece.
  • the spacer 10 from a plurality of separate parts, which are provided at a distance or also adjacent to one another on the semiconductor chip 2.
  • 3b shows an alternative embodiment, in which the contact pillars 4 are arranged peripherally at the edge of the semiconductor chip 2 and centrally a rectangular spacer 10 is provided.
  • FIG. 4 a shows a further embodiment of a flip-chip module 1 according to the invention in plan view.
  • Fig. 4b shows a section along the line AA in Fig. 4a.
  • This flip-chip module 1 in turn has a semiconductor chip 2, a spacer 10, a substrate 8 and contact pillars 4, which are mechanically and electrically connected to corresponding contact points of the substrate 8.
  • This flip-chip module is characterized in that the spacer 10 protrudes laterally on the semiconductor chip 2 and has a circumferential, upwardly directed projection 13, which then surrounds the side edges of the semiconductor chip 2.
  • the protrusion 13 is preferably protruded on the surface of the semiconductor chip, so that the spacer 10 forms a pool in which the semiconductor chip 2 can be molded with a synthetic resin.
  • the semiconductor chip 2 is laterally protected by the spacer 10.
  • a cover which is either glued directly onto the semiconductor chip 2 or mechanically connected to the spacer 10 projecting laterally on the semiconductor chip 2.
  • the spacer can also protrude laterally on the semiconductor chip, without the spacer being formed with an upwardly directed projection.
  • 5a shows a section through a flip chip module according to the invention in the region of a solder joint with a section of the semiconductor chip 2, a contact column 4, a contact point 7 and a section of the substrate 8.
  • the contact point 7 is provided with a recess 15 for receiving the lower end of the contact column 4.
  • the recess is in plan view a flat, circular trough, the diameter of which is slightly larger than the diameter of the contact column 4.
  • the contact pillars 4 of a semiconductor chip 2 are placed in the recesses 15 of the contact points 7 of a substrate 8. As a result, slippage of the semiconductor chip 2 on the substrate 8 is avoided. It is therefore not necessary, as was the case with conventional methods, to provisionally connect the semiconductor chip 2 and the substrate 8 with a large drop of adhesive before soldering. This drop of adhesive had to extend from the bottom of the semiconductor chip 2 to the top of the substrate 8 and had by the use of the contact columns 4 a considerable extent.
  • the material of the soldering portion 6 flows into the recess 15 of the respective contact point 7.
  • the recess 15 By providing the recess 15, the area in which the material of the soldering portion 6 is distributed, limited, whereby the risk of incorrect contact by solder, the two contact points 7 connects with each other, is avoided.
  • the recess 15 is formed only in the material of the contact point 7.
  • the recess 15 can extend into the substrate 8.
  • the recess extending into the substrate 8 is coated with the contact point 7 and forms a deep recess into which a part of the metal column 5 also protrudes.
  • the metal column 5 is surrounded in its lower end region by the material of the soldering section 6, which produces the electrical connection to the contact point 7 as well as a high-strength mechanical connection. Due to the large connecting surface and the spatial support of the metal column 5 is a high mechanical strength of the solder joint between the substrate 8 and the semiconductor chip 2 achieved.
  • the length of the contact columns 4 with respect to the height of the spacer 10 is to be selected such that an ideal solder connection is produced, ie that in the embodiment according to FIG. 5 a the length of the contact column 4 comprising the metal pillar 5 and the soldering portion 6 is not greater than the height of the spacer 10, whereas in the embodiment of Figure 5b, the length of the contact pillar 4 is slightly greater than the height of the spacer 10.
  • the above-explained flip-chip modules according to the invention can be placed as a unit on a printed circuit board, wherein located on the circuit board pads are electrically connected.
  • the substrates 8 are referred to as chip carriers, which have a grid of contact points 7 in the fine pitch on the surface facing the semiconductor chip 2, and contact points 14 on the side opposite the semiconductor chip 2 In each case one contact point 14 is electrically connected to a contact point 7.
  • the contact points 14 can be electrically and mechanically connected with conventional soldering methods with contact points provided in a corresponding grid on a printed circuit board from a contact point grid in fine pitch to a much coarser contact grid.
  • the flip-chip modules according to the invention may also comprise a plurality of semiconductor chips, which are all arranged on a common substrate.
  • the flip-chip modules according to the invention are particularly suitable for the production of SIMM modules (Single Inline Memory Module) or DIMM modules (Dual Inline Memory Module).
  • SIMM modules Single Inline Memory Module
  • DIMM modules Dual Inline Memory Module
  • Such a flip-chip module is provided on the substrate with a connector strip, by means of which it can be contacted by inserting it into a corresponding mating connector strip on a printed circuit board of a computer with this.
  • the invention relates to a flip-chip module with a contact posts semiconductor chip, wherein the contact posts are electrically and mechanically connected to a substrate. Between the substrate and the semiconductor chip, a spacer is provided, which is mechanically coupled at least to the substrate. This causes thermal stresses taken in the flip-chip module by the spacer and held off the semiconductor chip.
  • the invention relates to a method for producing a flip-chip module, wherein first a spacer between the semiconductor chip and the substrate is arranged and then the contact posts are soldered to the contact points of the substrate. With the provision of the spacer, the distance between the semiconductor chip and the substrate is precisely adjusted, whereby the quality of the solder joints are improved.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

Die Erfindung betrifft ein Flip-Chip-Modul mit einem Kontaktsäulen aufweisenden Halbleiter chip, wobei die Kontaktsäulen mit einem Substrat elektrisch und mechanisch verbunden sind. Zwischen dem Substrat und dem Halbleiterchip ist ein Abstandshalter vorgesehen, der am Substrat und/oder am Halbleiterchip mechanisch gekoppelt ist. Hierdurch werden thermische Spannungen im Flip-Chip-Modul durch den Abstandshalter aufgenommen und vom Halbleiterchip abgehalten. Weiterhin betrifft die Erfindung ein Verfahren zum Erzeugen eines Flip-Chip-Moduls, wobei zunächst ein Abstandshalter zwischen dem Halbleiterchip und dem Substrat angeordnet wird und danach die Kontaktsäulen mit den Kontaktstellen des Substrates verlötet werden. Mit dem Vorsehen des Abstandshalters wird der Abstand zwischen dem Halbleiterchip und dem Substrat exakt eingestellt, wodurch die Qualität der Lötstellen verbessert werden.

Description

Flip-Chip-Modul und Verfahren zum Erzeugen eines Flip-Chip-Moduls
Die Erfindung betrifft ein Flip-Chip-Modul und ein Verfahren zum Erzeugen eines solchen Flip-Chip-Moduls, wobei das Flip-Chip-Modul einen Halbleiterchip, der an einer Fläche mit Kontaktsäulen versehen ist, und ein Substrat umfasst, und Kontaktstellen des Substrates mit freien Enden der Kontaktsäulen verlötet sind.
Ein solches Flip-Chip-Modul ist aus der US 6,578,754 B1 bekannt. Die Kontaktsäulen bestehen aus einem Abschnitt, der im wesentlichen Kupfer enthält und einen kürzeren Abschnitt, der aus dem mit den Kontaktstellen des Substrates in Verbindung stehenden Lötmaterial besteht. Die Länge des Kupferabschnittes beträgt zumindest 50 μm. Mit diesen Kontaktsäu- len sollen Kontaktstellen kontaktierbar sein, die in einem regelmäßigen Raster angeordnet sind, dessen Rasterabstand kleiner als 100 μm vorzugsweise im Bereich von 80 bis 100 μm liegt. Durch das Vorsehen definierter Kontaktsäulen werden im Vergleich zu herkömmlichen Flip-Chip-Modulen erhebliche Vorteile erzielt, die vor allem darin liegen, dass die Gefahr eines Kurzschlusses zwischen benachbarten Kontaktstellen bei weitem geringer ist als bei herkömmlichen Flip-Chip-Modulen, bei welchen alleine mit kugelförmigen Kontaktelementen aus Lötmaterial die Verbindung zwischen dem Substrat und dem Halbleiterchip bewerkstelligt wird. Daher ist es möglich zuverlässig Kontaktstellen in einem Raster von weniger als 100 μm zu kontaktieren.
Es wird auch auf die US 6,550,666 B2 und die US 6,592,019 B2 verwiesen, in welchen weitere Ausführungsformen des oben beschriebenen Flip-Chip-Moduls mit Kontaktsäulen dargelegt sind.
Weiterhin besitzt dieses Flip-Chip-Modul alle Vorteile herkömmlicher Flip-Chip-Module ge- genüber Drahtverbindungen (wire-bonding). Insbesondere ist der Weg der elektrischen Leitung zwischen dem Halbleiterchip und dem Substrat und damit der Signalweg sehr kurz.
Wie es bereits in der US 6,578,754 B1 und der US 6,592,019 B2 beschrieben ist, kann es zwischen dem Substrat und dem Halbleiterchip zu erheblichen Scherspannungen kommen, die sogar zu Verzügen am Halbleiterchip sowie am Substrat führen können (siehe z. B. Fig. 4a der US 6,578,754 B1).
Auch in der US 6,592,019 B2 sind Scherspannungen innerhalb des Flip-Chip-Moduls erläu- tert. Diese Scherspannungen werden durch unterschiedliche thermische Ausdehnungskoeffizienten zwischen dem Halbleiterchip und dem Substrat verursacht, da beim Verlöten der Kontaktsäulen mit dem Substrat das gesamte Modul in einem Lötofen angeordnet wird und z.B. auf etwa 23O0C erhitzt wird. Bei dieser Temperatur schmilzt das Lötmaterial und verbindet die Kontaktsäulen mit den entsprechenden Kontaktstellen des Substrates. Die Tempe- ratur wird dann abgesenkt, wobei etwa bei 2000C das Lötmaterial erstarrt. Bei einem weiteren Absenken der Temperatur auf Raumtemperatur zieht sich das Substrat stärken zusammen als der Halbleiterchip, wodurch Verspannungen im Flip-Chip-Modul entstehen.
Dies hat zur Folge, dass bei derartigen Flip-Chip-Modulen mit einer Vielzahl von Kontakt- säulen aufgrund der Spannungen innerhalb des Flip-Chip-Moduls die Lötverbindungen zwischen den Kontaktsäulen und dem Substrat aufbrechen bzw. Kontaksäulen aus dem Halbleiterchip herausbrechen können oder sogar der Halbleiterchip beschädigt werden kann. Deshalb ist es nicht möglich, große Halbleiterchips, wie z. B. DRAM-Speicherchips in einem solchen Flip-Chip-Modul vorzusehen.
Jedoch besteht ein erheblicher Bedarf DRAM-Speicherchips mittels eines Flip-Chip-Moduls direkt ohne den Umweg einer zusätzlichen Verdrahtungsebene zu kontaktieren, da zum einem durch die Vielzahl der Verbindung das herkömmliche Kontaktieren mittels Drähten praktisch kaum mehr durchführbar ist und zum anderen die gewünschten Datentransferraten mit herkömmlichen Drahtverbindungen nicht möglich sind.
Die Kontaktstellen dieser DRAM-Speicherchips sind mit einem Rasterabstand von weniger als 100 μm angeordnet, was im Fachjargon als „Fine-Pitch" bezeichnet wird. Ein derartiger Fine-Pitch kann mit den oben erläuterten Kontaktsäulen kontaktiert werden. Herkömmliche Kontaktierungstechnologien für Flip-Chip-Module sind hierzu nicht geeignet. Weiterhin ist zu berücksichtigen, dass für die Leiterbahnen innerhalb des Chips zunehmend Materialien mit geringer Dielektrizität (low k passivation materials) verwendet werden, die mechanisch schwach sind, weshalb eine auf ein solchen Halbleiterchip ausgeübte mechanische Spannung zu Rissen und Brüchen in der Passivierungsschicht führt. Aktuelle Halbleiterchips sind somit sehr Spannungsempfindlich, was deren Verwendung bei dem oben erläuterten Flip- Chip-Modul mit Kontaktsäulen erschwert. Die DE 697 21 148 T2 zeigt eine Verbindung zwischen einem Substrat eines Flip-Chip- Moduls mit einer Leiterplatte, die durch Lötmittelsäulen ausgebildet ist. Die erheblich verschiedenen Wärmeausdehnungskoeffizienten des Substrats und der Leiterplatte werden durch die Nachgiebigkeit der Lötmittelsäulen ausgeglichen. Durch Verwendung von Eckkon- taktstiften wird es möglich, den Anpressdruck zu erhöhen. Die Kontaktstifte bestehen aus Kovar. Die Kontaktstifte werden mittels Hartlöten an der Leiterplatte befestigt.
In der US 6,376,915 B1 ist ein Flip-Chip-Modul beschrieben, das eine Leiterplatte und einen Halbleiterchip aufweist, die mittels sogenannter Bumps verbunden sind, die sowohl den Ab- stand zwischen dem Halbleiterchip und der Leiterplatte einstellen, als auch jeweils eine entsprechende Verbindung herstellen. Am Umfangsbereich ist zwischen der Leiterplatte und dem Halbleiterchip ein umlaufender Wandabschnitt angeordnet, der aus dem gleichen Material wie die Bumps besteht. Dieser Wandabschnitt wird gleichzeitig mit den Bumps angeformt.
Aus der EP 0 930 645 A2 geht ein Flip-Chip-Modul hervor, bei welchem ein Chip mit einer Leiterplatte mittels aus Metall ausgebildeten Bumps miteinander elektrisch verbunden ist. Die mechanische Verbindung wird durch eine Klebeverbindung aus einem nicht-leitenden Klebemittel hergestellt, mit welchem der Bereich zwischen dem Chip und der Leiterplatte ausge- gössen ist. Dieses Klebematerial besitzt einen thermischen Expansionskoeffizienten, der zwischen dem thermischen Expansionskoeffizienten des Chips und der aus Kunststoff ausgebildeten Leiterplatte bzw. dessen Kunststoffaufnahme liegt.
Aus der US 2002/0079577 A1 geht ein Flip-Chip-Modul hervor, das eine Leiterplatte und ei- nen Chip aufweist, wobei sowohl der Chip als auch die Leiterplatte mit Lötverbindungen versehen sind. Die am Umfangsbereich angeordneten Lötverbindungen sind aus einem Lötmaterial mit höherer Schmelztemperatur ausgebildet, so dass lediglich die im Innenbereich angeordneten Lötverbindungen beim Lötvorgang aufschmelzen und die am Umfangsbereich befindlichen Lötverbindungen als Abstandhalter dienen.
Aus der US 2004/0232561 A1 geht ein Flip-Chip-Modul hervor, bei dem Abstandselemente zwischen dem Chip und dem Substrat angeordnet sind, um eine ausreichende Höhe zwischen dem Chip und dem Substrat sicher zu stellen. Die Abstandselemente sind derart ausgebildet, dass sie während des Lötvorganges den Abstand zwischen dem Chip und dem Substrat erweitern. Die elektrischen Verbindung zwischen dem Substrat und dem Chip sind vollständig aus Lötmaterial ausgebildet. Der Zwischenbereich zwischen dem Substrat und dem Chip kann mit Füllmaterial ausgefüllt sein. Hierdurch sollen Spannungskonzentrationen an den Lötverbindungen verringert werden.
Ähnliche Flip-Chip-Module gehen aus der GB 2 062 963 A und der US 4,878,611 hervor.
Die US 2003/0210531 A1 beschreibt ein Flip-Chip-Modul mit einem Chip und einem Substrat, die mit elektrisch leitenden Elementen verbunden sind, wobei mlttlg in diesen elektrischen Verbindungselementen elastische Elemente eingebracht sein können. Um den Chip ist ein Kragen angeordnet, wobei zwischen dem Chip und dem Kragen ein Spalt ausgebildet ist, so dass sich der Kragen und der Chip nicht berühren. Der Kragen besitzt einen thermischen Ausdehnungskoeffizienten und eine Elastizität, die der des Chips ähnlich sind.
Die US 6,046,910 beschreibt ein Flip-Chip-Modul, bei dem zwischen einem Halbleiterchip und einem Substrat eine Preform aus Polymermaterial angeordnet ist, das kompressibel ist.
Weitere Flip-Chip-Module gehen aus der US 4,647,959 und der US 5,834,848 hervor.
Der Erfindung liegt die Aufgabe zugrunde, ein Flip-Chip-Modul mit den oben erläuterten Kontaktsäulen derart weiter zu bilden, dass durch die Verspannungen innerhalb des FNp- Chip-Moduls weniger Fehler verursacht werden. Weiterhin liegt der Erfindung die Aufgabe zugrunde ein Verfahren zum Herstellen eines solchen Flip-Chip-Moduls zu schaffen.
Die Aufgabe wird durch ein Flip-Chip-Modul mit den Merkmalen des Anspruchs 1 und durch ein Verfahren mit den Merkmalen des Anspruchs 16 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in den jeweiligen Unteransprüchen angegeben.
Das erfindungsgemäße Flip-Chip-Modul umfasst
- einen Halbleiterchip, der an einer Fläche Kontaktsäulen aufweist, die etwa senkrecht zu dieser Fläche angeordnet sind, - ein Substrat, das Kontaktstellen aufweist, die mit jeweils einem freien Ende einer der Kontaktsäulen verbunden sind, wobei das Substrat einen anderen thermischen Ausdehnungskoeffizienten als der Halbleiterchip aufweist, und
- einen Abstandshalter, der zwischen dem Substrat und dem Halbleiterchip angeordnet ist und dessen thermischer Ausdehnungskoeffizienten sich weniger von dem thermischen Ausdehnungskoeffizienten des Halbleiterchips als von dem thermischen Ausdehnungskoeffizienten des Substrates unterscheidet, wobei, der Abstandshalter entweder mit dem Substrat und/oder mit dem Halbleiterchip zumindest an mehreren über ihren Kontaktflächen verteilten Stellen miteinander verbunden ist.
Da der Abstandshalter mit dem Substrat und/oder dem Halbleiterchip verbunden ist und der thermische Ausdehnungskoeffizient des Abstandshalters näher am thermischen Ausdehnungskoeffizienten des Halbleiterchips als am thermischen Ausdehnungskoeffizienten des Substrates liegt, treten entweder die Verspannungen überwiegend zwischen dem Substrat und dem Abstandshalter und nicht zwischen dem Substrat und dem Halbleiterchip auf oder der Halbleiterchip ist durch die Verbindung mit dem Abstandshalter derart verstärkt, dass er den auftretenden Verspannungen widerstehen kann. Der Abstandshalter nimmt somit die durch die unterschiedliche thermische Ausdehnung verursachte Verspannung des Substrates auf. Der Abstandshalter, der keinerlei elektrische Funktionselemente aufweist, ist stabil ausgebildet, so dass diese Verspannung nicht auf den empfindlichen Halbleiterchip übertragen werden.
Die Verbindung an mehreren über die Kontaktflächen verteilten Stellen kann auch durch eine großflächige Verbindung, wie z.B. eine Lötverbindung oder Klebeverbindung realisiert werden, wobei sich die zusammenhängende Verbindungsschicht über die mehreren verteilten Stellen erstreckt.
Das Substrat, das üblicherweise aus einem mit Kupfer-Leiterbahnen versehenen Kunststoffbzw. Keramikmaterial ausgebildet ist, ist derart stabil, dass es diese mechanischen Spannungen dauerhaft aufnehmen kann. Bei einer Verbindung zwischen dem Substrat und dem Abstandshalter ist die aus dem Substrat und dem Abstandshalter bestehende Einheit we- sentlich steifer als das Substrat alleine, wodurch die Verspannungen keine oder wesentlich weniger Krümmungen im Substrat gegenüber der heute angewandten Flip-Chip-Technologie erzeugen und auch die mechanische Belastung der Lötstellen zwischen den Kontaktsäulen und dem Substrat wesentlich geringer als bei den bisher bekannten Flip-Chip-Modulen ist.
Durch das Vorsehen der steifen Abstandshalter wird die Gefahr einer Beschädigung der Lötstellen zwischen den Kontaktsäulen und dem Substrat und die Gefahr einer Beschädigung des Halbleiterchips wesentlich verringert.
Vorzugsweise ist der Abstandshalter sowohl mit dem Substrat als auch mit dem Halbleiter- chip zumindest an mehreren über ihren Kontaktflächen verteilten Stellen verbunden. Durch die mechanische Verbindung zwischen dem Halbleiterchip und dem Abstandshalter, die jeweils einen ähnlichen thermischen Ausdehnungskoeffizienten aufweisen, wird der Halbleiter- chip auch bei den während des Lötvorganges auftretenden Temperaturänderungen in seiner Form gehalten und es wird eventuellen Spannungen entgegengewirkt.
Die Abweichungen des thermischen Ausdehnungskoeffizienten des Abstandshalters bezüg- lieh des thermischen Ausdehnungskoeffizienten des Halbleiterchips sind vorzugsweise kleiner als 40% und insbesondere kleiner als 20% bzw. 10% der Differenz zwischen dem thermischen Ausdehnungskoeffizienten des Halbleiterchips und dem thermischen Ausdehnungskoeffizienten des Substrats. Je besser die thermischen Ausdehnungskoeffizienten zwischen dem Halbleiterchip und dem Abstandshalter übereinstimmen, desto geringer sind die am Halbleiterchip auftretenden, durch die thermische Spannung verursachten Kräfte.
Beim erfindungsgemäßen Verfahren zum Erzeugen eines Flip-Chip-Moduls wird zunächst ein Abstandshalter zwischen dem Halbleiterchip und dem Substrat angeordnet und danach wird das Verlöten der Kontaktsäulen mit den Kontaktstellen des Substrates ausgeführt.
Hierdurch wird der Abstand zwischen dem Substrat und dem Halbleiterchip exakt eingestellt. Dieser Abstand soll der mittleren Höhe aller Kontaktsäulen einschließlich ihrer Lötstellen entsprechen.
Die Erfinder der vorliegenden Erfindung haben festgestellt, dass bei dem bisher bekannten Verfahren das Problem besteht, dass der Abstand zwischen dem Substrat und dem Halbleiterchip entweder zu kurz oder zu lang ist. Wenn der Abstand zu kurz ist, wird das Lötmaterial aus dem Zwischenbereich zwischen der Kontaktsäule und der entsprechenden Kontaktstelle des Substrates herausgedrückt, so dass lediglich eine sehr dünne Verbindungsschicht aus Lötmaterial zwischen der Kontaktsäule und der Kontaktstelle verbleibt. Diese dünne Verbindungsschicht ist jedoch mechanisch schwach, so dass sie bei Verspannungen schnell aufbrechen kann.
Ist der Abstand zwischen dem Halbleiterchip und dem Substrat zu groß, so ergibt sich ein entsprechend großer Spalt zwischen der Kontaktsäule und der Kontaktstelle des Substrates.
Über diesen Spalt hinweg wird das Lötmaterial gestreckt, wodurch sich Einschnürungen an der Lötstelle ergeben. Derartige Einschnürungen sind wiederum mechanisch schwach und neigen zum Aufbrechen bei einer Spannungsbelastung. Dies bedeutet, dass sowohl bei zu großen als auch zu bei zu kleinen Abständen zwischen dem Halbleiterchip und dem Substrat mechanisch schwache Lötstellen erzeugt werden, die bei thermischen Verspannungen im
Flip-Chip-Modul zum Aufbrechen neigen. Durch das erfindungsgemäße Verfahren wird der Abstand zwischen dem Halbleiterchip und dem Substrat sehr exakt eingehalten, wodurch die Gefahr erheblich verringert wird, dass mechanisch schwache Lötstellen erzeugt werden. Somit kann ein mit dem erfindungsgemäßen Verfahren hergestelltes Flip-Chip-Modul thermische Verspannungen besser aufnehmen und die Gefahr einer Beschädigung des Flip-Chip-Moduls wird erheblich verringert.
Vorzugsweise wird das oben erläuterte erfindungsgemäße Flip-Chip-Modul mit dem an das Substrat gekoppelten Abstandshalter im erfindungsgemäßβn Verfahren hergestellt.
Die Erfindung wird nachfolgend näher beispielhaft anhand der Zeichnungen erläutert. Die Zeichnungen zeigen in:
Fig. 1a bis Fig. 1c schematisch im Querschnitt die Schritte des Zusammensetzens eines erfindungsgemäßen Flip-Chip-Moduls;
Fig. 2a bis Fig. 2c jeweils einen Schnitt durch einen erfindungsgemäßen Flip-Chip-Modul im Bereich einer Lötstelle, wobei während des Lötvorganges unterschiedliche Abstände zwischen dem jeweiligen Substrat und dem Halbleiterchip eingehalten worden sind;
Fig. 3a und 3b jeweils schematisch einen Halbleiterchip mit Kontaktsäulen und einem
Abstandshalter in einer Ansicht von unten;
Fig. 4a ein erfindungsgemäßes Flip-Chip-Modul in der Draufsicht;
Fig. 4b das Flip-Chip-Modul aus Fig. 4a in einer Schnittdarstellung entlang der
Linie A-A; und
Fig. 5a und 5b jeweils einen Schnitt durch ein erfindungsgemäßes Flip-Chip-Modul im Bereich einer Lötstelle.
Ein erfindungsgemäßes Flip-Chip-Modul 1 (Fig. 1c) umfasst einen Halbleiterchip 2, der an einer Seitenfläche 3 I/O Kontaktstellen aufweist. An den I/O-Kontaktstellen sind Kontaktsäulen 4 angeordnet, die jeweils senkrecht auf der Seitenfläche 3 stehen.
Diese Kontaktsäulen werden gemäß einem Verfahren erzeugt, wie es in der US 6,578,754 B1; US 6,550,666 B2 bzw. der US 6,592,019 B2 beschrieben ist. Es wird deshalb vollinhalt- lieh auf diese Patente Bezug genommen und sie werden in die vorliegende Anmeldung in- korperiert.
Die Kontaktsäulen 4 sind aus zwei Abschnitten ausgebildet, nämlich einer Metallsäule 5 und einem Lötabschnitt 6 (Fig. 1a). Die Metallsäule 5 ist vor allem aus Kupfer und/oder Gold ausgebildet, ist unmittelbar am Halbleiterchip 2 angeordnet und steht im elektrischen Kontakt mit einer Leiterbahn des Halbleiterchips 2. Die Lötabschnitte 6 sind an den vom Halbleiterchip 2 entfernten Enden der Kontaktsäulen 4 angeordnet und dienen zum mechanischen und elektrischen Verbinden mit Kontaktstellen 7 eines Substrates 8. Solange die Kontaktsäulen 4 nicht mit den Kontaktstellen 7 des Substrates 8 verlötet sind, bilden die Lötabschnitte 6 freie Enden der Kontaktsäulen 4 (Fig. 1a, Fig. 1b).
Die Kontaktsäulen der vorliegenden Erfindung umfassen somit eine langgestreckte Säule aus einem elektrisch leitenden Material und einem Lötabschnitt, wobei die Säule aus einem Material ausgebildet ist, das bei der Schmelztemperatur des Lotes des Lötabschnittes nicht schmilzt. Die Länge der Säule beträgt zumindest 20 μm, vorzugsweise zumindest 50 μm, 100 μm oder 200 μm.
Das Lötmaterial der Lötabschnitte 6 ist beispielsweise eine Zinn/Blei-Legierung oder kann auch ein bleifreies Lötmaterial sein.
Das in den Fig. 1a bis 1c dargestellte Ausführungsbeispiel weist einen Kontaktbereich 9 auf, in dem die Kontaktsäulen 4 angeordnet sind und der mittig am Halbleiterchip 2 ausgebildet ist. In den Figuren 1a bis 1c sind lediglich zur Vereinfachung der Darstellung drei Kontakt- säulen eingezeichnet. Typischerweise weisen Halbleiterchips eines erfindungsgemäßen Flip- Chip-Moduls zwischen 40 und 200 Kontaktsäulen auf. Es hat sich gezeigt, dass mit dem erfindungsgemäßen Flip-Chip-Modul Halbleiterchips mit mehr als 100 bzw. mehr als 200 bzw. mehr als 500 bzw. bis zu einigen Tausend Kontaktsäulen auf einem Substrat direkt kontak- tierbar sind. Der Mittenabstand zwischen zwei benachbarten Kontaktsäulen 4 beträgt typi- scherweise 20 μm bis 200 μm. Die Kontaktsäulen können in einer oder mehreren Reihen entlang einer am Chip mittig verlaufenden Linie (= center pinning) oder in einer oder mehreren Reihen entlang den Rändern des Halbleiterchips angeordnet sein
Bei dem in den Fig. 1a bis 1c dargestellten Verfahren zum Erzeugen eines erfindungsgemä- ßen Flip-Chip-Moduls wird zunächst in einem ersten Schritt (Fig. 1a) ein Abstandshalter 10 benachbart zu den Kontaktsäulen 4 angeordnet, bezüglich der Kontaktsäulen 4 ausgerichtet und mit der Seitenfläche 3 des Halbleiterchips 2 verbunden. Das Verbinden zwischen dem Abstandshalter 10 und dem Halbleiterchip 2 erfolgt durch Kleben, wobei der Abstandshalter 10 möglichst an der gesamten Kontaktfläche mit dem Halbleiterchip 2 mit diesem verklebt werden. Anstelle von einer Klebeverbindung kann auch eine Lötverbindung vorgesehen werden. Es ist nicht notwendig, die Verbindung vollflächig auszuführen. Es kann eventuell auch zweckmäßig sein an einzelnen über die Kontaktflächen verteilte Punkte den Abstandshalter 10 mit dem Halbleiterchip 2 zu verbinden. Es ist jedoch zweckmäßig die Verbindung, sei sie flächig oder mittels mehrerer Verbindungspunkte ausgebildet, über eine Kontaktfläche vorzusehen, die zumindest 10 % der Größe des Halbleiterchips 2 entspricht und vorzugsweise zumindest 20 %, 30 %, 50 %, 70 %, 80 % oder 90 % der Größe des Halbleiterchips ent- spricht.
Beim Verbinden des Abstandshalters 10 mit dem Halbleiterchip 2 ist dieser noch Bestandteil eines Wafers. Nachdem der Abstandshalter 10 mit dem Wafer bzw. dem Halbleiterchip 2 verbunden ist, wird der Halbleiterchip mit einem herkömmlichen Schneideverfahren aus dem Wafer geschnitten (nicht dargestellt). Die sich so ergebende Baueinheit, umfassend den Halbleiterchip 2 und den Abstandshalter 10, wird auf dem Substrat 8 (Fig. 1b) mit den freien Enden der Kontaktsäulen 4 bzw. mit den Lötabschnitten 6 auf den Kontaktstellen 7 des Substrates angeordnet.
Die Kontaktstellen 7 sind vorbehandelte lötfähige Kupfer-Kontakte. Das Substrat 8 mit dem darauf angeordneten Abstandselement 10 und Halbleiterchip 2 wird in einen Lötofen oder einer Thermal Compression Anlage gegeben, in dem die gesamte Baueinheit über ein Temperaturprofil auf eine Löttemperatur von z. B. 2300C erhitzt wird. Hierdurch schmilzt das Lötmaterial der Lötabschnitte 6 und benetzt sowohl die unteren Enden der Metallsäulen 5 des Halbleiterchips 2 als auch die Kontaktstellen 7 des Substrates 8. Beim Abkühlen erstarrt das Lötmaterial und verbindet somit dauerhaft sowohl elektrisch als auch mechanisch die Kontaktsäulen 4 des Halbleiterchips 2 mit den Kontaktstellen 7 des Substrates 8 (Fig. 1c).
Vorzugsweise wird gleichzeitig mit dem Verlöten auch der Abstandshalter 10 mechanisch mit dem Substrat 8 mittels einer Klebe- oder Lötverbindung verbunden. Es ist jedoch auch möglich, dass die Verbindung zwischen dem Abstandshalter 10 und dem Substrat 8 vor dem Verlöten ausgeführt wird. Die Verbindung zwischen dem Abstandshalter 10 und dem Substrat 8 ist zweckmäßigerweise über den gesamten Bereich der Kontaktflächen des Abstandshalters 10 mit dem Substrat 8 ausgebildet.
Durch das Vorsehen des Abstandshalters 10 zwischen dem Substrat 8 und dem Halbleiterchip 2 wird während des Lötvorgangs ein vorbestimmter Abstand zwischen dem Substrat 8 und dem Halbleiterchip 2 exakt eingehalten. Die Höhe bzw. Dicke des Abstandshalters wird mittels einer Messung der Metallsäulenhöhe nach dem Herstellungsprozess festgelegt. Das Vorsehen des Abstandshalters erhöht die Qualität der Lötverbindung wesentlich, wie es nachfolgend anhand den Fig. 2a bis 2c erläutert wird, die jeweils ein Flip-Chip-Modul im Be- reich einer Kontaktsäule zeigen.
In Fig. 2a ist der Abstand zwischen dem Halbleiterchip 2 und dem Substrat 8 während des Lötvorgangs zu klein gewesen. Hierdurch wurde ein wesentlicher Teil des Lötmaterials aus dem Bereich zwischen der Kontaktstelle 7 und der Metallsäule 5 herausgedrückt. Die Metall- säule 5 wirkt wie ein Stempel, der das Lötmaterial zur Seite herausdrückt. Dies hat zur Folge, dass sich lediglich eine dünne Schicht Lötmaterial zwischen der Kontaktstelle 7 und der Metallsäule 5 befindet. Diese dünne Schicht ist mechanisch schwach und kann bei den Eingangs erläuterten Spannungen leicht aufbrechen. Zudem besteht die Gefahr, dass Lötmaterial über die Kontaktstelle 7 hinaus tritt und mit einer benachbarten Kupferbahn in Berührung tritt. Hierdurch bildet sich ein Kurzschluss
Ist hingegen der Abstand zwischen dem Halbleiterchip 2 und dem Substrat 8 zu groß (Fig. 2c), dann ergibt sich ein entsprechend großer Spalt zwischen der Metallsäule 5 und der Kontaktstelle 7 des Substrats 8. Über diesen Spalt hinweg wird das Lötmaterial gestreckt, wodurch sich eine Einschnürung 11 ergibt. Diese Einschnürung ist wiederum mechanisch schwach und neigt zum Aufbrechen bei einer mechanischen Belastung. Zwischen dem Lötmaterial und dem Kupfer der Kontaktsäule bzw. des Substrats bildet sich eine Legierung. Diese Legierung ist zunächst ein guter elektrischer Leiter und unmittelbar nach der Herstellung des Flip-Chip-Moduls kann mittels elektrischer Tests nicht festgestellt werden, dass hier eine derartige Legierung vorliegt. Jedoch können sich die Bestandteile der Legierung beim Anlegen eines elektrischen Stromes bevorzugt im Bereich der Einschnürung trennen, wodurch der Querschnitt der Leiterbahnen weiter verringert oder die elektrischen Verbindungen sogar unterbrochen werden können. Zudem wird das Material mit der Zeit spröde (Kirkendale voids).
Wenn der Abstand zwischen dem Halbleiter-Chip 2 und dem Substrat 8 korrekt eingestellt ist, ergibt sich eine mechanisch stabile Lötverbindung zwischen der Kontaktsäule 4 und der Kontaktstelle 7 des Substrates 8 (Fig. 2b). Durch das Vorsehen des erfindungsgemäßen Abstandshalters 10 zwischen dem Substrat 8 und dem Halbleiterchip 2 werden somit Lötver- bindungen in der gewünschten Qualität erhalten. Hierzu ist es nicht notwendig, dass der Abstandshalter 10 mechanisch mit dem Substrat und/oder dem Halbleiterchip 2 verbunden ist, wobei jedoch eine solche mechanische Verbindung bevorzugt wird, wie es unten näher erläutert wird.
Der Abstandshalter 10 ist aus einem steifen Material, wie z. B. faserverstärkten Kunst- stoffoder aus einer beschichteten Stahllegierung (Invar®) mit einem geringen thermischen Ausdehnungskoeffizienten ausgebildet. Geeignete Verstärkungsfasern für den faserverstärkten Kunststoff sind Karbonfasern und Aramidfasem (Kevlar®). Der Abstandshalter kann auch aus einem Halbleitermaterial, wie z.B. Silizium, ausgebildet sein.
Das Material des Abstandshalters weist einen thermischen Ausdehnungskoeffizienten auf, der sich weniger von dem thermischen Ausdehnungskoeffizienten des Halbleiterchips als von dem thermischen Ausdehnungskoeffizienten des Substrats unterscheidet. D.h., dass die Wärmedehnung des Abstandshalters 10 eher den Halbleiterchip 2 als dem Substrat 8 entspricht.
Ist der Abstandshalter 10 mechanisch an das Substrat 8 gekoppelt, so werden die thermischen Verspannungen zwischen dem Substrat und dem Abstandshalter 10 vom Abstandshalter 10 aufgenommen und nicht auf dem Halbleiterchip 2 übertragen. Der Abstandshalter 10 weist keine elektrischen Funktionselemente auf und ist aus einem steifen Material ausge- bildet, so dass die thermischen Spannungen zu keinen oder allenfalls geringen Verzügen führen. Das Substrat 8 ist üblicherweise aus einem mit Kupfer-Leiterbahnen 12 versehenen Kunststoff- bzw. Keramikmaterial ausgebildet, das derart stabil ist, dass es diese mechanischen Spannungen dauerhaft aufnehmen kann. Obwohl thermische Spannungen zwischen dem Substrat und dem Abstandshalter bestehen, beeinträchtigen diese nicht den Dauerbe- trieb des erfindungsgemäßen Flip-Chip-Moduls.
Zu dem bildet die aus dem Substrat 8 und dem Abstandshalter 10 bestehende Einheit einen derart steifen Körper, dass keine oder allenfalls geringfügige Krümmungen im Substrat auftreten können.
Damit der Abstandshalter 10 die erzeugten thermischen Spannungen aufnehmen kann, ist er mechanisch an das Substrat 8 gekoppelt sein. Diese Kopplung erfolgt vorzugsweise mit einer flächigen Klebeverbindung. Es genügt jedoch grundsätzlich, dass der Abstandshalter 10 und das Substrat 8 zumindest an mehreren über ihren Kontaktflächen verteilten Stellen miteinan- der verbunden sind. Es ist auch möglich, dass der Abstandshalter 10 mechanisch an den Halbleiterchip 2 gekoppelt ist und keine mechanische Verbindung zwischen dem Substrat und dem Abstandshalter ausgebildet ist. Eine derartige Ausbildung des erfindungsgemäßen Flip-Chip-Moduls ist zweckmäßig, wenn es für Reparaturarbeiten möglich sein soll, dass der Halbleiterchip 2 vom Substrat 8 entfernt werden kann. Hierbei bildet der Halbleiterchip 2 und der Abstandshalter eine steife Baueinheit, die den mechanischen Beanspruchungen wesentlich besser widerstehen kann.
Da heutzutage Halbleiterchips in der Regel außerhalb des Anbindungsbereiches der Kon- taktsäulen 5 mit einem so genannten Iow-k-Material (Material mit geringer Dielektrizitätskonstante) beschichtet sind, das eine geringe Festigkeit besitzt, ist es zweckmäßig die Verbindung an der Kontaktfläche zwischen dem Abstandshalter und dem Halbleiterchip mit einer Größe auszubilden, die zumindest 30 %, 50 %, 70 %, 80 %, 90 % oder 95 % der Größe des Halbleiterchips entspricht. Durch eine großflächige Anbindung des Abstandshalters an den Halbleiterchip wird eine hohe Festigkeit dieser Baueinheit sichergestellt. Ein solches low- k Material ist beispielsweise in der INTERNATIONAL TECHNOLOGY ROADMAP FOR SE- MICONDUCTORS - INTERCONNECT, 2005 Edition auf Seite 19 und 20 beschrieben.
Vorzugsweise sind auch der Abstandshalter 10 und der Halbleiterchip 2 zumindest an mehre- ren über ihren Kontaktflächen verteilten Stellen miteinander verbunden. Durch die mechanische Verbindung zwischen dem Halbleiterchip 2 und dem Abstandshalter 10, die jeweils einen ähnlich thermischen Ausdehnungskoeffizienten aufweisen, wird der Halbleiterchip 2 auch bei den während des Lötvorganges auftretenden Temperaturänderungen in seiner Form gehalten und es wird eventuellen Rissen entgegengewirkt.
Die Abweichung des thermischen Ausdehnungskoeffizienten des Abstandshalters bezüglich des thermischen Ausdehnungskoeffizienten des Halbleiterchips sind vorzugsweise kleiner als 40% und insbesondere kleiner als 20% bzw. 10% bzw. 5% der Differenz zwischen dem thermischen Ausdehnungskoeffizienten des Halbleiterchips 2 und dem thermischen Ausdeh- nungskoeffizienten des Substrates 8. Je besser die thermischen Ausdehnungskoeffizienten des Halbleiterchips 2 und des Abstandshalters 10 übereinstimmen, desto geringer sind die am Halbleiterchip 2 auftretenden Kräfte, die durch die thermischen Spannungen verursacht werden.
So ergeben sich typischerweise thermische Ausdehnungskoeffizienten für den Abstandshalter, die 10 bis 100 Mal kleiner sind als der des Substrates, das bspw. eine Epoxi-Glasfaser- Leiterplatte ist. Mit dem erfindungsgemäßen Abstandshalter 10, der zumindest mechanisch an das Substrat 8 gekoppelt ist, werden die Krümmungen im erfindungsgemäßen Flip-Chip-Modul wie bei bekannten Flip-Chip-Modulen verringert oder sogar vollständig vermieden, wodurch die Ge- fahr einer Beschädigung der Lötverbindungen zwischen den Kontaktsäulen 4 und dem Substrat 8 bzw. einer Beschädigung des Halbleiterchips 2 erheblich verringert werden. Hierdurch ist es möglich, auch Halbleiterchips, die gegenüber mechanischen Verspannungen empfindlich sind, wie z. B. die neuste Generation der DRAM-Speicherchips, mittels Kontaktsäulen elektrisch und mechanisch mit einem Substrat zu verbinden. Das erfindungsgemäße Flip- Chip-Modul ist für Halbleiterchips mit bis zu einigen Tausend Kontaktsäulen geeignet.
Der in den Fig. 1a und 1b gezeigte Halbleiterchip 2 ist in der Fig. 3a in einer Ansicht von unten zusammen mit dem Abstandshalter 10 dargestellt. Man erkennt, dass dieser Abstandshalter einen Rahmen um den Kontaktbereich 9 bildet, in dem die Kontaktsäulen 4 angeord- net sind. Dieser Rahmen ist einteilig ausgebildet.
Im Rahmen der Erfindung ist es auch möglich den Abstandshalter 10 aus mehreren separaten Teilen auszubilden, die mit Abstand oder auch zueinander angrenzend auf dem Halbleiterchip 2 vorgesehen werden. Fig. 3b zeigt eine alternative Ausführungsform an, bei welcher die Kontaktsäulen 4 umlaufend am Rand des Halbleiterchips 2 angeordnet sind und mittig ein rechteckförmiger Abstandshalter 10 vorgesehen ist.
Fig. 4a zeigt eine weitere Ausführungsform eines erfindungsgemäßen Flip-Chip-Moduls 1 in der Draufsicht. Fig. 4b zeigt einen Schnitt längs der Linie A-A in Fig. 4a. Dieses Flip-Chip- Modul 1 weist wiederum einen Halbleiterchip 2, einen Abstandshalter 10, ein Substrat 8 und Kontaktsäulen 4, die mit entsprechenden Kontaktstellen des Substrats 8 mechanisch und elektrisch verbunden sind. Dieses Flip-Chip-Modul zeichnet sich dadurch aus, dass der Abstandshalter 10 seitlich am Halbleiterchip 2 vorsteht und einen umlaufenden, nach oben gerichteten Vorsprung 13 aufweist, der dann die Seitenkanten des Halbleiterchips 2 umschließt. Der Vorsprung 13 steht vorzugsweise an der Oberfläche des Halbleiterchips etwas vor, so dass der Abstandshalter 10 ein Becken bildet, in dem der Halbleiterchip 2 mit einem Kunstharz vergossen werden kann. Hierdurch wird der Halbleiterchip 2 durch den Abstandshalter 10 seitlich geschützt. Im Rahmen der Erfindung ist es möglich, auch eine Abdeckung vorzusehen, die entweder direkt auf den Halbleiterchip 2 aufgeklebt wird oder mechanisch mit dem am Halbleiterchip 2 seitlich vorstehender Abstandshalter 10 verbunden wird. In einer weiteren Abwandlung der Erfindung, kann der Abstandshalter auch seitlich am Halbleiterchip vorstehen, ohne dass der Abstandshalter mit einem nach oben gerichteten Vorsprung ausgebildet ist.
Fig. 5a zeigt einen Schnitt durch ein erfindungsgemäßes Flip-Chip-Modul im Bereich einer Lötstelle mit einem Ausschnitt des Halbleiterchips 2, einer Kontaktsäule 4, einer Kontaktstelle 7 und einen Ausschnitt des Substrats 8.
Die Kontaktstelle 7 ist mit einer Ausnehmung 15 zur Aufnahme des unteren Endes der Kon- taktsäule 4 versehen. Die Ausnehmung ist in der Draufsicht eine flache, kreisförmige Wanne, deren Durchmesser etwas größer ist als der Durchmesser der Kontaktsäule 4.
Vor dem Lötvorgang werden die Kontaktsäulen 4 eines Halbleiterchips 2 in die Ausnehmungen 15 der Kontaktstellen 7 eines Substrats 8 gesetzt. Hierdurch wird ein Verrutschen des Halbleiterchips 2 auf dem Substrat 8 vermieden. Es ist daher nicht nötig, wie es bei herkömmlichen Verfahren der Fall war, den Halbleiterchip 2 und das Substrat 8 vor dem Verlöten provisorisch mit einem großen Tropfen Klebemittel zu verbinden. Dieser Tropfen Klebemittel musste sich bisher von der Unterseite des Halbleiterchips 2 bis zur Oberseite des Substrats 8 erstrecken und hatte durch die Verwendung der Kontaktsäulen 4 eine erhebliche Ausdehnung. Zudem wird durch die Ausnehmungen 15 der Kontaktstellen 7 das Ausrichten aller Kontaktsäulen 4 bezüglich der Kontaktstellen 7 vereinfacht, denn wenn sich alle unteren Endbereiche der Kontaktsäulen 4 in den jeweiligen Ausnehmungen 15 befinden, dann sind die Kontaktsäulen 4 eindeutig auf die jeweilige Kontaktstelle 7 ausgerichtet.
Beim Löten fließt das Material des Lötabschnitts 6 in die Ausnehmung 15 der jeweiligen Kontaktstelle 7. Durch das Vorsehen der Ausnehmung 15 ist der Bereich, in dem sich das Material des Lötabschnitts 6 verteilt, begrenzt, wodurch die Gefahr von Fehlkontakten durch Lötmaterial, das zwei Kontaktstellen 7 miteinander verbindet, vermieden wird.
Bei der Ausführungsform nach Fig. 5a ist die Ausnehmung 15 lediglich im Material der Kontaktstelle 7 ausgebildet. Nach einer weiteren Ausführungsform (Fig. 5b) kann sich die Ausnehmung 15 bis in das Substrat 8 hinein erstrecken. Die sich bis in das Substrat 8 erstreckende Ausnehmung ist mit der Kontaktstelle 7 beschichtet und bildet eine tiefe Ausnehmung, in die auch ein Teil der Metallsäule 5 hineinragt. Die Metallsäule 5 ist in ihrem unteren Endbereich von dem Material des Lötabschnitts 6 umgeben, das zum einem die elektrische Verbindung zur Kontaktstelle 7 als auch eine hochfeste mechanische Verbindung herstellt. Durch die große Verbindungsfläche und die räumliche Abstützung der Metallsäule 5 wird eine hohe mechanische Festigkeit der Lötverbindung zwischen dem Substrat 8 und dem Halbleiterchip 2 erzielt.
Bei den Ausführungsformen nach Fig. 5a und Fig. 5b ist die Länge der Kontaktsäulen 4 be- züglich der Höhe des Abstandshalters 10 so zu wählen, dass eine ideale Lötverbindung entsteht, d.h., dass bei der Ausführungsform nach Fig. 5a die Länge der Kontaktsäule 4, die die Metallsäule 5 und den Lötabschnitt 6 umfasst, nicht größer als die Höhe des Abstandshalters 10 ist, wohingegen bei der Ausführungsform nach Fig. 5b die Länge der Kontaktsäule 4 etwas größer als die Höhe des Abstandshalters 10 ist.
Die oben erläuterten erfindungsgemäßen Flip-Chip-Module können als Einheit auf eine Leiterplatte gesetzt werden, wobei auf der Leiterplatte befindlichen Kontaktstellen elektrisch verbunden werden. Bei einer solchen Verwendung des Flip-Chip-Moduls werden die Substrate 8 als -Chip-Carrier" bezeichnet, die an der zum Halbleiterchip 2 weisenden Oberfläche ein Raster von Kontaktstellen 7 im Fine-Pitch aufweisen und an der vom Halbleiterchip 2 gegenüberliegenden Seite Kontaktstellen 14 in einem gröberen Raster aufweisen. Jeweils eine Kontaktstelle 14 ist mit einer Kontaktstelle 7 elektrisch verbunden. Die Kontaktstellen 14 können mit herkömmlichen Lötverfahren mit in einem entsprechenden Raster auf einer Leiterplatte vorgesehenen Kontaktstellen elektrisch und mechanisch verbunden werden. Das Substrat 8 dient hierbei als eine Art Übersetzung von einem Kontaktstellenraster im Fine- pitch auf ein wesentlich gröberes Kontaktstellenraster.
Die erfindungsgemäßen Flip-Chip-Module können auch mehrere Halbleiterchips umfassen, die alle auf einen gemeinsamen Substrat angeordnet sind.
Die erfindungsgemäßen Flip-Chip-Module eignen sich besonders zur Herstellung von SIMM- Modulen (Single Inline Memory Module) bzw. DIMM-Modulen (Dual Inline Memory Module). Ein solches Flip-Chip-Modul ist am Substrat mit einer Steckerleiste versehen, mittels welcher es durch Einsetzen in einer entsprechenden Gegensteckerleiste auf einer Leiterplatte eines Computers mit dieser kontaktiert werden kann.
Die Erfindung kann folgendermaßen kurz zusammengefasst werden:
Die Erfindung betrifft ein Flip-Chip-Modul mit einem Kontaktsäulen aufweisenden Halbleiter- chip, wobei die Kontaktsäulen mit einem Substrat elektrisch und mechanisch verbunden sind. Zwischen dem Substrat und dem Halbleiterchip ist ein Abstandshalter vorgesehen, der zumindest am Substrat mechanisch gekoppelt ist. Hierdurch werden thermische Spannungen im Flip-Chip-Modul durch den Abstandshalter aufgenommen und vom Halbleiterchip abgehalten.
Weiterhin betrifft die Erfindung ein Verfahren zum Erzeugen eines Flip-Chip-Moduls, wobei zunächst ein Abstandshalter zwischen dem Halbleiterchip und dem Substrat angeordnet wird und danach die Kontaktsäulen mit den Kontaktstellen des Substrates verlötet werden. Mit dem Vorsehen des Abstandshalters wird der Abstand zwischen dem Halbleiterchip und dem Substrat exakt eingestellt, wodurch die Qualität der Lötstellen verbessert werden.
Bezugszeichenliste
1 Flip-Chip-Modul
2 Halbleiterchip
3 Seitenfläche
4 Kontaktsäulen
5 Metallsäule
6 Lötabschnitt
7 Kontaktstelle
8 Substrat
9 Kontaktbereich
10 Abstandshalter
11 Einschnürung
12 Kupfer-Leiterbahn
13 Vorsprung
14 Kontaktstelle
15 Ausnehmung

Claims

Patentansprüche
1. Flip-Chip-Modul umfassend
- einen Halbleiterchip (2), der an einer Fläche (3) Kontaktsäulen (4) aufweist, die etwa senkrecht zu dieser Fläche (3) angeordnet sind, - ein Substrat (8), das Kontaktstellen (7) aufweist, die mit jeweils einem freien Ende einer der Kontaktsäulen (4) verbunden sind, wobei das Substrat (8) einen anderen thermischen Ausdehnungskoeffizienten als der Halbleiterchip (2) aufweist, und
- einen steifen Abstandshalter (10), der zwischen dem Substrat (8) und dem Halbleiterchip (2) angeordnet ist und dessen thermischer Ausdehnungskoeffizient sich weniger von dem thermischen Ausdehnungskoeffizienten des Halbleiterchips (2) als von dem thermischen
Ausdehnungskoeffizienten des Substrates unterscheidet, wobei der Abstandshalter (10) entweder mit dem Substrat (8) und/oder mit dem Halbleiterchip (2) zumindest an mehreren über ihren Kontaktflächen verteilten Stellen miteinander verbunden ist.
2. Flip-Chip-Modul nach Anspruch 1 , dadurch gekennzeichnet, dass die Größe der Kontaktfläche an der der Abstandshalter mit dem Substrat (8) oder dem
Halbleiterchip (2) verbunden ist, zumindest 10 % oder 20 % und vorzugsweise 30 % bzw. 50
% der Größe des Halbleiterchips (2) entspricht.
3. Flip-Chip-Modul nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Abstandshalter (10) und das Substrat (8) bzw. der Halbleiterchip (2) mit einer flächigen Verbindung verbunden sind, die sich zumindest über 10 % der Größe des Halbleiter- chips erstreckt.
4. Flip-Chip-Modul nach Anspruch 3, dadurch gekennzeichnet, dass sich die flächige Verbindung zumindest über 20 %, vorzugsweise über 30 % bzw. 50 % der Größe des Halbleiterchips erstreckt.
5. Flip-Chip-Modul nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Abstandshalter (10) sowohl mit dem Substrat (10) als auch mit dem Halbleiterchip
(8) verbunden ist.
6. Flip-Chip-Modul nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass ein Kontaktbereich (9), in dem die Kontaktsäulen (4) angeordnet sind, etwa mittig am Halbleiterchips (2) ausgebildet ist, und der Abstandshalter (10) den Kontaktbereich (9) umschließt.
7. Flip-Chip-Modul nach Anspruch 6, dadurch gekennzeichnet, dass der Abstandshalter (10) an den Rändern des Halbleiterchips (2) vorsteht.
8. Flip-Chip-Modul nach Anspruch 7, dadurch gekennzeichnet, dass der Abstandshalter einen umlaufenden Vorsprung (13) aufweist.
9. Flip-Chip-Modul nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass ein Kontaktbereich (9), in dem die Kontaktsäulen (4) angeordnet sind, am Randbereich des Halbleiterchips (2) umlaufend ausgebildet ist, und der Abstandshalter (10) innerhalb des Kontaktbereichs (9) angeordnet ist.
10. Flip-Chip-Modul nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Abweichung des thermischen Ausdehnungskoeffizienten des Abstandshalters (10) bzgl. des thermischen Ausdehnungskoeffizienten des Halbleiterchips (2) kleiner als 40% und vorzugsweise kleiner als 20% der Differenz zwischen dem thermischen Ausdehnungskoeffi- zienten des Halbleiterchips (2) und des thermischen Ausdehnungskoeffizienten des Substrates (8) ist.
11. Flip-Chip-Modul nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass der Abstandshalter (10) aus faserverstärktem Kunststoff, Halbleitermaterial oder aus einer beschichteten Stahllegierung mit einem geringen thermischen Ausdehnungskoeffizienten ausgebildet ist.
12. Flip-Chip-Modul nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass die Stärke des Abstandshalters (10) etwa der mittleren Höhe der Kontaktsäule (4) und der jeweiligen Lötverbindung entspricht.
13. Flip-Chip-Modul nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Kontaktsäulen (4) in einem regelmäßigen Raster angeordnet sind und der Abstand benachbarter Kontaktsäulen kleiner oder gleich 100 μm ist.
14. Flip-Chip-Modul nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die Anzahl der Kontaktsäulen (4) des Halbleiterchips (2) zumindest 50, vorzugsweise zumindest 100 bzw. 200 beträgt.
15. Flip-Chip-Modul nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die Kontaktsäulen (4) aus einer Metallsäule (5) und einem Lötabschnitt (6) ausgebildet sind, wobei die Metallsäule (5) direkt am Halbleiterchip (2) angeordnet ist und der Lötab- schnitt (6) am vom Halbleiterchip (2) entfernten Ende der Metallsäule (5) ausgebildet ist.
16. Flip-Chip-Modul nach Anspruch 115 dadurch gekennzeichnet, dass die Metallsäule (5) im wesentlichen aus Kupfer und/oder Gold ausgebildet ist.
17. Flip-Chip-Modul nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass das Substrat aus einem Kunststoff- oder Keramikmaterial ausgebildet ist, an dem Leiterbahnen vorgesehen sind.
18. Flip-Chip-Modul nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass das Flip-Chip-Modul mehrere Halbleiterchips umfasst.
19. Flip-Chip-Modul nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, dass die Kontaktstellen (7) jeweils eine Ausnehmung (15) zur Aufnahme des unteren Endbereichs einer der Kontaktsäulen (4) aufweisen.
20. Flip-Chip-Modul nach Anspruch 19, dadurch gekennzeichnet, dass sich die Ausnehmung bis in das Substrat (8) erstreckt.
21. Verfahren zum Erzeugen eines Flip-Chip-Moduls mit
- einem Halbleiterchip (2), der an einer Fläche (3) Kontaktsäulen (4) aufweist, die etwa senkrecht zu dieser Fläche (3) angeordnet sind, und die Kontaktsäulen weisen jeweils einen Lötabschnitt mit Lötmaterial und eine Säule auf, die einen langgestreckten Abschnitt aus einem elektrisch leitenden Material bildet, das bei der Schmelztemperatur des Lötmaterials nicht schmilzt,
- einem Substrat (8), das Kontaktstellen (7) aufweist, die mit jeweils einem freien Ende einer der Kontaktsäulen (4) zu verlöten sind, wobei zunächst ein Abstandshalter (10) zwischen dem Halbleiterchip (2) und dem Substrat (8) angeordnet wird und danach die Kontaktsäulen (4) mit den Kontaktstellen (7) des Substrats verlötet werden.
22. Verfahren nach Anspruch 21 , dadurch gekennzeichnet, dass zunächst der Abstandshalter (10) mit dem Halbleiterchip (2) verbunden wird und die Einheit umfassend den Halbleiterchip (2) und den Abstandshalter (10) zum Verlöten der Kontaktsäulen (4) mit den Kontaktstellen (7) des Substrats (8) auf dem Substrat (8) ange- ordnet wird.
23. Verfahren nach Anspruch 21 oder 22, dadurch gekennzeichnet, dass das Verbinden zwischen dem Halbleiterchip (2) und dem Abstandshalter (10) mittels Löten oder Kleben ausgeführt wird.
24. Verfahren nach Anspruch 22 oder 23, dadurch gekennzeichnet, dass gleichzeitig mit dem Verlöten der Kontaktsäulen (4) mit den Kontaktstellen (7) des Sub- strates (8) der Abstandshalter (10) mit dem Substrat (8) verbunden wird.
25. Verfahren nach einem der Ansprüche 21 bis 24, dadurch gekennzeichnet, dass das Verbinden zwischen dem Substrat (8) und dem Abstandshalter (10) mittels Löten oder Kleben ausgeführt wird.
26. Verfahren nach einem der Ansprüche 21 bis 25, dadurch gekennzeichnet, dass ein Flip-Chip-Modul gemäß einem der Ansprüche 1 bis 19 erzeugt wird.
PCT/EP2006/008921 2005-09-14 2006-09-13 Flip-chip-modul und verfahren zum erzeugen eines flip-chip-moduls WO2007031298A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US12/065,830 US8026583B2 (en) 2005-09-14 2006-09-13 Flip-chip module and method for the production thereof
DE112006002428T DE112006002428A5 (de) 2005-09-14 2006-09-13 Flip-Chip-Modul und Verfahren zum Erzeugen eines Flip-Chip-Moduls
KR1020087008808A KR101247138B1 (ko) 2005-09-14 2006-09-13 플립-칩 모듈 및 플립-칩 모듈의 제조 방법

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
DE102005043910A DE102005043910A1 (de) 2005-09-14 2005-09-14 Flip-Chip-Modul und Verfahren zum Erzeugen eines Flip-Chip-Moduls
DE102005043910.1 2005-09-14
DE102005050150.8 2005-10-19
DE102005050150 2005-10-19

Publications (2)

Publication Number Publication Date
WO2007031298A1 true WO2007031298A1 (de) 2007-03-22
WO2007031298A8 WO2007031298A8 (de) 2007-09-20

Family

ID=37441004

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2006/008921 WO2007031298A1 (de) 2005-09-14 2006-09-13 Flip-chip-modul und verfahren zum erzeugen eines flip-chip-moduls

Country Status (4)

Country Link
US (1) US8026583B2 (de)
KR (1) KR101247138B1 (de)
DE (1) DE112006002428A5 (de)
WO (1) WO2007031298A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8084298B2 (en) 2006-02-13 2011-12-27 Htc Beteiligungs Gmbh Method for exchanging semiconductor chip of flip-chip module and flip-chip module suitable therefor

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9761542B1 (en) 2016-09-07 2017-09-12 International Business Machines Corporation Liquid metal flip chip devices
EP3547360A1 (de) * 2018-03-29 2019-10-02 Siemens Aktiengesellschaft Halbleiterbaugruppe und verfahren zur herstellung der halbleiterbaugruppe
WO2022160800A1 (zh) * 2021-01-28 2022-08-04 华为技术有限公司 连接组件、板级架构，以及一种计算设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020180029A1 (en) * 2001-04-25 2002-12-05 Hideki Higashitani Semiconductor device with intermediate connector
US20030017654A1 (en) * 2001-07-19 2003-01-23 Naofumi Iwamoto Semiconductor chip having a supporting member, tape substrate, semiconductor package having the semiconductor chip and the tape substrate, and the method of manufacturing the same
US20030170921A1 (en) * 2000-06-08 2003-09-11 Salman Akram Methods for forming semiconductor devices so as to stabilize the same when positioned face-down over test substrates
US20040130034A1 (en) * 2001-06-13 2004-07-08 Advanpack Solutions Pte Ltd. Method for forming a wafer level chip scale package

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5678356U (de) 1979-11-12 1981-06-25
US4647959A (en) * 1985-05-20 1987-03-03 Tektronix, Inc. Integrated circuit package, and method of forming an integrated circuit package
US4878611A (en) * 1986-05-30 1989-11-07 American Telephone And Telegraph Company, At&T Bell Laboratories Process for controlling solder joint geometry when surface mounting a leadless integrated circuit package on a substrate
US5379191A (en) * 1991-02-26 1995-01-03 Microelectronics And Computer Technology Corporation Compact adapter package providing peripheral to area translation for an integrated circuit chip
JP2762792B2 (ja) * 1991-08-30 1998-06-04 日本電気株式会社 光半導体装置
US5219117A (en) * 1991-11-01 1993-06-15 Motorola, Inc. Method of transferring solder balls onto a semiconductor device
JP3152834B2 (ja) * 1993-06-24 2001-04-03 株式会社東芝 電子回路装置
US5419710A (en) * 1994-06-10 1995-05-30 Pfaff; Wayne K. Mounting apparatus for ball grid array device
US6969635B2 (en) * 2000-12-07 2005-11-29 Reflectivity, Inc. Methods for depositing, releasing and packaging micro-electromechanical devices on wafer substrates
US5872051A (en) * 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
US6329711B1 (en) * 1995-11-08 2001-12-11 Fujitsu Limited Semiconductor device and mounting structure
US6159770A (en) * 1995-11-08 2000-12-12 Fujitsu Limited Method and apparatus for fabricating semiconductor device
US6395991B1 (en) * 1996-07-29 2002-05-28 International Business Machines Corporation Column grid array substrate attachment with heat sink stress relief
US6140144A (en) * 1996-08-08 2000-10-31 Integrated Sensing Systems, Inc. Method for packaging microsensors
JPH10163386A (ja) * 1996-12-03 1998-06-19 Toshiba Corp 半導体装置、半導体パッケージおよび実装回路装置
US5818107A (en) * 1997-01-17 1998-10-06 International Business Machines Corporation Chip stacking by edge metallization
US6326241B1 (en) * 1997-12-29 2001-12-04 Visteon Global Technologies, Inc. Solderless flip-chip assembly and method and material for same
US6200143B1 (en) * 1998-01-09 2001-03-13 Tessera, Inc. Low insertion force connector for microelectronic elements
US6046910A (en) * 1998-03-18 2000-04-04 Motorola, Inc. Microelectronic assembly having slidable contacts and method for manufacturing the assembly
US5951305A (en) * 1998-07-09 1999-09-14 Tessera, Inc. Lidless socket and method of making same
US6376915B1 (en) * 1999-02-26 2002-04-23 Rohm Co., Ltd Semiconductor device and semiconductor chip
US6917525B2 (en) * 2001-11-27 2005-07-12 Nanonexus, Inc. Construction structures and manufacturing processes for probe card assemblies and packages having wafer level springs
JP3239335B2 (ja) * 1999-08-18 2001-12-17 インターナショナル・ビジネス・マシーンズ・コーポレーション 電気的接続用構造体の形成方法およびはんだ転写用基板
US6657124B2 (en) * 1999-12-03 2003-12-02 Tony H. Ho Advanced electronic package
US6578754B1 (en) * 2000-04-27 2003-06-17 Advanpack Solutions Pte. Ltd. Pillar connections for semiconductor chips and method of manufacture
US6592019B2 (en) * 2000-04-27 2003-07-15 Advanpack Solutions Pte. Ltd Pillar connections for semiconductor chips and method of manufacture
US6461881B1 (en) * 2000-06-08 2002-10-08 Micron Technology, Inc. Stereolithographic method and apparatus for fabricating spacers for semiconductor devices and resulting structures
US6959489B2 (en) * 2000-09-29 2005-11-01 Tessera, Inc. Methods of making microelectronic packages
JP4577980B2 (ja) * 2000-12-13 2010-11-10 京セラ株式会社 実装基板
US6570259B2 (en) * 2001-03-22 2003-05-27 International Business Machines Corporation Apparatus to reduce thermal fatigue stress on flip chip solder connections
JP3782753B2 (ja) * 2001-04-25 2006-06-07 松下電器産業株式会社 半導体装置の製造方法および半導体装置
US6550666B2 (en) * 2001-08-21 2003-04-22 Advanpack Solutions Pte Ltd Method for forming a flip chip on leadframe semiconductor package
DE10142120A1 (de) * 2001-08-30 2003-03-27 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
JP2003100801A (ja) * 2001-09-25 2003-04-04 Mitsubishi Electric Corp 半導体装置
JP2003188507A (ja) * 2001-12-18 2003-07-04 Mitsubishi Electric Corp 半導体集積回路およびこれを実装するためのプリント配線板
SG115459A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
US6906425B2 (en) * 2002-03-05 2005-06-14 Resolution Performance Products Llc Attachment of surface mount devices to printed circuit boards using a thermoplastic adhesive
JP4282346B2 (ja) * 2003-03-13 2009-06-17 オリンパス株式会社 静電駆動装置及びその製造方法
WO2004086565A1 (ja) * 2003-03-26 2004-10-07 Jsr Corporation 異方導電性コネクターおよび導電性ペースト組成物、プローブ部材並びにウエハ検査装置およびウエハ検査方法
US7224071B2 (en) * 2003-05-22 2007-05-29 Texas Instruments Incorporated System and method to increase die stand-off height
JP2007528120A (ja) * 2003-07-03 2007-10-04 テッセラ テクノロジーズ ハンガリー コルラートルト フェレロェセーギュー タールシャシャーグ 集積回路装置をパッケージングする方法及び装置
CN100550365C (zh) * 2003-10-10 2009-10-14 Nxp股份有限公司 电子器件及其承载衬底
WO2006053118A2 (en) * 2004-11-12 2006-05-18 Analog Devices, Inc. Spaced, bumped component structure
DE102005026243B4 (de) * 2005-06-07 2018-04-05 Snaptrack, Inc. Elektrisches Bauelement und Herstellungsverfahren

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030170921A1 (en) * 2000-06-08 2003-09-11 Salman Akram Methods for forming semiconductor devices so as to stabilize the same when positioned face-down over test substrates
US20020180029A1 (en) * 2001-04-25 2002-12-05 Hideki Higashitani Semiconductor device with intermediate connector
US20040130034A1 (en) * 2001-06-13 2004-07-08 Advanpack Solutions Pte Ltd. Method for forming a wafer level chip scale package
US20030017654A1 (en) * 2001-07-19 2003-01-23 Naofumi Iwamoto Semiconductor chip having a supporting member, tape substrate, semiconductor package having the semiconductor chip and the tape substrate, and the method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8084298B2 (en) 2006-02-13 2011-12-27 Htc Beteiligungs Gmbh Method for exchanging semiconductor chip of flip-chip module and flip-chip module suitable therefor

Also Published As

Publication number Publication date
US8026583B2 (en) 2011-09-27
KR101247138B1 (ko) 2013-03-29
US20110001232A1 (en) 2011-01-06
WO2007031298A8 (de) 2007-09-20
DE112006002428A5 (de) 2008-12-11
KR20080056726A (ko) 2008-06-23

Similar Documents

Publication Publication Date Title
DE69819216T2 (de) Freitragende Kugelverbindung für integrierte Schaltungschippackung
DE3888476T2 (de) Elektrische Kontaktstellen und damit versehene Gehäuse.
DE69026188T2 (de) Elektrischer Verbinder
DE10066446B4 (de) Verfahren zur Herstellung eines elektronischen Bauteils mit zwei Abstrahlungsbauteilen
DE69223021T2 (de) Halbleiteranordnung mit Wärmesenke und Kunststoffkörper und hochzuverlässige Mittel zur elektrischen Verbindung mit der Wärmesenke
DE69431265T2 (de) Zusammenbaustruktur einer Flachtyp-Anordnung
DE69434234T2 (de) Chipkarte und Herstellungsmethode
DE10333841A1 (de) Halbleiterbauteil in Halbleiterchipgröße mit flipchipartigen Außenkontakten und Verfahren zur Herstellung desselben
DE10239866B3 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE112010000715B4 (de) Bauteilanordnung und Verfahren zu dessen Herstellung
DE102005049687A1 (de) Leistungshalbleiterbauteil in Flachleitertechnik mit vertikalem Strompfad
DE69628964T2 (de) Harzvergossenes Halbleiterbauteil und Herstellungsverfahren
DE69805404T2 (de) Verfahren zum herstellen kontaktloser karten mit antennenverbindung durch gelötete drähte
DE19747609B4 (de) Dünnfilmmehrschichtsubstrat und daraus hergestellte elektronische Vorrichtung
WO2006032250A1 (de) Halbleiterbauteil mit durchkontakten durch eine kunststoffgehäusemasse und verfahren zur herstellung derselben
WO2007031298A1 (de) Flip-chip-modul und verfahren zum erzeugen eines flip-chip-moduls
DE19541039A1 (de) Chip-Modul sowie Verfahren und Vorrichtung zu dessen Herstellung
DE19646476C2 (de) Verbindungsstruktur
DE102004045896A1 (de) Transponder mit Antenne und Flip-Chip-Modul und Verfahren zu dessen Herstellung
EP0867932A2 (de) Verfahren zur Herstellung von Bonddrahtverbindungen
DE102013018518A1 (de) IC-Modul für unterschiedliche Verbindungstechniken
DE102007050433B4 (de) Halbleitermodul, Verfahren zum Herstellen eines Halbleitermoduls und Board mit einem Halbleitermodul
DE10233641B4 (de) Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
DE69228274T2 (de) Dünnfilmmagnetkopf und Herstellungsverfahren
WO2008009347A1 (de) Temperaturmesssensor und verfahren zu dessen herstellung

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 1120060024280

Country of ref document: DE

WWE Wipo information: entry into national phase

Ref document number: 1020087008808

Country of ref document: KR

122 Ep: pct application non-entry in european phase

Ref document number: 06792040

Country of ref document: EP

Kind code of ref document: A1

REF Corresponds to

Ref document number: 112006002428

Country of ref document: DE

Date of ref document: 20081211

Kind code of ref document: P

WWE Wipo information: entry into national phase

Ref document number: 12065830

Country of ref document: US