JPH10163386A - 半導体装置、半導体パッケージおよび実装回路装置 - Google Patents

半導体装置、半導体パッケージおよび実装回路装置

Info

Publication number
JPH10163386A
JPH10163386A JP8323169A JP32316996A JPH10163386A JP H10163386 A JPH10163386 A JP H10163386A JP 8323169 A JP8323169 A JP 8323169A JP 32316996 A JP32316996 A JP 32316996A JP H10163386 A JPH10163386 A JP H10163386A
Authority
JP
Japan
Prior art keywords
substrate
external connection
main surface
semiconductor device
connection terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP8323169A
Other languages
English (en)
Inventor
Ken Iwasaki
建 岩崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP8323169A priority Critical patent/JPH10163386A/ja
Priority to US08/982,417 priority patent/US5834848A/en
Publication of JPH10163386A publication Critical patent/JPH10163386A/ja
Abandoned legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06Thermal details
    • H05K2201/068Thermal details wherein the coefficient of thermal expansion is important
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09909Special local insulating pattern, e.g. as dam around component
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10734Ball grid array [BGA]; Bump grid array
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2036Permanent spacer or stand-off in a printed circuit or printed circuit assembly
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 信頼性の高い実装が可能な半導体装置、半導
体パッケージおよび実装接続部の安定・信頼性が高い実
装回路装置の提供。 【解決手段】 半導体装置もしくは半導体パッケージの
発明は、一主面に外部接続端子10a が設けられた基板10
と、前記基板10の他主面に搭載され、かつ前記外部接続
端子 10aに対応させて電気的に接続した半導体素子11
と、前記半導体素子11の基板10に対する接続部を充填・
封止する樹脂層12と、前記基板10の外部接続端子 10aが
設けられ面に、外部接続端子 10aとは絶縁隔離して一体
的に配置された基板の膨張緩和層14とを備えていること
を特徴とする。また、実装回路装置は、配線基板15に半
導体装置を搭載・実装した構成において、マザー基板15
および半導体パッケージの基板10の対向する少なくとも
一方の面に、対向する基板15,10の熱膨張率に近い熱膨
張率を有する材料から成る膨張緩和層14,14′を一体的
に配置されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置、半導
体パッケージおよび実装回路装置に係り、さらに詳しく
は熱膨張率による変形性を防止・抑制した半導体装置、
半導体パッケージ、および熱膨張率差に伴う半田付け接
合部の損傷などを解消し、耐久性の向上を図った実装回
路装置に関する。
【0002】
【従来の技術】電子機器類の軽量・コンパクト化などに
伴って、電子回路の高密度実装型の開発が進められてい
る。また、この高密度実装回路の構成に当たっては、搭
載・実装する電子部品、たとえば半導体パッケージの小
形・薄型化や、接続の高信頼性が望まれている。すなわ
ち、実装回路装置の高密度化や高機能化には、配線の高
密度化だけでなく、半導体素子(IC素子など)などの回
路部品の高機能・小形・薄型化を要する。さらに、実装
回路装置の長寿命化には、マザー基板および回路部品の
安定性、配線基板に対する回路部品の接続・実装の信頼
性が要求される。このような要求に対応して、たとえば
図9および図10に、それぞれ断面的に示す構造、すなわ
ち外部接続端子1aが格子状に導出・配置されたBGA(Ball
Grid Array)タイプ、もしくはLGA(Land Grid Array)タ
イプの半導体装置や半導体パッケージが開発されてい
る。図9において、1は一主面に外部接続端子1aが導出
・配置された厚さ 0.5〜 0.7mm程度、13×13mm〜40×40
mm角程度のアルミナ基板、2は前記基板1の他主面に搭
載され、かつ外部接続端子1aに対応する接続パッド1bに
導電バンプ3を介して、フェースダウンに接続・配置さ
れた 8× 8mm〜15×15mm角程度の半導体素子(たとえば
ICチップ)である。また、4は前記基板1に対する半導
体素子2の接続面領域を充填・被覆する樹脂層である。
【0003】一方、図10において、1は一主面に外部接
続端子1aが導出・配置された厚さ 0.5〜 0.7mm程度、13
×13mm〜40×40mm角程度のアルミナ基板、2は前記基板
1の他主面にマウント剤層5によってマウントされ、か
つ外部接続端子1aに対応する接続パッド1bとの間をボン
ディングワイヤ6によって接続された 8× 8mm〜15×15
mm角程度の半導体素子(たとえばICチップ)である。ま
た、7は前記半導体素子2およびボンディングワイヤ6
を含むアルミナ基板1の他主面側を封止・被覆する樹脂
層である。
【0004】上記では、基板1としてアルミナ基板を例
示したが、窒化アルミなどのセラミック基板、ガラスエ
ポキシ樹脂基板やBT樹脂基板基板などの樹脂基板が使用
されている。
【0005】そして、この種の半導体パッケージは、図
11に断面的に示すごとく、たとえばガラス・エポキシ樹
脂配線基板8などの配線基板面に実装され、所要の実装
回路装置を構成する。すなわち、半導体パッケージの外
部接続端子1aを、ガラス・エポキシ樹脂配線基板8面の
導電パッド(図示省略)に位置合わせし、対応する外部
接続端子1aと導電パッドとの間を半田付け9して実装回
路装置を構成している。なお、この実装回路装置の構成
においては、半導体パッケージの外部接続端子1a面、も
しくは配線基板8の導電パッド面に、予め半田ペースト
を印刷しておき、前記位置合わせ・マウントした後に半
田ペーストをリフローさせている。また、このときの各
半田接続部9の半田量(もしくは高さ)は、外部接続端
子1aの大きさや半導体パッケージの重さなどによって決
められる。
【0006】
【発明が解決しようとする課題】しかしながら、前記実
装回路装置の場合は、次のような不具合がある。すなわ
ち、アルミナ基板を基板1とした上記構成の半導体パッ
ケージを、配線基板(たとえばガラス・エポキシ樹脂配
線基板)8面に搭載・実装して成る実装回路装置は、使
用環境下での温度変化によって、半田接続部9で疲労破
壊を起こす傾向がある。さらに、詳述すると、半導体パ
ッケージのアルミナ基板1と配線基板8とは、下記に例
示するように、線膨張率に差があるため、この実装回路
装置を組み込んだ電子機器を使用している環境で温度変
化が起こると、外部接続端子1aと導電パッドとの間を電
気的および機械的に接続する半田付け部(半田接続部)
9に、繰り返し歪みを生じて疲労破壊を起こすことが確
認されている。
【0007】たとえば、アルミナ基板の線膨張率= 7〜
8×10-6/K ガラス・エポキシ樹脂配線基板の線膨張率=13〜18×10
-6/K すなわち、アルミナを基板1とした13mm角の半導体パッ
ケージを、ガラス・エポキシ樹脂配線基板(マザー基
板)8に半田接続部9で接続・実装した構成の温度サイ
クル試験( 0〜 125℃)における寿命は、半導体素子
2,基板1,半田バンプの寸法にもよるが、 300〜 600
サイクルと見積もられているが、実用上、一般的に、10
00サイクル程度の耐用性が望まれている。一方、樹脂系
を基板1とした半導体パッケージを、ガラス・エポキシ
樹脂配線基板8に半田接続部9で接続・実装した構成の
温度サイクル試験( 0〜 125℃)における寿命は、1500
〜2000サイクルである。
【0008】そして、前記半田付け部9の疲労破壊発生
傾向は、半導体パッケージの高性能化、高容量化、すな
わち半導体素子2もしくは半導体パッケージの大形化に
伴って多発の恐れがあり、長期間に亘る信頼性の点で実
用上由々しい問題となる。
【0009】なお、こうした半田付け部9の疲労破壊発
生傾向は、樹脂封止を省略した構成の半導体装置、すな
わちアルミナを基板1に半導体素子2を搭載・実装した
だけの場合も同様に起こる。
【0010】この対策として、半田接続部9の半田の高
さを高くし、前記発生する歪みを緩和させ、半田付け部
9の疲労破壊の発生を低減し、長期間に亘る信頼性を確
保する試みもなされている。しかし、半田接続部9の半
田の高さを高くすると、半導体パッケージとマザー基板
8との相対変位量が大きくなるため、コーナー領域の半
田接続部9における歪み量が増大する傾向がある。つま
り、この対応策も、長期間に亘って信頼性の高い安定し
た実装接続部を保持する実装回路装置の構成に当たっ
て、十分な改善策とはいえない。
【0011】本発明は上記事情に対処してなされたもの
で、信頼性の高い実装が可能な半導体装置、半導体パッ
ケージおよび実装接続部の安定・信頼性が高い実装回路
装置の提供を目的とする。
【0012】
【課題を解決するための手段】請求項1の発明は、一主
面に外部接続端子が設けられた基板と、前記基板の他主
面に搭載され、かつ前記外部接続端子に対応させて電気
的に接続した半導体素子と、前記基板の一主面に、外部
接続端子とは絶縁隔離して一体的に配置された基板の膨
張緩和層とを備えていることを特徴とする半導体装置で
ある。
【0013】請求項2の発明は、請求項1記載の半導体
装置において、半導体素子の基板に対する接続部が樹脂
層で充填・封止されていることを特徴とする。
【0014】請求項3の発明は、請求項1もしくは請求
項2記載の半導体装置において、基板の膨張緩和層が、
方形基板の対角線に沿って一体的に配置されていること
を特徴とする。
【0015】請求項4の発明は、一主面に外部接続端子
が設けられ、他主面に半導体素子の搭載部を有する基板
と、前記基板に搭載され、かつ前記外部接続端子に対応
させて電気的に接続した半導体素子と、前記基板の外部
接続端子とは絶縁隔離して一主面に一体的に配置された
基板の膨張緩和層とを備えていることを特徴とする半導
体パッケージである。
【0016】請求項5の発明は、請求項4記載の半導体
パッケージにおいて、基板の膨張緩和層が、方形基板の
対角線に沿って一体的に配置されていることを特徴とす
る。請求項6の発明は、一主面に外部接続端子が設けら
れた基板、この基板の他主面に搭載され、かつ前記外部
接続端子に対応させて電気的に接続した半導体素子、お
よび半導体素子の基板に対する接続部を充填・封止する
樹脂層を備えている半導体装置と、一主面に所要の導電
パッドを有し、この導電パッドに前記半導体装置の外部
接続端子を対応させ半田を介して接合・実装した配線基
板とを有する実装回路装置であって、前記外部接続端子
とは絶縁隔離して半導体装置基板の外部接続端子が設け
られた面に、配線基板の熱膨張率に近似したの膨張緩和
層が一体的に配置されていることを特徴とする実装回路
装置である。
【0017】請求項7の発明は、一主面に外部接続端子
が設けられた基板、この基板の他主面に搭載され、かつ
前記外部接続端子に対応させて電気的に接続した半導体
素子、および半導体素子の基板に対する接続部を充填・
封止する樹脂層を備えている半導体装置と、一主面に所
要の導電パッドを有し、この導電パッドに半導体装置の
外部接続端子を対応させ半田を介して接合・実装した配
線基板とを有する実装回路装置であって、前記導電パッ
ドとは絶縁隔離して配線基板の導電パッドが設けられた
面に、半導体装置基板の熱膨張率に近似した材料の膨張
緩和層が一体的に配置されていることを特徴とする実装
回路装置である。
【0018】請求項8の発明は、一主面に外部接続端子
が設けられた基板、この基板の他主面に搭載され、かつ
前記外部接続端子に対応させて電気的に接続した半導体
素子、この半導体素子の基板に対する接続部を充填・封
止する樹脂層、および前記外部接続端子が設けられ一主
面に、外部接続端子とは絶縁隔離して一体的に配置され
た基板の膨張緩和層を備えている半導体装置と、一主面
に所要の導電パッドが設けられた面に、導電パッドとは
絶縁隔離して一体的に配置された配線基板の膨張緩和
層、および前記導電パッドに半導体装置の外部接続端子
を対応させ半田を介して接合・実装した配線基板とを有
する実装回路装置であって、前記各膨張緩和層が、半導
体装置基板の熱膨張率および配線基板の熱膨張率の間の
熱膨張率を有する材料であることを特徴とする実装回路
装置である。
【0019】請求項9の発明は、請求項6ないし請求項
8いずれか一記載の実装回路装置において、膨張緩和層
が、方形基板の対角線に沿って一体的に配置されている
ことを特徴とする。
【0020】請求項1ないし請求項3の発明では、半導
体装置の外部接続端子が設けられた基板に、外部接続端
子とは絶縁隔離して基板の膨張緩和層が一体的に配置さ
れた構成を採っている。そして、前記膨張緩和層の一体
的な配置によって、基板の熱膨張が相対的に緩和され
(基板が伸び易くなって)、外部接続端子の半田・接続
による歪み発生などが抑制されるので、接続部における
疲労破壊を起こし難い半導体装置として機能する。
【0021】請求項4ないし請求項5の発明では、半導
体パッケージの外部接続端子が設けられた基板に、外部
接続端子とは絶縁隔離して基板の膨張緩和層が一体的に
配置された構成を採っている。そして、前記膨張緩和層
の一体的な配置によって、基板の熱膨張が相対的に緩和
され(基板が伸び易くなって)、外部接続端子の半田・
接続による歪み発生などが抑制されるので、接続部にお
ける疲労破壊を起こし難い半導体パッケージとして機能
する。
【0022】請求項6ないし請求項9の発明では、半導
体素子を搭載した主面に対して反対面に、外部接続端子
を導出・配置した半導体装置を、配線基板に半田を介し
て接合・実装した実装回路装置において、半導体装置基
板もしくは配線基板の少なくとも一方に、配線基板の熱
膨張率もしくは半導体装置基板の熱膨張率に近似する材
質の膨張緩和層を一体的に配置した構成を採っている。
そして、前記膨張緩和層の一体的な配置によって、半導
体装置の基板もしくは配線基板の熱膨張が、それぞ相対
的に緩和され(半導体装置の基板や配線基板が伸び易く
なって)、半田による実装・接続部における歪み発生な
どが抑制される。したがって、前記実装・接続部の疲労
破壊も防止され、信頼性の高い実装・接続が保持される
ることになり、耐熱サイクル性のすぐれた実装回路装置
として機能する。
【0023】
【発明の実施の形態】半導体装置、半導体パッケージお
よび実装回路装置の発明において、半導体装置用基板、
パッケージ基板および配線基板としては、たとえばアル
ミナ基板や窒化アルミなどのセラミック基板、ガラスエ
ポキシ樹脂基板やBT樹脂基板基板などの樹脂基板が使用
され、これらの厚さは、一般的に、 0.5〜 2mm程度であ
る。また、前記半導体装置用基板の一主面に搭載する半
導体素子は、たとえばICチップなど、チップ型のもので
あれば特に限定されないし、さらに、その基板面に搭載
された半導体素子数は、一般的には1個であるが複数個
であってもよいし、他の受動素子なども搭載した構成を
採ってもよい。なお、これらの各基板は、一般的に正方
形や長方形などの方形が採られている。
【0024】半導体装置および半導体パッケージの発明
において、樹脂層は、一般的に、半導体素子の封止に使
用されている封止用樹脂ならばいずれをも使用できる。
すなわち、半導体素子を外界雰囲気中の水分や不純物成
分などに対して、あるいは機械的に保護するために、被
覆封止する樹脂ならばいずれも使用できる。たとえば精
製処理したエポキシ樹脂に、Na成分などを精製除去した
シリカ粉末などをフィラーとして含む封止用のエポキシ
樹脂系組成物、あるいはポリスルフォン酸樹脂などでモ
ールド樹脂層を形成できる。
【0025】半導体装置および半導体パッケージの発明
において、半導体素子を搭載する基板の外部接続端子導
出面に、その外部接続端子とは電気的に絶縁離隔し、一
体的に配置する基板の膨張緩和層は、基板の素材および
実装する配線基板の素材などによって選択する。たとえ
ば、基板がアルミナ基板(線膨張率= 7〜 8×10-6
K)で、配線基板がガラス・エポキシ樹脂配線基板(線
膨張率=13〜18×10-6/K)の場合は、ガラス・エポキ
シ樹脂配線基板の線膨張率に近似した銅やアルミニウム
(線膨張率=18×10-6/K)が好ましい。
【0026】また、基板が窒化アルミ基板(線膨張率=
4〜 5×10-6/K)で、配線基板がBT樹脂基板(線膨張
率=14〜15×10-6/K)の場合は、BT樹脂基板の線膨張
率に近似したニッケル(線膨張率=13×10-6/K)など
が好ましい。
【0027】さらに、基板が窒化アルミ基板、配線基板
がBT樹脂基板の場合で、かつ両基板に一体的に接合する
場合は、窒化アルミ基板を伸び易くしながら、BT樹脂基
板を伸びにくくするため、熱膨張率が両者の中間である
ステンレス鋼(線膨張率=11×10-6/K)が好ましい。
【0028】半導体装置および半導体パッケージの発明
において、半導体素子を搭載する基板の一主面に、導出
配置した外部接続端子のピッチや配列は、搭載する半導
体素子、もしくは半導体装置や半導体パッケージの用途
などによって、格子状や千鳥格子状など任意に設定され
る。つまり、半導体素子の機能・容量に対応して、外部
接続端子は、たとえば全体に亘ってほぼ一定のピッチ
で、あるいは周縁領域にほぼ一定のピッチなどで導出配
置される。なお、ここで、外部接続端子は、たとえば
金,銀,ニッケル,アルミニエム,錫,半田類などで形
成され、かつその面上に導電バンプが形成される。
【0029】実装回路装置の発明において、配線基板と
しては、たとえばガラスエポキシ樹脂基板やBT樹脂基板
などの樹脂系配線基板、アルミナ基板や窒化アルミなど
のセラミック系配線基板があげられ、その厚さは、一般
的に 0.2〜 1mm程度である。また、この配線基板に一体
的に配置する配線基板の膨張緩和層は、実装する半導体
装置や半導体パッケージの基板の熱膨張率に近似した素
材で形成され、その組合わせは、上記半導体装置や半導
体パッケージの場合に準じて選択される。
【0030】本発明において、半導体素子搭載用基板お
よび半導体パッケージ基板の膨張緩和層や配線基板の膨
張緩和層の形成は、蒸着法や貼着した金属箔のパターニ
ングなどによって行われる。
【0031】次に、図1〜図8を参照して具体例を説明
する。
【0032】図1は、第1の実施例に係る半導体パッケ
ージの要部構成例を示す断面図である。図1において、
10は一主面に外部接続端子 10aが設けられた基板、11は
前記基板10の接続端子 10bに対応させ電気的に接続し搭
載された半導体素子である。ここで、基板10は熱膨張係
数が 7〜 8×10-6/Kで、かつ厚さ 0.4mm,13×13mm角
のアルミナ基板である。また、半導体素子11は、たとえ
ば11×11mm角のICチップで、アルミナ基板10面の所定位
置にフェースダウンで接続・固定され、半導体素子11の
接続部などが樹脂層12で封止されている。
【0033】また、13は前記外部接続端子 10a面上に配
置された導電バンプ(たとえば半田ペーストの印刷・乾
燥体)、14は前記外部接続端子 10aおよび導電バンプ13
に対して電気的に絶縁隔離して、アルミナ基板10面に一
体的に配置された基板10の膨張緩和層である。ここで、
膨張緩和層14は、配線基板に搭載接続したとき、基板10
を伸び易くするため、配線基板の熱膨張率に近似した熱
膨張率を有する材料製で、たとえば配線基板がガラスエ
ポキシ樹脂配線基板の場合は、銅もしくはアルミニウム
を素材とし、基板10の外部接続端子 10aなどの設置面に
一体的に配置されている。
【0034】図2は、膨張緩和層14の配置状態を平面的
に示したものである。そして、この例示では、膨張緩和
層14をアルミナ基板10の対角線に沿って角部近傍まで延
設しており、この場合は、基板10を伸び易くする作用の
点で、より有効である。なお、この膨張緩和層14の厚さ
(高さ)は、配線基板への接続・実装に支障が及ばない
ように、導電バンプ13の高さよりも小に設定してある。
【0035】図3は、上記構成の半導体パッケージを、
配線基板15に搭載・実装して成る第1の実装回路装置の
構成例を示す断面図である。ここで、配線基板15は、た
とえばガラスクロスを基材とし、エポキシ樹脂を含浸し
て成る熱膨張率18×10-6/Kで、かつ厚さ 0.4mm,13×
13mm角のガラスエポキシ樹脂基板である。そして、配線
基板15の導電端子面(図示省略)に、前記半田バンプ13
を介して半導体パッケージの外部接続端子 10aを位置決
め・配置し、半田バンプ13をリフローさせて電気的及び
機械的に接続・実装することにより、実装回路装置が形
成される。なお、この構成においては、膨張緩和層13が
半田付け部の高さを制御する作用もあるので、接続半田
の型崩れなども回避され短絡の恐れも解消される。
【0036】このように構成された実装回路装置は、使
用過程における温度変化に対しても、前記半田付け・接
続における歪みの発生が抑制・防止され、たとえば温度
サイクル試験( 0〜 125℃)で、1000サイクルを超えた
時点でも、疲労破壊の発生など認められず、信頼性の高
い接続を保持していることが確認された。
【0037】なお、上記では、半導体パッケージの外部
接続端子 10a面に、半田ペーストを印刷・乾燥して導電
バンプ13を形成した構成を示したが、導電バンプ13の代
りにボールバンプを配置してもよいし、あるいは配線基
板15の導電端子面に、前記導電バンプ13やボールバンプ
を設けておき、実装・接続する構成を採ることもでき
る。
【0038】図4は、実施例に係る半導体装置の要部構
成例を示す断面図である。図4において、10は一主面に
外部接続端子 10aが設けられた基板、11は前記基板10の
接続端子 10bに対応させ電気的に接続し搭載された半導
体素子である。ここで、基板10は熱膨張係数が 7〜 8×
10-6/Kで、かつ厚さ 0.4mm,13×13mm角のアルミナ基
板である。また、半導体素子11は、たとえば11×11mm角
のICチップで、基板10面の所定位置にフェースダウンで
接続・固定されている。
【0039】また、13は前記外部接続端子 10a面上に配
置された導電バンプ(たとえば半田ペーストの印刷・乾
燥体)、14は前記外部接続端子 10aおよび導電バンプ13
に対して電気的に絶縁隔離して、基板10面に一体的に配
置された基板10の膨張緩和層である。つまり、上記半導
体パッケージの構成において、基板10の接続端子 10bと
半導体素子11との接続部などを封止する樹脂層12を省略
した以外は同様の構成であり、また、同様に、マザー基
板15などに搭載実装される。なお、この構成において、
基板10の接続端子 10bと半導体素子11との接続部などを
樹脂層で封止することもできる。
【0040】図5は、第2の実装回路装置の構成を示す
ものである。この実装回路装置の構成に用いた半導体装
置は、前記第1の半導体パッケージ(図1参照)に対し
て、膨張緩和層14の付設を省略した以外は、基本的には
同様の構造を採っているので、詳細な説明は省略する。
【0041】その代りに、配線基板15として、導電端子
形成面に、それら導電端子とは電気的に絶縁隔離させて
ステンレス鋼(熱膨張率11×10-6/K)製の膨張緩和層
14′を一体的に配置したガラスオポキシ樹脂配線基板を
使用し、前記第1の実装回路装置の場合に準じて、実装
回路装置を構成した。
【0042】このように構成された実装回路装置は、使
用過程における温度変化に対しても、前記半田付け・接
続における歪みの発生が抑制・防止され、たとえば温度
サイクル試験( 0〜 125℃)で、1000サイクルを超えた
時点でも、疲労破壊の発生など認められず、信頼性の高
い接続を保持していることが確認された。
【0043】図6は、第3の実装回路装置の構成を示す
ものである。この実装回路装置の構成においては、半導
体装置の基板10に銅を素材とした膨張緩和層14を、配線
基板15に膨張率がアルミナに近い素材から成る膨張率緩
和層14′を設けた構成の場合も、同様の作用効果が認め
られる。なお、この構成においては、両基板10,15の膨
張緩和層14,14′の厚さの総和が、前記図1に図示した
半導体パッケージの場合と同程度の厚さと成るように設
定されている。
【0044】図7は、半導体装置(もしくは半導体パッ
ケージ)の第2の構成例を平面的に示す図である。すな
わち、外部接続端子 10aおよび導電バンプ13に対して電
気的に絶縁隔離して、基板10面に、その対角線に沿って
角部近傍まで延設させ、一体的に配置された基板の膨張
緩和層14は、中央部で切り離された構成であっても、基
板10を伸び易くする作用の点で有効である。
【0045】さらに、図8 (a), (b)は、半導体装置
(もしくは半導体パッケージ)の第3および第4の構成
例を平面的に示す図である。すなわち、外部接続端子 1
0aおよび導電バンプ13に対して電気的に絶縁隔離して、
基板10面に格子状もしくは基板10面の縁周に、膨張緩和
層14を一体的に配置した構成であっても、基板10を伸び
易くする作用の点で有効である。
【0046】なお、本発明は上記例示に限定されるもの
でなく、発明の趣旨を逸脱しない範囲でいろいろの変形
を採り得る。たとえば、ガラスエポキシ樹脂配線基板の
代りにBT樹脂配線基板を配線基板として用いてもよい。
【0047】
【発明の効果】請求項1ないし請求項5の発明によれ
ば、外部接続端子が導出した基板面に、外部接続端子と
は絶縁隔離して膨張緩和層が一体的に配置された構成を
採っている。つまり、基板相対的に伸び易くなっている
ため、外部接続端子の半田・接続による歪み発生などが
抑制され、接続部における疲労破壊が起こりずらく、信
頼性の高い接続・実装が可能な半導体装置もしくは半導
体パッケージを提供できる。 請求項6ないし請求項9
の発明によれば、半導体パッケージの基板もしくはマザ
ー基板の少なくとも一方に、対向する基板の熱膨張率に
近似する材質から成る膨張緩和層を一体的に配置した構
成を採っている。すなわち、半導体装置の基板もしくは
配線基板の熱膨張が相対的に緩和され、半導体装置基板
や配線基板が伸び易くなっているため、半田による実装
・接続部における歪み発生などが抑制される。したがっ
て、前記実装・接続部の疲労破壊も防止され、信頼性の
高い実装・接続が保持され、耐熱サイクル性のすぐれた
実装回路装置が提供される。
【図面の簡単な説明】
【図1】本発明に係る第1の半導体パッケージの要部構
成例を示す断面図。
【図2】第1の半導体パッケージの膨張緩衝層の配置状
態を示す平面図。
【図3】本発明に係る第1の実装回路装置の要部構成例
を示す断面図。
【図4】本発明に係る半導体装置の要部構成例を示す断
面図。
【図5】本発明に係る第2の実装回路装置の要部構成例
を示す断面図。
【図6】本発明に係る第3の実装回路装置の要部構成例
を示す断面図。
【図7】本発明に係る第2の半導体パッケージの膨張緩
衝層の配置状態を示す平面図。
【図8】(a), (b)本発明に係る半導体パッケージの第
3および第4の要部構成例をそれぞれ示す平面図。
【図9】従来の半導体パッケージの要部構成を示す断面
図。
【図10】従来の半導体パッケージの他の要部構成を示
す断面図。
【図11】従来の実装回路装置の要部構成を示す断面
図。
【符号の説明】
10……基板 10a……外部接続端子 10b……接続端子 11……半導体素子 12……樹脂層 13……導電バンプ 14,14′……膨張緩和層 15……配線基板

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 一主面に外部接続端子が設けられた基板
    と、 前記基板の他主面に搭載され、かつ前記外部接続端子に
    対応させて電気的に接続した半導体素子と、 前記外部接続端子とは絶縁隔離して基板の一主面に一体
    的に配置された基板の膨張緩和層と、を備えていること
    を特徴とする半導体装置。
  2. 【請求項2】 半導体素子の基板に対する接続部が樹脂
    層で充填・封止されていることを特徴とする請求項1記
    載の半導体装置。
  3. 【請求項3】 基板の膨張緩和層が、方形基板の対角線
    に沿って一体的に配置されていることを特徴とする請求
    項1もしくは請求項2記載の半導体装置。
  4. 【請求項4】 一主面に外部接続端子が設けられ、他主
    面に半導体素子の搭載部を有する基板と、 前記基板に搭載され、かつ前記外部接続端子に対応させ
    て電気的に接続した半導体素子と、 前記基板の外部接続端子とは絶縁隔離して一主面に一体
    的に配置された基板の膨張緩和層と、を備えていること
    を特徴とする半導体パッケージ。
  5. 【請求項5】 基板の膨張緩和層が、方形基板の対角線
    に沿って一体的に配置されていることを特徴とする請求
    項4記載の半導体パッケージ。
  6. 【請求項6】 一主面に外部接続端子が設けられた基
    板、この基板の他主面に搭載され、かつ前記外部接続端
    子に対応させて電気的に接続した半導体素子、および半
    導体素子の基板に対する接続部を充填・封止する樹脂層
    を備えている半導体装置と、 一主面に所要の導電パッドを有し、この導電パッドに前
    記半導体装置の外部接続端子を対応させ半田を介して接
    合・実装した配線基板とを有する実装回路装置であっ
    て、 前記外部接続端子とは絶縁隔離して半導体装置基板の外
    部接続端子が設けられた面に、配線基板の熱膨張率に近
    似したの膨張緩和層が一体的に配置されていることを特
    徴とする実装回路装置。
  7. 【請求項7】 一主面に外部接続端子が設けられた基
    板、この基板の他主面に搭載され、かつ前記外部接続端
    子に対応させて電気的に接続した半導体素子、および半
    導体素子の基板に対する接続部を充填・封止する樹脂層
    を備えている半導体装置と、 一主面に所要の導電パッドを有し、この導電パッドに半
    導体装置の外部接続端子を対応させ半田を介して接合・
    実装した配線基板とを有する実装回路装置であって、 前記導電パッドとは絶縁隔離して配線基板の導電パッド
    が設けられた面に、半導体装置基板の熱膨張率に近似し
    た材料の膨張緩和層が一体的に配置されていることを特
    徴とする実装回路装置。
  8. 【請求項8】 一主面に外部接続端子が設けられた基
    板、この基板の他主面に搭載され、かつ前記外部接続端
    子に対応させて電気的に接続した半導体素子、この半導
    体素子の基板に対する接続部を充填・封止する樹脂層、
    および前記外部接続端子が設けられ一主面に、外部接続
    端子とは絶縁隔離して一体的に配置された基板の膨張緩
    和層を備えている半導体装置と、 一主面に所要の導電パッドが設けられた面に、導電パッ
    ドとは絶縁隔離して一体的に配置された配線基板の膨張
    緩和層、および前記導電パッドに半導体装置の外部接続
    端子を対応させ半田を介して接合・実装した配線基板と
    を有する実装回路装置であって、 前記各膨張緩和層が、半導体装置基板の熱膨張率および
    配線基板の熱膨張率の間の熱膨張率を有する材料である
    ことを特徴とする実装回路装置。
  9. 【請求項9】 膨張緩和層が、方形基板の対角線に沿っ
    て一体的に配置されていることを特徴とする請求項6な
    いし請求項8いずれか一記載の実装回路装置。
JP8323169A 1996-12-03 1996-12-03 半導体装置、半導体パッケージおよび実装回路装置 Abandoned JPH10163386A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP8323169A JPH10163386A (ja) 1996-12-03 1996-12-03 半導体装置、半導体パッケージおよび実装回路装置
US08/982,417 US5834848A (en) 1996-12-03 1997-12-02 Electronic device and semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8323169A JPH10163386A (ja) 1996-12-03 1996-12-03 半導体装置、半導体パッケージおよび実装回路装置

Publications (1)

Publication Number Publication Date
JPH10163386A true JPH10163386A (ja) 1998-06-19

Family

ID=18151856

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8323169A Abandoned JPH10163386A (ja) 1996-12-03 1996-12-03 半導体装置、半導体パッケージおよび実装回路装置

Country Status (2)

Country Link
US (1) US5834848A (ja)
JP (1) JPH10163386A (ja)

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6046499A (en) * 1996-03-27 2000-04-04 Kabushiki Kaisha Toshiba Heat transfer configuration for a semiconductor device
JPH10294423A (ja) 1997-04-17 1998-11-04 Nec Corp 半導体装置
SG71734A1 (en) * 1997-11-21 2000-04-18 Inst Materials Research & Eng Area array stud bump flip chip and assembly process
US5901041A (en) * 1997-12-02 1999-05-04 Northern Telecom Limited Flexible integrated circuit package
US6620731B1 (en) * 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
US6833613B1 (en) * 1997-12-18 2004-12-21 Micron Technology, Inc. Stacked semiconductor package having laser machined contacts
JPH11186326A (ja) * 1997-12-24 1999-07-09 Shinko Electric Ind Co Ltd 半導体装置
US7233056B1 (en) * 1998-02-23 2007-06-19 Micron Technology, Inc. Chip scale package with heat spreader
KR100352865B1 (ko) * 1998-04-07 2002-09-16 신꼬오덴기 고교 가부시키가이샤 반도체 장치 및 그 제조방법
JPH11307886A (ja) * 1998-04-21 1999-11-05 Matsushita Electric Ind Co Ltd フリップチップ接合ランドうねり防止パターン
US6919515B2 (en) * 1998-05-27 2005-07-19 International Business Machines Corporation Stress accommodation in electronic device interconnect technology for millimeter contact locations
JP4110303B2 (ja) * 1998-06-02 2008-07-02 沖電気工業株式会社 樹脂封止型半導体装置の製造方法
US6396145B1 (en) 1998-06-12 2002-05-28 Hitachi, Ltd. Semiconductor device and method for manufacturing the same technical field
US5943597A (en) * 1998-06-15 1999-08-24 Motorola, Inc. Bumped semiconductor device having a trench for stress relief
US6288451B1 (en) * 1998-06-24 2001-09-11 Vanguard International Semiconductor Corporation Flip-chip package utilizing a printed circuit board having a roughened surface for increasing bond strength
US6194782B1 (en) * 1998-06-24 2001-02-27 Nortel Networks Limited Mechanically-stabilized area-array device package
US6323435B1 (en) * 1998-07-31 2001-11-27 Kulicke & Soffa Holdings, Inc. Low-impedance high-density deposited-on-laminate structures having reduced stress
US6137693A (en) * 1998-07-31 2000-10-24 Agilent Technologies Inc. High-frequency electronic package with arbitrarily-shaped interconnects and integral shielding
US6317331B1 (en) * 1998-08-19 2001-11-13 Kulicke & Soffa Holdings, Inc. Wiring substrate with thermal insert
TW395573U (en) * 1998-08-19 2000-06-21 Hon Hai Prec Ind Co Ltd Electrical connector
US6618267B1 (en) * 1998-09-22 2003-09-09 International Business Machines Corporation Multi-level electronic package and method for making same
JP2000124348A (ja) * 1998-10-14 2000-04-28 Oki Electric Ind Co Ltd Vlsiパッケージ
US6229218B1 (en) * 1998-11-06 2001-05-08 Mcms, Inc. Interconnect device and method for mating dissimilar electronic package footprints
TW392970U (en) * 1998-12-24 2000-06-01 Hon Hai Prec Ind Co Ltd Electrical connector
US6248951B1 (en) * 1999-01-05 2001-06-19 Intel Corporation Dielectric decal for a substrate of an integrated circuit package
JP2000216550A (ja) * 1999-01-25 2000-08-04 Oki Electric Ind Co Ltd 積層プリント配線基板
TW465146B (en) * 1999-02-02 2001-11-21 Hon Hai Prec Ind Co Ltd Thermal expansion adjustment method of plate-shaped electronic devices and the structure thereof
US6291899B1 (en) 1999-02-16 2001-09-18 Micron Technology, Inc. Method and apparatus for reducing BGA warpage caused by encapsulation
JP2001007473A (ja) * 1999-06-17 2001-01-12 Nec Corp 集積回路素子の実装構造および方法
JP3973340B2 (ja) * 1999-10-05 2007-09-12 Necエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
US6710446B2 (en) * 1999-12-30 2004-03-23 Renesas Technology Corporation Semiconductor device comprising stress relaxation layers and method for manufacturing the same
US20030001286A1 (en) * 2000-01-28 2003-01-02 Ryoichi Kajiwara Semiconductor package and flip chip bonding method therein
US6335491B1 (en) * 2000-02-08 2002-01-01 Lsi Logic Corporation Interposer for semiconductor package assembly
DE10008340A1 (de) * 2000-02-23 2001-08-30 Siemens Ag Elektronische Flachbaugruppe für elektronische Geräte, insbesondere Kommunikationsendgeräte
US6399896B1 (en) * 2000-03-15 2002-06-04 International Business Machines Corporation Circuit package having low modulus, conformal mounting pads
JP3596864B2 (ja) * 2000-05-25 2004-12-02 シャープ株式会社 半導体装置
TWI248384B (en) * 2000-06-12 2006-02-01 Hitachi Ltd Electronic device
US6696765B2 (en) * 2001-11-19 2004-02-24 Hitachi, Ltd. Multi-chip module
US6816385B1 (en) * 2000-11-16 2004-11-09 International Business Machines Corporation Compliant laminate connector
US20020079572A1 (en) * 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
US7132744B2 (en) * 2000-12-22 2006-11-07 Broadcom Corporation Enhanced die-up ball grid array packages and method for making the same
US7161239B2 (en) 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US6502926B2 (en) 2001-01-30 2003-01-07 Lexmark International, Inc. Ink jet semiconductor chip structure
US6570259B2 (en) * 2001-03-22 2003-05-27 International Business Machines Corporation Apparatus to reduce thermal fatigue stress on flip chip solder connections
SG104293A1 (en) * 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
US6622380B1 (en) * 2002-02-12 2003-09-23 Micron Technology, Inc. Methods for manufacturing microelectronic devices and methods for mounting microelectronic packages to circuit boards
SG115459A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
SG115455A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
US6975035B2 (en) 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
SG121707A1 (en) 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
SG115456A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
SG111935A1 (en) 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
US20040036170A1 (en) 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
US6696748B1 (en) * 2002-08-23 2004-02-24 Micron Technology, Inc. Stress balanced semiconductor packages, method of fabrication and modified mold segment
JP2004134648A (ja) * 2002-10-11 2004-04-30 Seiko Epson Corp 回路基板、ボール・グリッド・アレイの実装構造、及び電気光学装置、並びに電子機器
DE10250778B3 (de) * 2002-10-30 2004-03-04 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zum Bestücken eines Schaltungsträgers beim Herstellen des elektronischen Bauteils
US20040084808A1 (en) * 2002-11-06 2004-05-06 Clarke Ronald D. Flow pin for injection molding
US7265994B2 (en) * 2003-01-31 2007-09-04 Freescale Semiconductor, Inc. Underfill film for printed wiring assemblies
JP3891123B2 (ja) * 2003-02-06 2007-03-14 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、及び半導体装置の製造方法
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP2004281818A (ja) * 2003-03-17 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、キャリア基板の製造方法、半導体装置の製造方法および電子デバイスの製造方法
JP4069771B2 (ja) * 2003-03-17 2008-04-02 セイコーエプソン株式会社 半導体装置、電子機器および半導体装置の製造方法
JP2004281920A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP2004281919A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP4096774B2 (ja) * 2003-03-24 2008-06-04 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法
JP2004349495A (ja) * 2003-03-25 2004-12-09 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
US7084492B2 (en) * 2003-06-30 2006-08-01 Intel Corporation Underfill and mold compounds including siloxane-based aromatic diamines
US7226654B2 (en) * 2003-07-29 2007-06-05 Kyocera Corporation Laminated wiring board and its mounting structure
US6933171B2 (en) * 2003-10-21 2005-08-23 Intel Corporation Large bumps for optical flip chips
JP3844079B2 (ja) * 2003-10-27 2006-11-08 セイコーエプソン株式会社 半導体装置の製造方法
JP4014591B2 (ja) * 2004-10-05 2007-11-28 シャープ株式会社 半導体装置および電子機器
TWM275560U (en) * 2004-11-26 2005-09-11 Hon Hai Prec Ind Co Ltd Electrical connector assembly
US7408246B2 (en) * 2005-03-31 2008-08-05 Agere Systems, Inc. Controlling warping in integrated circuit devices
TWI269361B (en) * 2005-06-17 2006-12-21 Advanced Semiconductor Eng Structure of substrate integrated embedded passive component and method of forming the same
DE102005043910A1 (de) * 2005-09-14 2007-03-15 Weissbach, Ernst-A. Flip-Chip-Modul und Verfahren zum Erzeugen eines Flip-Chip-Moduls
WO2007031298A1 (de) * 2005-09-14 2007-03-22 Htc Beteiligungs Gmbh Flip-chip-modul und verfahren zum erzeugen eines flip-chip-moduls
US7696594B2 (en) * 2005-12-22 2010-04-13 International Business Machines Corporation Attachment of a QFN to a PCB
EP2026379B1 (en) * 2006-06-02 2012-08-15 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic component and method for manufacturing same
US7928582B2 (en) 2007-03-09 2011-04-19 Micron Technology, Inc. Microelectronic workpieces and methods for manufacturing microelectronic devices using such workpieces
KR100862343B1 (ko) * 2007-05-29 2008-10-13 삼성전기주식회사 조명용 led 모듈 및 그 제조방법
JP2009170753A (ja) * 2008-01-18 2009-07-30 Panasonic Corp 多層プリント配線板とこれを用いた実装体
JP5236377B2 (ja) * 2008-07-16 2013-07-17 シャープ株式会社 半導体装置および表示装置
TWI466242B (zh) * 2009-01-05 2014-12-21 Nanya Technology Corp 具有護桿的半導體封裝體結構
JP2011077108A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置
JP5445340B2 (ja) * 2010-06-10 2014-03-19 富士通株式会社 基板補強構造、基板組立体、及び電子機器
JP5505171B2 (ja) * 2010-07-30 2014-05-28 富士通株式会社 回路基板ユニット、回路基板ユニットの製造方法、及び電子装置
US8804339B2 (en) 2011-02-28 2014-08-12 Toyota Motor Engineering & Manufacturing North America, Inc. Power electronics assemblies, insulated metal substrate assemblies, and vehicles incorporating the same
TWI474454B (zh) * 2012-08-31 2015-02-21 Chipmos Technologies Inc 微凸塊結構的製造方法
US10096534B2 (en) * 2012-11-09 2018-10-09 Nvidia Corporation Thermal performance of logic chip in a package-on-package structure
EP2947692B1 (en) 2013-12-20 2020-09-23 Analog Devices, Inc. Integrated device die and package with stress reduction features
US10431564B2 (en) * 2014-01-27 2019-10-01 Mediatek Inc. Structure and formation method of chip package structure
DE102014210895A1 (de) * 2014-06-06 2015-12-17 Continental Automotive Gmbh Mehrlagige Leiterplatte und Verfahren zu dessen Herstellung
DE102015204404A1 (de) * 2015-03-11 2016-09-15 Continental Automotive Gmbh Anordnung mit einer Trägerplatte und einem elektrischen Bauteil, elektrisches Bauteil und Trägerplatte
US10287161B2 (en) * 2015-07-23 2019-05-14 Analog Devices, Inc. Stress isolation features for stacked dies
KR20180014903A (ko) * 2016-08-01 2018-02-12 삼성디스플레이 주식회사 전자 소자, 이의 실장 방법 및 이를 포함하는 표시 장치의 제조 방법
EP3340293A1 (de) * 2016-12-20 2018-06-27 Siemens Aktiengesellschaft Halbleitermodul mit stützstruktur auf der unterseite
US11127716B2 (en) 2018-04-12 2021-09-21 Analog Devices International Unlimited Company Mounting structures for integrated device packages
DE102020205344A1 (de) 2020-04-28 2021-10-28 Vitesco Technologies GmbH Anordnung mit einem auf einer Leiterplatte angeordneten elektronischen Bauteil und Verfahren zum Herstellen einer solchen Anordnung
US11664340B2 (en) 2020-07-13 2023-05-30 Analog Devices, Inc. Negative fillet for mounting an integrated device die to a carrier
DE102021206189A1 (de) * 2021-06-17 2022-12-22 Vitesco Technologies GmbH Leiterplattenanordnung und Verfahren zum Herstellen einer Leiterplattenanordnung

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0657932B1 (en) * 1993-12-13 2001-09-05 Matsushita Electric Industrial Co., Ltd. Chip package assembly and method of production
US5473512A (en) * 1993-12-16 1995-12-05 At&T Corp. Electronic device package having electronic device boonded, at a localized region thereof, to circuit board
JP2647001B2 (ja) * 1994-05-31 1997-08-27 日本電気株式会社 テープキャリアならびに半導体デバイスの実装構造およびその製造方法
US5655703A (en) * 1995-05-25 1997-08-12 International Business Machines Corporation Solder hierarchy for chip attachment to substrates

Also Published As

Publication number Publication date
US5834848A (en) 1998-11-10

Similar Documents

Publication Publication Date Title
JPH10163386A (ja) 半導体装置、半導体パッケージおよび実装回路装置
US6876069B2 (en) Ground plane for exposed package
JP3967133B2 (ja) 半導体装置及び電子機器の製造方法
US7344916B2 (en) Package for a semiconductor device
US6340793B1 (en) Semiconductor device
US7005320B2 (en) Method for manufacturing flip chip package devices with a heat spreader
US20040089943A1 (en) Electronic control device and method for manufacturing the same
JP3724954B2 (ja) 電子装置および半導体パッケージ
KR100606295B1 (ko) 회로 모듈
WO2006100738A1 (ja) 半導体装置及びその製造方法
JP3569585B2 (ja) 半導体装置
JP3631638B2 (ja) 半導体素子用パッケージの実装構造
JP4577980B2 (ja) 実装基板
US6291893B1 (en) Power semiconductor device for “flip-chip” connections
JPH08274214A (ja) 半導体装置
JP3052899B2 (ja) 半導体装置
JPH10116936A (ja) 半導体パッケージ
JPH0773110B2 (ja) 半導体集積回路装置
JP3563603B2 (ja) 半導体素子の実装構造
KR200292794Y1 (ko) 가요성회로기판 및 이를 이용한 반도체패키지
JPH11204565A (ja) 半導体装置
JP2000058716A (ja) 半導体装置
JP4071893B2 (ja) 配線基板およびその実装構造
JPH10303243A (ja) 半導体装置および実装回路装置
JPH11154718A (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060627

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20060810