JP2000216550A - 積層プリント配線基板 - Google Patents

積層プリント配線基板

Info

Publication number
JP2000216550A
JP2000216550A JP11015043A JP1504399A JP2000216550A JP 2000216550 A JP2000216550 A JP 2000216550A JP 11015043 A JP11015043 A JP 11015043A JP 1504399 A JP1504399 A JP 1504399A JP 2000216550 A JP2000216550 A JP 2000216550A
Authority
JP
Japan
Prior art keywords
conductor layer
wiring board
printed wiring
layer
core material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11015043A
Other languages
English (en)
Inventor
Akira Sakamoto
章 坂本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP11015043A priority Critical patent/JP2000216550A/ja
Priority to US09/354,563 priority patent/US6320136B1/en
Publication of JP2000216550A publication Critical patent/JP2000216550A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0271Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0104Properties and characteristics in general
    • H05K2201/0133Elastomeric or compliant polymer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/0929Conductive planes
    • H05K2201/093Layout of power planes, ground planes or power supply conductors, e.g. having special clearance holes therein
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0969Apertured conductors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09881Coating only between conductors, i.e. flush with the conductors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10689Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]

Abstract

(57)【要約】 (修正有) 【課題】 環境温度に対する耐性を向上させた積層プリ
ント配線基板を提供する。 【解決手段】 環境温度が変化し、中間導電性配線パタ
ーン2、3が熱膨張すると、空白部8によって応力が緩
和され、従来に比較して導電性物質12に加わる応力が
低減される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、環境温度の変化
に対する耐性を向上させた積層プリント配線基板に関す
る。
【0002】
【従来の技術】従来より、半導体集積回路等の部品をプ
リント配線基板に実装した半導体装置(以下、モジュー
ルという。)は、高実装密度化、高周波特性の向上等を
目的として多層構造のものが使用されている。
【0003】図2は、このようなモジュールの構成を示
す図であり、101は半導体素子が内蔵された半導体デ
バイスパッケージ(以下、単にパッケージという。)、
102は積層プリント配線基板である。
【0004】積層プリント配線基板102は、セラミッ
クス、ガラスエポキシ樹脂等の基板と、この基板上に形
成された導電性配線パターンによって構成される電気的
回路と、外部装置との入出力を行なうための端子を備え
ており、パッケージ101に内蔵された半導体素子から
の電気的信号を外部装置に伝送すると共に、外部装置か
らの電気信号を半導体素子に供給する。
【0005】なお、この図2ではパッケージ101の例
としてT−SOP(Thin Small Outli
ne Package)を示しているが、他のBGA
(Ball Grid Array)、TCP(Tap
e Carrier Package)等のパッケージ
を用いる場合もある。
【0006】図3は、このような構成のモジュールのa
−a断面を示す拡大図であり、201は半導体素子、2
02は半導体素子201の電気的信号を外部に伝送する
ための導電性物質のリード(例えば銅、42アロイ
等)、203は半導体素子201の電気的信号をリード
202に伝送するための金属細線(例えば金、アルミ
等)、204は半導体素子201を外部からの力から保
護するための封止材(例えばエポキシ樹脂、シリコン樹
脂等、図1中のパッケージ101に相当)である。
【0007】また、同図中、205は積層プリント配線
基板(図1中の積層プリント配線基板102に相当)で
あり、206は積層プリント配線基板204上にリード
202と電気的に接合するために設けられたパッドであ
り、207は、例えば半田、銀ペースト等からなり、リ
ード202とパッド206とを電気的に接続するための
導電性物質(導電性接着剤)である。
【0008】積層プリント配線基板205としては、一
般的に4〜8層の積層プリント配線基板を用いることが
多い。
【0009】図4は、一般的な4層積層プリント配線基
板の構成例を示す断面図であり、301は積層プリント
配線基板のコア材(例えばガラスエポキシ樹脂)であ
り、302、303はコア材401の表裏面にそれぞれ
貼り付けられた中層導電性配線パターン(例えば銅箔)
であり、一般的には、積層プリント配線基板全面に貼り
つけられる。
【0010】また、304、305は中層導電性配線パ
ターン302、303上に設けられた絶縁性接着剤(一
般的にエポキシ樹脂)であり、306、307は絶縁性
接着剤304、305上に貼りつけられた表層導電性配
線パターン(例えば銅箔)であり、主に積層プリント配
線基板に搭載される各種部品の接合及び電気的回路パタ
ーンの構成に用いられている。
【0011】一般的には、中層導電性配線パターン30
2、303には、動作の安定化のために接地電位あるい
は電源電圧が供給される。
【0012】
【発明が解決しようとする課題】しかしながら、上述の
ような構成のモジュールに使用される部品の一般的な熱
膨張係数は、パッケージ204(T−SOP)が7×1
-6/℃程度であるのに対し、基板301が15×10
-6/℃程度であるため、熱膨張係数に大きな開きがあ
る。
【0013】モジュールの製造時には、種々の信頼性試
験を行なうが、この一つに環境温度を周期的に変化させ
る温度サイクル試験がある。上述のようにパッケージ2
04と、基板301の熱膨張係数の違いが大きいと、こ
の温度サイクル試験において導電性物質207部に応力
が集中し、クラック(亀裂)が生じてしまうことがあ
る。この亀裂は、温度サイクル試験を継続するとさらに
進行し、最終的には、図5に示すように、断線209と
なってモジュール製品の機能を破壊し、製品品質が低下
する問題があった。
【0014】ところで、温度サイクル試験を満足するた
めには、T−SOP程度に熱膨張係数が低い積層プリン
ト配線基板を用いることが考えられるが、モジュールの
コストが増加してしまう。
【0015】本発明は、上述のような問題点に鑑みてな
されたものであり、環境温度の変化に対する耐性を向上
させ、製品品質の向上に寄与することができる積層プリ
ント配線基板を提供することを目的とする。
【0016】
【課題を解決するための手段】本発明に係る積層プリン
ト配線基板は、平板状のコア材と、コア材の上に設けら
れた中層導電体層と、中層導電体層の上に設けられた絶
縁体層と、絶縁体層の上に設けられた表層導電体層とを
備え、表層導電体層は、電子部品のリードが接続される
パッド部を有し、中層導電体層は、パッド部の下に当該
中層導電体層の未形成領域を有することを特徴とする。
【0017】また、本発明の他の請求項に係る積層プリ
ント配線基板は、平板状のコア材と、コア材の上に設け
られた中層導電体層と、中層導電体層の上に設けられた
絶縁体層と、絶縁体層の上に設けられた表層導電体層
と、表層導電体層に設けられ、電子部品のリードが接続
されるパッド部と、パッド部の下に設けられ、中層導電
体層の代わりに緩衝材を設けた緩衝部とを備えることを
特徴とする。
【0018】また、本発明の他の請求項に係る積層プリ
ント配線基板は、平板状のコア材と、コア材の上に設け
られた中層導電体層と、中層導電体層の上に設けられた
絶縁体層と、絶縁体層の上に設けられた表層導電体層
と、表層導電体層と中層導電体層の間に設けられ、緩衝
材からなる緩衝材層とを備えることを特徴とする。
【0019】
【発明の実施の形態】図1は本発明の第1の実施形態に
係る積層プリント配線基板の層構成を示す断面図であ
る。この積層プリント配線基板は、4層の導電層を有す
る4層積層プリント配線基板であり、例えばガラスエポ
キシ樹脂等からなるコア材1と、コア材1の両面に貼り
付けられた中層導電性配線パターン(一般的に銅箔を使
用)2、3と、中層導電性配線パターン2、3上に設け
られた絶縁性接着剤(例えばエポキシ樹脂)4、5と、
絶縁性接着剤4、5上に貼り付けられた表層導電性配線
パターン(例えば銅箔)6、7と、表層導電性配線パタ
ーン6、7部に設けられたパッド6a、7aとを備えて
いる。
【0020】表層導電性配線パターン6、7は、主に積
層プリント配線基板に搭載される各種部品の接合及び電
気的回路パターンの構成に用いられる。
【0021】また、パッド6a、7aは、積層プリント
配線基板に搭載される半導体装置等の各種部品の電極部
(リード)を積層プリント配線基板上の表層導電性配線
パターン6、7とを電気的に接続するために用いられ
る。
【0022】また、この積層プリント配線基板では、図
6(A)に示すように、パッド6a、7aの直下の中層
導電性配線パターン2、3を削除した空白部(未形成領
域)8を設けている。この空白部8は、同図(B)にそ
の上面図を示すように、パッド6a、7aの直下のみな
らず、例えば半導体装置等のパッケージ10のリード1
1が存在する領域に亙って形成されている。
【0023】また、この空白部8は、コア材1の両面に
中層導電性配線パターン2、3の層を形成した後、エッ
チング、機械的加工等により、後にパッド6a、7aを
形成する領域の中層導電性配線パターン2、3を削除す
ることによって形成される。
【0024】このように構成された積層プリント配線基
板には、図6(A)及び同図(B)に示すように、表層
導電性配線パターン6上のパッド6aに、パッケージ1
0に設けられたリード11が対応するように半導体装置
が載置され、同図(A)に示すように、例えば半田、銀
ペースト等の導電性物質(導電性接着材)12によって
リード11とパッド6aが電気的に接続される。
【0025】上述のように構成された積層プリント配線
基板では、表層導電性配線パターン6、7部に設けられ
たパッド6a、7a部の直下の中層導電性配線パターン
2、3部に空白部8を設けることにより、積層プリント
配線基板の構成材料のうち熱膨張係数が大きい中層導電
性配線パターン2、3の体積を削減することができる。
また、中層導電性配線パターン2、3が熱膨張しても、
空白部8によってある程度緩和されるため、積層プリン
ト配線基板全体の熱膨張係数を積層プリント配線基板に
実装する部品の熱膨張係数に近づけることができる。
【0026】これにより、環境温度を周期的に変化させ
る温度サイクル試験において導電性物質12に集中する
応力を緩和させることができ、温度サイクル試験に対す
る耐性を向上させて製品品質の向上に寄与することがで
きる。
【0027】図7は本発明の第2の実施形態に係る積層
プリント配線基板の層構成を示す断面図である。
【0028】この積層プリント配線基板は、第1の実施
形態と同様に4層の導電層を有する4層積層プリント配
線基板であるが、上述の空白部8の代わりに、例えばシ
リコンゴム等の緩衝材からなる緩衝部18を設けてい
る。
【0029】この緩衝部18は、図8(A)に示すよう
に、後にパッド6a、7aが形成される領域の直下の上
述の空白部8に相当する領域の中間導電性配線パターン
(一般的に銅箔を使用)2、3を、上述の第1の実施形
態と同様にエッチング、機械的加工等によって削除し、
この中間導電性配線パターン2、3を削除した領域に設
けられている。また、この緩衝部18は、同図(B)に
その上面図を示すように、パッド6a、7aの直下のみ
ならず、例えば半導体装置等のパッケージ10のリード
11が存在する領域に亙って形成されている。
【0030】このように構成された積層プリント配線基
板には、図8(A)及び同図(B)に示すように、表層
導電性配線パターン6上のパッド6aに、パッケージ1
0に設けられたリード11が対応するように半導体装置
が載置され、同図(A)に示すように、例えば半田、銀
ペースト等の導電性物質(導電性接着材)12によって
リード11とパッド6aが電気的に接続される。
【0031】このように構成された積層プリント配線基
板では、積層プリント配線基板の表層導電性配線パター
ン6、7部に設けられたパッド6a、7a部の直下の中
層導電性配線パターン2、3部に緩衝部18を設けるこ
とにより、積層プリント配線基板の構成材料のうち熱膨
張係数が大きい中層導電性配線パターン2、3の体積を
削減することができる。また、中層導電性配線パターン
2、3が熱膨張しても、緩衝部18によってある程度緩
和されるため、積層プリント配線基板全体の熱膨張係数
を積層プリント配線基板に実装する部品の熱膨張係数に
近づけることができる。
【0032】これにより、上述の第1の実施形態と同様
に、環境温度を周期的に変化させる温度サイクル試験に
おいて導電性物質12に集中する応力を緩和させること
ができ、温度サイクル試験に対する耐性を向上させて製
品品質の向上に寄与することができる。
【0033】図9は、本発明の第3の実施形態に係る積
層プリント配線基板の層構成を示す断面図である。この
積層プリント配線基板は、上述の第1及び第2の実施形
態と同様に、4層の導電層を有する4層積層プリント配
線基板であるが、上述の空白部8あるいは緩衝部18を
設ける代わりに、中層導電性配線パターン(一般的に銅
箔を使用)2と絶縁性接着剤4の間と、中層導電性配線
パターン3と絶縁性接着剤5の間の間に、例えばシリコ
ン等の緩衝材からなる緩衝材層28、29を設けてい
る。
【0034】このような構成の積層プリント配線基板
は、まず、コア材1の両面に中層導電性配線パターン
2、3を形成し、次に、この中層導電性配線パターン
2、3の上に緩衝材層28、29を横層プリント配線基
板全体に設けた後、絶縁性接着剤4、5を設け、その
後、表層導電性配線パターン6、7を設けることによっ
て製造する。
【0035】上述のような構成とすることにより、積層
プリント配線基板の構成材料のうち熱膨張係数が大きい
中層導電性配線パターン2、3により発生する応力が緩
衝材層28、29によって緩和され、表層導電性配線パ
ターン6、7に応力が伝達されない。
【0036】このため、環境温度を周期的に変化させる
温度サイクル試験において導電性物質12に集中する応
力を緩和させることができ、温度サイクル試験に対する
耐性を向上させて製品品質の向上に寄与することができ
る。
【0037】なお、上述の各実施形態では、T−SOF
(Thin Small Outline Packa
ge)を実装した積層プリント配線基板に本発明を適用
した例を示したが、本発明は他のパッケージ、例えばQ
FP(Quad F1atPackage)、BGA
(BallGridArray)、CSP(Chips
ize Package)等を実装する積層プリント配
線基板、あるいはビルドアッブ基板等にも適用すること
ができる。
【0038】また、上述の各実施形態では、説明の簡略
化のために、4層積層プリント配線基板に本発明を適用
した場合について説明したが、中間導電性配線パターン
を有する積層プリント配線基板であれば、層数の異なる
ものにも本発明を適用することができる。
【0039】
【発明の効果】本発明に係る積層プリント配線基板は、
表層導電体層に設けられた電子部品のリードが接続され
るパッド部の下に、中層導電体層の未形成領域、あるい
は中層導電体層の代わりに緩衝材を設けた緩衝部を設け
ることにより、一般に他と熱膨張率が異なる中層導電体
層の体積を減少させることができる。さらに、中層導電
体層が熱膨張しても、未形成領域あるいは緩衝部によっ
て表層導電体層に加わる応力を減少させることができる
ため、環境温度の変化に対する耐性を向上させることが
でき、製品品質の向上に寄与することができる。
【0040】また、本発明の他の請求項に係る積層プリ
ント配線基板は、表層導電体層と中層導電体層の間に、
緩衝材からなる緩衝材層を設けることにより、中層導電
体層が熱膨張しても表層導電体層に加わる応力を減少さ
せることができる。これにより、環境温度の変化に対す
る耐性を向上させることができ、製品品質の向上に寄与
することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態に係る積層プリント
配線基板の構成を示す図である。
【図2】 従来の半導体装置の構成を示す(A)上面
図、(B)底面図、(C)側面図である。
【図3】 従来の半導体装置の構成を示す拡大断面図で
ある。
【図4】 従来の積層プリント配線基板の構成を示す図
である。
【図5】 従来の半導体装置において発生したクラック
を示す断面図である。
【図6】 第1の実施形態に係る積層プリント配線基板
に設けられた空白部を示す(A)断面図、(B)上面図
である。
【図7】 本発明の第2の実施形態に係る積層プリント
配線基板の構成を示す図である。
【図8】 第2の実施形態に係る積層プリント配線基板
に設けられた緩衝部を示す(A)断面図、(B)上面図
である。
【図9】 本発明の第3の実施形態に係る積層プリント
配線基板の構成を示す図である。
【符号の説明】
1 コア材、2、3 中層導電性配線パターン、4、5
絶縁性物質、6、7表層導電性配線パターン、6a、
7a パッド、8 空白部、18 緩衝部、24、24
緩衝材層

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 平板状のコア材と、 該コア材の上に設けられた中層導電体層と、 該中層導電体層の上に設けられた絶縁体層と、 該絶縁体層の上に設けられた表層導電体層とを備え、 前記表層導電体層は、電子部品のリードが接続されるパ
    ッド部を有し、 前記中層導電体層は、前記パッド部の下に当該中層導電
    体層の未形成領域を有することを特徴とする積層プリン
    ト配線基板。
  2. 【請求項2】 前記未形成領域を、前記電子部品が有す
    る複数のリードに亙る領域に設けたことを特徴とする請
    求項1記載の積層プリント配線基板。
  3. 【請求項3】 平板状のコア材と、 該コア材の上に設けられた中層導電体層と、 該中層導電体層の上に設けられた絶縁体層と、 該絶縁体層の上に設けられた表層導電体層と、 該表層導電体層に設けられ、電子部品のリードが接続さ
    れるパッド部と、 該パッド部の下に設けられ、前記中層導電体層の代わり
    に緩衝材を設けた緩衝部とを備えることを特徴とする積
    層プリント配線基板。
  4. 【請求項4】 前記緩衝部を、前記電子部品が有する複
    数のリードに亙る領域に設けたことを特徴とする請求項
    3記載の積層プリント配線基板。
  5. 【請求項5】 平板状のコア材と、 該コア材の上に設けられた中層導電体層と、 該中層導電体層の上に設けられた絶縁体層と、 該絶縁体層の上に設けられた表層導電体層と、 該表層導電体層と前記中層導電体層の間に設けられ、緩
    衝材からなる緩衝材層とを備えることを特徴とする積層
    プリント配線基板。
JP11015043A 1999-01-25 1999-01-25 積層プリント配線基板 Pending JP2000216550A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP11015043A JP2000216550A (ja) 1999-01-25 1999-01-25 積層プリント配線基板
US09/354,563 US6320136B1 (en) 1999-01-25 1999-07-16 Layered printed-circuit-board and module using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11015043A JP2000216550A (ja) 1999-01-25 1999-01-25 積層プリント配線基板

Publications (1)

Publication Number Publication Date
JP2000216550A true JP2000216550A (ja) 2000-08-04

Family

ID=11877819

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11015043A Pending JP2000216550A (ja) 1999-01-25 1999-01-25 積層プリント配線基板

Country Status (2)

Country Link
US (1) US6320136B1 (ja)
JP (1) JP2000216550A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094168A (ja) * 2007-10-04 2009-04-30 Denso Corp 回路基板
JP2011216743A (ja) * 2010-03-31 2011-10-27 Nec Corp プリント配線板、プリント配線板の製造方法および電子装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100378185B1 (ko) * 2000-10-16 2003-03-29 삼성전자주식회사 테스트용 탭을 구비하는 마이크로 비지에이 패키지 테이프
JP2004266074A (ja) * 2003-02-28 2004-09-24 Olympus Corp 配線基板
US20050092519A1 (en) * 2003-11-05 2005-05-05 Beauchamp John K. Partially flexible circuit board
CN1319425C (zh) * 2004-01-12 2007-05-30 友达光电股份有限公司 防止热膨胀效应累加的平面显示器及其印刷电路板
JP4287458B2 (ja) * 2005-11-16 2009-07-01 サムソン エレクトロ−メカニックス カンパニーリミテッド. ペーストバンプを用いた印刷回路基板およびその製造方法
EP1968360A1 (en) * 2007-03-08 2008-09-10 IEE INTERNATIONAL ELECTRONICS & ENGINEERING S.A. Method for manufacturing flexible printed circuitry
DE102009000514A1 (de) * 2009-01-30 2010-08-26 Robert Bosch Gmbh Verbundbauteil sowie Verfahren zum Herstellen eines Verbundbauteil
WO2016020396A1 (en) * 2014-08-05 2016-02-11 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Non-adhesive sliding structure balancing mechanical stress in mounting device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4658332A (en) * 1983-04-04 1987-04-14 Raytheon Company Compliant layer printed circuit board
US4654248A (en) * 1985-12-16 1987-03-31 Gte Communication Systems Corporation Printed wiring board with zones of controlled thermal coefficient of expansion
US4740414A (en) * 1986-11-17 1988-04-26 Rockwell International Corporation Ceramic/organic multilayer interconnection board
US4876120A (en) * 1987-04-21 1989-10-24 General Electric Company Tailorable multi-layer printed wiring boards of controlled coefficient of thermal expansion
DE3805851A1 (de) * 1988-02-25 1989-08-31 Standard Elektrik Lorenz Ag Leiterplatte mit einer kuehlvorrichtung
US5072074A (en) * 1990-07-24 1991-12-10 Interflex Corporation High yield combined rigid and flexible printed circuits and method of manufacture
USH921H (en) * 1990-10-18 1991-05-07 The United States Of America As Represented By The Secretary Of The Army Stress controlling mounting structures for printed circuit boards
US5248853A (en) * 1991-11-14 1993-09-28 Nippondenso Co., Ltd. Semiconductor element-mounting printed board
WO1994018701A1 (en) * 1993-02-05 1994-08-18 W.L. Gore & Associates, Inc. Stress-resistant semiconductor chip-circuit board interconnect
US5888631A (en) * 1996-11-08 1999-03-30 W. L. Gore & Associates, Inc. Method for minimizing warp in the production of electronic assemblies
JPH10163386A (ja) * 1996-12-03 1998-06-19 Toshiba Corp 半導体装置、半導体パッケージおよび実装回路装置
US6177728B1 (en) * 1998-04-28 2001-01-23 International Business Machines Corporation Integrated circuit chip device having balanced thermal expansion
US6050832A (en) * 1998-08-07 2000-04-18 Fujitsu Limited Chip and board stress relief interposer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094168A (ja) * 2007-10-04 2009-04-30 Denso Corp 回路基板
JP2011216743A (ja) * 2010-03-31 2011-10-27 Nec Corp プリント配線板、プリント配線板の製造方法および電子装置

Also Published As

Publication number Publication date
US6320136B1 (en) 2001-11-20

Similar Documents

Publication Publication Date Title
JP2000223645A (ja) 半導体装置
JPH09283695A (ja) 半導体実装構造
KR100606295B1 (ko) 회로 모듈
JP2000216550A (ja) 積層プリント配線基板
JP2001168233A (ja) 多重回線グリッド・アレイ・パッケージ
JP3209977B2 (ja) 半導体モジュ−ル
JPH10173095A (ja) プラスチックピングリッドアレイパッケージ
KR20040063784A (ko) 반도체장치
JP2001094228A (ja) 半導体装置の実装構造
JP2541494B2 (ja) 半導体装置
JPH10256413A (ja) 半導体パッケージ
JPH0196952A (ja) 気密封止チツプキヤリア
JP2592869Y2 (ja) 混成ic装置
JP2531125B2 (ja) Icチップキャリアモジュ―ル
JPH08148601A (ja) 多層配線基板
KR100388291B1 (ko) 반도체패키지 구조
JP3420362B2 (ja) 半導体装置の実装構造
JP2000200848A (ja) 電子部品実装用回路基板及び半導体装置
JP3314139B2 (ja) 半導体装置
JPH05315481A (ja) フィルムキャリア半導体装置及びその製造方法
JP2000124251A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR20020005823A (ko) 테이프 배선기판을 이용한 볼 그리드 어레이 패키지
JP2001267486A (ja) 半導体装置及び半導体モジュール
JP3199018B2 (ja) 光モジュール
JP2601076B2 (ja) 複合リードフレーム

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040316

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040513

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040608