KR20020005823A - 테이프 배선기판을 이용한 볼 그리드 어레이 패키지 - Google Patents

테이프 배선기판을 이용한 볼 그리드 어레이 패키지 Download PDF

Info

Publication number
KR20020005823A
KR20020005823A KR1020000039259A KR20000039259A KR20020005823A KR 20020005823 A KR20020005823 A KR 20020005823A KR 1020000039259 A KR1020000039259 A KR 1020000039259A KR 20000039259 A KR20000039259 A KR 20000039259A KR 20020005823 A KR20020005823 A KR 20020005823A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
tape
wiring board
plate
power plate
Prior art date
Application number
KR1020000039259A
Other languages
English (en)
Inventor
노권영
목승곤
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000039259A priority Critical patent/KR20020005823A/ko
Publication of KR20020005823A publication Critical patent/KR20020005823A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 테이프 배선기판을 이용한 볼 그리드 어레이(BGA) 패키지에 관한 것으로, 테이프 배선기판의 변형으로 인한 칩 크랙 발생을 억제하고, 볼 그리드 어레이 패키지에 전원면과 접지면을 제공하기 위해서, 테이프 배선기판을 이용한 볼 그리드 어레이(BGA) 패키지로서, 폴리이미드 테이프의 일면에 복수개의 솔더 볼 패드를 포함한 구리 배선이 형성되며, 상기 폴리이미드 테이프를 관통하여 상기 폴리이미드 테이프의 타면으로 상기 솔더 볼 패드가 노출될 수 있는 접속 구멍이 형성된 테이프 배선기판과; 상기 테이프 배선기판의 일면의 중심 부분에 도포된 절연 접착제와; 상기 절연 접착제의 중심 부분에 부착된 전원판과; 상기 전원판과 소정의 간격을 두고 상기 전원판 둘레의 상기 절연 접착제에 부착된 접지판과; 상기 전원판 상에 부착되는 반도체 칩과; 상기 반도체 칩과 전원판, 상기 반도체 칩과 접지판, 상기 반도체 칩과 전원판 외측의 구리 배선 부분을 서로 전기적으로 연결하는 본딩 와이어와; 상기 테이프 배선기판 일면의 상기 반도체 칩과 본딩 와이어 및 상기 본딩 와이어와 전기적으로 연결된 부분을 봉합하는 성형수지; 및 상기 접속 구멍으로 노출된 상기 솔더 볼 패드에 각기 접합된 솔더 볼;을 포함하는 것을 특징으로 하는 테이프 배선기판을 이용한 볼 그리드 어레이(BGA) 패키지를 제공한다.

Description

테이프 배선기판을 이용한 볼 그리드 어레이 패키지{Ball Grid Array package using tape trace substrate}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 폴리이미드 테이프에 구리 배선이 형성된 테이프 배선기판을 이용한 볼 그리드 어레이 패키지에 관한 것이다.
반도체 집적회로 소자의 집적도가 증가함에 따라 입출력 핀 수가 증가되면서 반도체 소자의 소형화가 요구되고 있다. 이러한 요구에 부응하여 개발된 반도체 패키지 중의 하나가 볼 그리드 어레이(Ball Grid Array; BGA) 패키지이다. 이 BGA 패키지는 리드 프레임을 이용한 통상적인 플라스틱 패키지(Plastic Package)에 비하여, 주 기판(Main Board)에 실장될 때의 실장 면적이 대폭 축소될 수 있으며, 전기적 특성이 우수하다는 장점을 갖고 있다.
BGA 패키지가 통상적인 패키지와 다른 점은 반도체 칩과 주 기판간의 전기적 접속이 리드 프레임 대신에 인쇄회로기판(Printed Circuit Board; PCB), 세라믹 기판(ceramic substrate), 테이프 배선기판(tape trace substrate)과 같은 회로 기판에 의하여 구현된다는 점이다.
도 1은 종래기술에 따른 테이프 배선기판(10)을 이용한 BGA 패키지(100)를 보여주는 평면도이다. 도 2는 도 1의 2-2선 단면도이다. 도 1 및 도 2를 참조하면, 폴리이미드 테이프(12; polyimide tape)에 형성된 구리 배선(14; Cu trace)이 테이프 배선기판(10)을 구성하며, 접착제(62)가 테이프 배선기판(10)과 반도체 칩(20) 사이에 개재된다. 반도체 칩(10)과 구리 배선(14)은 본딩 와이어(30)에 의해 전기적으로 연결되며, 폴리이미드 테이프(12)에 형성된 접속 구멍(18; connect hole)을 통하여 노출된 구리 배선(14) 부분인 솔더 볼 패드(16; solder ball pad)에 접속된 솔더 볼(50; solder ball)과 연결된다. 반도체 칩(20)이 실장된 테이프 배선기판(10)의 일면은 성형수지(40)로 봉합되어 보호된다.
이와 같이 테이프 배선기판(10)을 이용한 BGA 패키지(100)는 박형화를 구현할 수 있는 반면에 다음과 같은 문제점을 안고 있다.
먼저, 테이프 배선기판(10)은 유연성(flexible)을 갖는 배선기판이기 때문에, BGA 패키지(100)를 제조하는 과정에서 테이프 배선기판(10)에 작용하는 외력에 의해 변형될 확률이 높다. 즉, 폴리이미드 테이프(12)에 가는 구리 배선(14)만이 형성되어 있기 때문에, 테이프 배선기판(10)의 변형을 억제할 수 있는 요소를 포함하고 있지 못하다. 또한 테이프 배선기판의 변형된 상태로 성형 공정이 진행되어 제조된 BGA 패키지는 칩 크랙이 발생할 확률이 높다.
그리고, 테이프 배선기판(10)과 인쇄회로기판을 비교했을 때, 다층 구조의 인쇄회로기판은 접지면(ground plane)과 전원면(power plane)을 갖추고 있지만, 테이프 배선기판(10)은 접지면과 전원면을 갖추고 있지 못하다. 따라서, 테이프 배선기판(10)을 이용한 BGA 패키지(100)의 경우, 반도체 칩의 접지 단자와 전원 단자의 설계에 제약이 따른다.
따라서, 본 발명의 목적은 외력에 의한 테이프 배선기판의 변형을 억제하는 데 있다.
본 발명의 다른 목적은 테이프 배선기판에 접지면과 전원면을 갖도록 하는 데 있다.
도 1은 종래기술에 따른 테이프 배선기판을 이용한 볼 그리드 어레이(BGA) 패키지를 보여주는 평면도,
도 2는 도 1의 2-2선 단면도,
도 3은 본 발명의 실시예에 따른 테이프 배선기판을 이용한 볼 그리드 어레이(BGA) 패키지를 보여주는 평면도,
도 4는 도 3의 4-4선 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10, 110 : 테이프 배선기판 12, 112 : 폴리이미드 테이프
14, 114 : 구리 배선 16, 116 : 솔더 볼 패드
18, 118 : 접속 구멍 20, 120 : 반도체 칩
30, 130 : 본딩 와이어 40, 140 : 성형 수지
50, 150 : 솔더 볼 62 : 접착제
100, 200 : BGA 패키지 162 : 절연 접착제
170 : 전원판 180 : 접지판
상기 목적을 달성하기 위하여, 테이프 배선기판을 이용한 볼 그리드 어레이(BGA) 패키지로서, 폴리이미드 테이프의 일면에 복수개의 솔더 볼 패드를 포함한 구리 배선이 형성되며, 상기 폴리이미드 테이프를 관통하여 상기 폴리이미드 테이프의 타면으로 상기 솔더 볼 패드가 노출될 수 있는 접속 구멍이 형성된 테이프 배선기판과; 상기 테이프 배선기판의 일면의 중심 부분에 도포된 절연 접착제와; 상기 절연 접착제의 중심 부분에 부착된 전원판과; 상기 전원판과 소정의 간격을 두고 상기 전원판 둘레의 상기 절연 접착제에 부착된 접지판과; 상기 전원판 상에 부착되는 반도체 칩과; 상기 반도체 칩과 전원판, 상기 반도체 칩과 접지판, 상기 반도체 칩과 전원판 외측의 구리 배선 부분을 서로 전기적으로 연결하는 본딩 와이어와; 상기 테이프 배선기판 일면의 상기 반도체 칩과 본딩 와이어 및 상기 본딩 와이어와 전기적으로 연결된 부분을 봉합하는 성형수지; 및 상기 접속 구멍으로 노출된 상기 솔더 볼 패드에 각기 접합된 솔더 볼;을 포함하는 것을 특징으로 하는 테이프 배선기판을 이용한 볼 그리드 어레이 패키지를 제공한다.
그리고, 반도체 칩은 전원판의 안쪽의 영역에 부착되며, 전원판과 접지판은 전기 전도성이 양호한 구리판을 사용하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 테이프 배선기판(110)을 이용한 BGA 패키지(200)를 보여주는 평면도이다. 도 4는 도 3의 4-4선 단면도이다. 도 3 및 도 4를 참조하면, BGA 패키지(200)는 테이프 배선기판(110)의 일면에 반도체 칩(120)이 부착되고, 반도체 칩(120)과 테이프 배선기판(110) 일면의 구리 배선(114)이 본딩 와이어(130)에 의해 전기적으로 연결된다. 테이프 배선기판(110) 일면의 반도체 칩(120)과, 본딩 와이어(130)로 연결된 구리 배선(114) 부분이 성형수지(140)로 봉합되어 보호된다. 그리고, 테이프 배선기판(110)의 타면의 접속 구멍(118)으로 노출된 솔더 볼 패드(116)에 솔더 볼(150)이 접합된 구조를 갖는다.
특히, 본 발명에 따른 BGA 패키지(200)는 전원면으로 사용될 전원판(170)과, 접지면으로 사용될 접지판(180)이 테이프 배선기판(110)의 일면에 부착된다. 즉, 소정의 크기와 두께를 갖는 전원판(170)은 테이프 배선기판(110)의 일면의 중심 부분에 절연 접착제(164)를 개재하여 부착된다. 그리고, 고리 형태의 접지판(180)은 전원판(170)과 소정의 간격을 두고 전원판(170) 둘레에 절연 접착제(164)를 개재하여 부착된다. 이때, 반도체 칩(120)은 전원판(170)의 상부면에 접착제(162)를 개재하여 부착된다.
본 발명에 따른 BGA 패키지(200)의 구조에 대하여 좀더 상세히 설명하면, 테이프 배선기판(110)은 폴리이미드 테이프(112)의 일면에 부착된 구리 박막(Cu foil)을 사진석판술로 패터닝하여 솔더 볼 패드(116)를 포함하는 구리 배선(114)이 형성된 구조를 갖는다. 솔더 볼 패드(116)가 폴리이미드 테이프(112)의 타면으로노출될 수 있도록, 솔더 볼 패드(116)가 형성된 폴리이미드 테이프(112) 부분을 관통하여 접속 구멍(118)이 형성되어 있다. 물론 접속 구멍(118)은 솔더 볼 패드(116)의 크기보다는 작게 형성된다.
전원판(170)과 접지판(180)은 테이프 배선기판(110)의 일면 즉 구리 배선(114)이 형성된 면에 절연 접착제(164)를 개재하여 부착된다. 절연 접착제(164)를 사용하는 이유는, 구리 배선(114)과 전원판(170), 구리 배선(114)과 접지판(180) 사이의 전기적 쇼트 발생을 방지하기 위해서이다. 전원판(170)과 접지판(180)으로는 전기전도성이 양호한 구리판을 사용하는 것이 바람직하며, 두께는 2 내지 4 mil정도이며, 가능한 얇은 구리판을 사용하는 것이 바람직하다.
한편, 전원판(170)과 접지판(180)은 전원면과 접지면으로서의 역할과 더불어, 테이프 배선기판(110)의 변형을 방지하는 역할도 담당한다. 즉, 전원판(170)과 접지판(180)은 테이프 배선기판(110)의 일면에 넓게 부착되며, 또한 전원판(170)에 대해서 접지판(180)이 소정의 간격을 두고 전원판(170) 둘레에 부착되기 때문에, 외력에 의해 테이프 배선기판(11)이 변형되는 것을 억제하는 뼈대(frame)로서의 역할을 담당한다.
반도체 칩(120)은 전원판(170)의 상부면에 접착제(162)를 개재하여 부착된다. 접착제(162)로는 전도성과 비전도성 접착제의 사용이 모두 가능하다. 반도체 칩(120)이 전원판(170)의 안쪽의 영역에 부착되면서 반도체 칩(120)과 전원판(170)이 본딩 와이어(130)에 의해 전기적으로 연결될 수 있도록, 전원판(170)은 반도체 칩(120)보다는 크게 형성하는 것이 바람직하다.
본딩 와이어(130)에 의해 반도체 칩(120)과 전원판(170), 반도체 칩(120)과 접지판(180), 반도체 칩(120)과 접지판(180) 외측의 구리 배선(114) 부분은 각기 전기적으로 연결된다. 또한, 접지판(180)은 접지용 구리 배선과, 전원판(170)은 전원용 구리 배선과 각기 본딩 와이어에 의해 전기적 접속을 이루며, 도면부호 132는 접지판(180)과 접지용 구리 배선을 연결하는 본딩 와이어를 가리킨다.
테이프 배선기판(110)의 일면의 반도체 칩(120)과 본딩 와이어(130) 및 본딩 와이어(130)와 전기적으로 연결된 부분을 성형수지(140)로 봉합한다. 그리고, 접속 구멍(118)으로 노출된 솔더 볼 패드(116)에 솔더 볼(150)을 올리고 리플로우 공정을 통하여 솔더 볼 패드(116)에 융착시킨다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예를 들어, 구리 배선이 형성된 테이프 배선기판의 일면에 한층의 전원판과 접지판만을 부착하였지만, 테이프 배선기판의 일면에 다층으로 전원판과 접지판을 부착할 수도 있다.
따라서, 본 발명의 구조를 따르면 테이프 배선기판의 일면에 전원판과 접지판을 부착하여 패키지 제조 공정을 진행중에 테이프 배선기판에 작용하는 외력에 의한 테이프 배선기판의 변형을 억제할 수 있다. BGA 패키지로 제조된 이후의 칩크랙 발생을 억제할 수 있다.
그리고, 전원판은 전원면으로, 접지판은 접지면으로 사용함으로써, 반도체 칩의 접지 단자와 전원 단자의 설계 자유도를 확보할 수 있다.

Claims (3)

  1. 테이프 배선기판을 이용한 볼 그리드 어레이(BGA) 패키지로서,
    폴리이미드 테이프의 일면에 복수개의 솔더 볼 패드를 포함한 구리 배선이 형성되며, 상기 폴리이미드 테이프를 관통하여 상기 폴리이미드 테이프의 타면으로 상기 솔더 볼 패드가 노출될 수 있는 접속 구멍이 형성된 테이프 배선기판과;
    상기 테이프 배선기판의 일면의 중심 부분에 도포된 절연 접착제와;
    상기 절연 접착제의 중심 부분에 부착된 전원판과;
    상기 전원판과 소정의 간격을 두고 상기 전원판 둘레의 상기 절연 접착제에 부착된 접지판과;
    상기 전원판 상에 부착되는 반도체 칩과;
    상기 반도체 칩과 전원판, 상기 반도체 칩과 접지판, 상기 반도체 칩과 전원판 외측의 구리 배선 부분을 서로 전기적으로 연결하는 본딩 와이어와;
    상기 테이프 배선기판 일면의 상기 반도체 칩과 본딩 와이어 및 상기 본딩 와이어와 전기적으로 연결된 부분을 봉합하는 성형수지; 및
    상기 접속 구멍으로 노출된 상기 솔더 볼 패드에 각기 접합된 솔더 볼;을 포함하는 것을 특징으로 하는 테이프 배선기판을 이용한 볼 그리드 어레이 패키지.
  2. 제 1항에 있어서, 상기 반도체 칩이 상기 전원판의 안쪽의 영역에 부착되는 것을 특징으로 하는 테이프 배선기판을 이용한 볼 그리드 어레이 패키지.
  3. 제 1항 또는 제 2항에 있어서, 상기 전원판과 접지판은 구리판인 것을 특징으로 테이프 배선기판을 이용한 볼 그리드 어레이 패키지.
KR1020000039259A 2000-07-10 2000-07-10 테이프 배선기판을 이용한 볼 그리드 어레이 패키지 KR20020005823A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000039259A KR20020005823A (ko) 2000-07-10 2000-07-10 테이프 배선기판을 이용한 볼 그리드 어레이 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000039259A KR20020005823A (ko) 2000-07-10 2000-07-10 테이프 배선기판을 이용한 볼 그리드 어레이 패키지

Publications (1)

Publication Number Publication Date
KR20020005823A true KR20020005823A (ko) 2002-01-18

Family

ID=19677094

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000039259A KR20020005823A (ko) 2000-07-10 2000-07-10 테이프 배선기판을 이용한 볼 그리드 어레이 패키지

Country Status (1)

Country Link
KR (1) KR20020005823A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100708051B1 (ko) * 2001-07-28 2007-04-16 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR101440711B1 (ko) * 2010-06-29 2014-09-17 인텔 코오퍼레이션 마이크로전자 패키지 및 그의 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100708051B1 (ko) * 2001-07-28 2007-04-16 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR101440711B1 (ko) * 2010-06-29 2014-09-17 인텔 코오퍼레이션 마이크로전자 패키지 및 그의 제조 방법
US8896116B2 (en) 2010-06-29 2014-11-25 Intel Corporation Microelectronic package and method of manufacturing same

Similar Documents

Publication Publication Date Title
KR100426825B1 (ko) 반도체 장치
US4941033A (en) Semiconductor integrated circuit device
KR100546374B1 (ko) 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법
KR101340512B1 (ko) 반도체 칩 패키지 및 이를 포함하는 인쇄 회로 기판어셈블리
CN109244045B (zh) 一种厚膜基板小型化金属管壳封装结构
JPH11312756A (ja) 半導体装置
KR20000006421A (ko) 반도체장치
KR20130034310A (ko) 인쇄회로기판 어셈블리
US6573595B1 (en) Ball grid array semiconductor package with resin coated metal core
JP2001168233A (ja) 多重回線グリッド・アレイ・パッケージ
KR100251868B1 (ko) 가요성 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법
KR20020005823A (ko) 테이프 배선기판을 이용한 볼 그리드 어레이 패키지
KR100199286B1 (ko) 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지
WO1999013509A1 (en) Semiconductor device
KR20090049015A (ko) 회로 모듈
TWI764760B (zh) 電子裝置
KR100251867B1 (ko) 리지드-플렉스(Rigid-Flex) 인쇄 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법
KR20020028473A (ko) 적층 패키지
JPH06302757A (ja) 電子部品搭載装置及びその実装方法
JPH10150065A (ja) チップサイズパッケージ
KR100388291B1 (ko) 반도체패키지 구조
KR100385087B1 (ko) 멀티칩 반도체 모듈 및 그 제조 방법
JP3033541B2 (ja) Ｔａｂテープ、半導体装置及び半導体装置の製造方法
JP3205272B2 (ja) 半導体装置
KR19980068016A (ko) 가요성(可撓性) 회로 기판을 이용한 볼 그리드 어레이(Ball Grid Array : BGA) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid