KR20000006421A - 반도체장치 - Google Patents

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도요다다케시
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하루타 히로시
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Abstract

가열장착시에, 반도체 칩의 박리나 본딩 와이어의 절단 등이 발생하지 않도록 하여, 반도체장치의 신뢰성을 높인다.
회로기판(25)의 표면에 반도체 칩(29)을 접착제(27)로 탑재하는 다이 패턴(17)과, 반도체 칩(29)의 각 전극과 본딩 와이어(31)로 접속되는 접속전극(19)을 설치하고, 이면에 다이 패턴(17) 또는 접속전극(19)과 관통구멍(15,13)을 통하여 전기적으로 접속되는 배선 패턴(10c,10b)과, 각 배선 패턴(10b)과 전기적으로 접속되는 다수의 땜납범프(35)를 설치하여, 반도체 칩(29)과 대향하는 부분의 배선 패턴(10c)을, 반도체 칩(29)의 전체둘레에 걸쳐 외형 치수보다도 큰 소정범위내의 전체면에 형성한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 회로기판에 반도체 칩을 접착제를 사용하여 탑재하여 수지로 밀봉함과 동시에, 그 회로기판의 이면에 땜납범프를 배치하여 이루어지는 표면장착형의 반도체장치에 관한 것이다.
근래, 전자회로의 고기능화에 따라, 다수의 전극단자를 가진 반도체장치가 개발되고 있다. 그 대표적인 것으로서, 플라스틱·볼 그리드 어레이(Plastic Ball Grid Array : 이하「PBGA」라고 함)이라고 불리는 표면장착형 다단자 패키지가 있다. 이 PBGA는 외부단자를 패키지의 이면전체에 배치하는 것이 가능하기 때문에, 다핀형 LSI에 적합하고, 또한 장착면적이 작다고 하는 특징을 가지고 있다.
여기서, 종래의 PBGA의 일례를 도 8 및 도 9에 의해서 설명한다. 또, 도 8은 PBGA의 단면도, 도 9는 그 이면도이다.
PBGA(4)는 도 8에 나타낸 바와 같이, 회로기판(25)의 반도체 칩(29)을 탑재하는 면(이하 「윗면」이라고 함)에 형성된 다이 패턴(17)상에, 반도체 칩(29)을 접착제(27)로 고정함과 동시에, 회로기판(25)의 이면에 다수의 땜납 범프(35)를 설치하여, 윗면의 반도체 칩(29)과 후술하는 본딩 와이어(31)를 포함하는 대부분을, 에폭시수지 등의 열경화성수지에 의한 밀봉수지(33)로 밀봉하고 있다.
회로기판(25)은, 비스말레이미드-트리아진수지로 이루어지는 수지기판(11)의 윗면 및 아랫면에 피복된 두께 약 18μm의 동박과 그 위에 형성된 동도금층을 에칭함으로써, 윗면에 다이 패턴(17) 및 접속전극(19)을 형성하고, 이면에 공통배선 패턴(10a) 및 개별배선 패턴(10b)으로 이루어지는 배선 패턴을 형성하고 있다.
다이 패턴(17)은 수지기판(11)의 윗면중앙부에 방사형상으로 형성되고, 반도체 칩(29)을 접착제(27)를 사용하여 탑재하여 반도체 칩(29)의 전원그라운드가 됨과 동시에, 발열을 방산시키는 역할을 겸하고 있다.
접착제(27)에는 필러(첨가제)에 은을 사용한 에폭시계의 도전성접착제가 사용된다. 도전성접착제를 사용하는 이유는, 반도체 칩(29)의 이면에서 접착제(27)와 다이 패턴(17), 후술하는 방열용 관통구멍(15), 공통배선 패턴(10a), 패드전극(21) 및 땜납범프(35)를 경유하여, 외부의 어스와 전기적인 도통(導通)을 확보하기 위해서이다.
접속전극(19)은 다이 패턴(17)을 둘러싸도록 그 바깥쪽에 다수 방사형상으로 형성되고, 각각 반도체 칩(29)의 각 전극과 본딩 와이어(31)에 의해서 접속되어 있다. 그 본딩 와이어(31)에는 전기적 특성이 양호하고, 또한 접속전극(19)과의 밀착성이 양호한 직경 0.03mm 전후의 금선이 사용된다.
회로기판(25)의 다이 패턴(17)이 형성되어 있는 영역에는 방열용 관통구멍(15)이 설치되어 있다. 이 방열용 관통구멍(15)은 안둘레면에 동도금이 실시되어 있으며, 다이 패턴(17)과 이면의 공통배선 패턴(10a)을 전기적으로 접속함과 동시에, 반도체 칩(29)이 발생하는 열을 방산시키는 역할을 한다.
또한, 이 회로기판(25)의 둘레가장자리에 가까운 접속전극(19)의 바깥끝단부에도, 안둘레면에 동도금이 실시된 관통구멍(13)이 설치된다. 이 관통구멍(13)에 의해서, 윗면의 각 접속전극(19)과 이면의 각 개별배선 패턴(10b)이 각각 전기적으로 접속된다.
그리고, 도 9에 나타낸 바와 같이, 회로기판(25)의 이면에 형성되어 있는 공통배선 패턴(10a)은, 반도체 칩(29)의 이면에 대향하는 중앙부에, 어스를 취하기 위한 복수개의 땜납범프(35)의 배설영역에 걸친 각종 패턴형상(본 예에서는 정방형)으로 형성되어 있다.
개별배선 패턴(10b)은, 그 공통배선 패턴(10a)의 주위에 다수 형성되어 있으며, 회로기판(25)의 각 변을 따라 다수 형성된 각 관통구멍(13)과 각 땜납 범프(35)[공통배선 패턴(10a) 상의 9개의 땜납 범프를 제외함]을 개별로 접속한다.
공통배선 패턴(10a) 및 각 개별배선 패턴(10b)의 땜납 범프(35)의 부착위치에는 각각 패드전극(21)이 형성되고, 거기에 각 땜납 범프(35)가 정렬하여 설치된다. 이 다수의 땜납 범프(35)는 반도체 칩(29)의 각 전극에 대신하여 PBGA(4)의 이면으로부터 돌출하고, 이 PBGA(4)를 설치하는 마더 보드의 전극 패턴과 전기적으로 접속하는 접속단자의 역할을 한다. 이 땜납 범프(35)에는, 주석과 납의 비율이 약 6:4 조성의 땜납이 사용된다.
또, 회로기판(25)의 밀봉수지(33)에 덮힌 부분과 이면의 각 패드전극(21)을 형성하는 부분을 제외한 전체면을, 변성에폭시수지를 사용한 보호용 레지스트(23)에 의해서 피복하고 있다. 단, 도 9는 이면의 보호용 레지스트(23)를 제거하여 나타내고 있다.
이러한 구성을 갖는 PBGA는 표면장착이 가능하여 땜납 범프의 피치를 미세화하지 않고 다핀에 대응할 수 있으며, 일괄가열로써 장착할 수 있기 때문에, 생산수율이 높다고 하는 이점이 있으나, 그 구조에는 다음과 같은 문제가 있었다.
일반적으로 PBGA는 정도의 차는 있지만, 보관 중에 도 8에 나타낸회로기판(25) 및 밀봉수지(33)로부터 주위의 대기에 포함된 습기를 흡수한다. 따라서, 그 흡습된 PBGA(4)를, 마더보드기판에 장착하기 위해서 가열로로 가열하면, 흡습된 수분이 기화팽창하여 응력이 발생한다. 이 응력에 의해, 도 10에 나타낸 바와 같이, 다이 패턴(17)과 접착제(27)와의 경계면에서 박리가 발생하여, 간극(28)이 생긴다.
이 박리가 생기는 이유에 대하여 더욱 상세하게 설명한다. PBGA(4)의 흡습은, 밀봉수지(33)에 피복되어 있는 회로기판(25)의 윗면보다도 땜납 범프(35)측의 이면에서 흡수하는 양이 많고, 특히, 반도체 칩(29)의 이면보다 작은 공통배선 패턴(10a)의 주위에서 흡습하는 양이 많다. 그리고, 그 흡습한 수분은, 보호용 레지스트(23)와 관통구멍(15)을 경유하여, 다이 패턴(17)의 근방에 모이기 쉽다.
한편, 다이 패턴(17)은, 탑재한 반도체 칩(29)과의 도전성을 양호하게 함과 동시에 부식을 방지하기 위해서, 그 표면에 금도금처리가 실시되고 있으나, 금은, 불활성금속이며, 접착제(27)의 주성분인 에폭시수지와의 밀착력이 약하다고 하는 결점이 있다. 이 때문에, 반도체 칩(29)을 접착제(27)로써 다이 패턴(17)에 접착하여도, 밀착력이 약한 만큼 박리하기 쉽다.
따라서, 다이 패턴(17)의 근방에 고인 수분이 가열로로 가열되어 기화팽창하여 응력이 발생하면, 다이 패턴(17)과 접착제(27)와의 경계면에 있어서 그 영향이 현저하게 나타나고, 박리가 발생하기 쉽다.
이 박리에 의해, 도 10에 파선 A, B로 둘러싸 나타낸 바와 같이, 본딩 와이어(31)의 절단이나 접속전극으로부터의 박리가 발생하는 경우도 있어, 반도체장치의 신뢰성이 손상된다고 하는 문제가 있었다.
본 발명은, PBGA형의 반도체장치에 있어서의 상술한 문제를 해결하기 위하여 이루어진 것으로서, 반도체장치를 마더보드에 설치할 때의 가열에 의해, 반도체 칩이 다이 패턴으로부터 박리하여, 본딩 와이어가 절단되거나 접속전극으로부터 박리하거나 하지 않도록 하여, 반도체장치의 신뢰성을 높이는 것을 목적으로 한다.
도 1은, 본 발명에 의한 반도체장치의 한 실시형태를 나타내는 도 2의 A-A 선에 따른 단면도,
도 2는, 본 발명에 의한 반도체장치의 평면도,
도 3은, 본 발명에 의한 반도체장치의 이면도,
도 4는, 도 1 내지 도 3에서 나타낸 반도체장치의 회로기판을 제조하는 첫 공정을 회로기판의 주요부를 파단하여 나타내는 단면도,
도 5는, 도 4의 다음 공정을 나타내는 단면도,
도 6은, 도 5의 다음 공정을 나타내는 단면도,
도 7은, 본 발명에 의한 반도체장치의 다른 실시형태를 나타내는 도 3과 같은 이면도,
도 8은, 종래의 반도체장치의 예를 나타내는 도 1과 같은 단면도,
도 9는, 종래의 반도체장치의 이면도,
도 10은, 종래의 반도체장치에 있어서의 문제점을 설명하기 위한 도 8과 같은 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1, 2, 4 : PBGA(반도체장치) 10b : 개별배선 패턴
10c : 공통배선 패턴 10d, 1Oe:배선 패턴
11 : 수지기판 11a : 수지기판의 노출부분
13 : 관통구멍 15 : 방열용 관통구멍
17 : 다이 패턴 19 : 접속전극
19a : 접속단자부 19b : 띠형상부
19c : 관통구멍형상부 21 : 패드전극
23 : 보호용레지스트 25 : 회로기판
27 : 접착제 28 : 간극
29 : 반도체 칩 31 : 본딩 와이어
33 : 밀봉수지 35 : 땜납 범프
44 : 동박 45 : 동도금층
47 : 니켈도금층 49 : 금도금층
본 발명은, 회로기판에 반도체 칩을 접착제를 사용하여 탑재하여 수지로 밀봉하여 이루어지는 반도체장치에 있어서, 상기의 목적을 달성하기 위해서, 다음과 같이 구성한 것이다.
상기 회로기판의 한쪽면에, 반도체 칩을 접착제를 사용하여 탑재하기 위한 다이 패턴과, 반도체 칩의 각 전극과 각각 본딩 와이어에 의해서 접속되는 다수의 접속전극을 가짐과 동시에, 다른쪽 면에, 다이 패턴 또는 접속전극과 관통구멍을 통해서 전기적으로 접속된 배선 패턴과, 그 배선 패턴상에 설치된 다수의 패드전극과, 그 각 패드전극을 통해 배선 패턴과 전기적으로 접속되는 다수의 땜납 범프를 갖는다.
그리고, 상기 회로기판의 다른쪽 면의 배선 패턴의 반도체 칩과 대향하는 부분을, 해당 반도체 칩의 전체 주위에 걸쳐서 그 외형치수보다도 큰 소정범위내의 거의 전체면에 형성한다.
이러한 구성으로 함으로써, 이 반도체장치에 있어서는, 습기가 반도체기판의이면측에서 내부에 침투하려고 할 때, 회로기판의 이면의 반도체 칩의 전체 둘레에 걸쳐 그 외형치수보다도 큰 범위내의 거의 전체면에 형성된 배선 패턴에 의해서, 반도체 칩의 주위로부터의 침투가 효과적으로 저지된다. 그 때문에, 다이 패턴의 근방에 수분이 고이는 것을 대폭 억제할 수 있고, 가열에 의한 수분의 기화팽창에 의한 응력의 발생도 대폭 저감되어, 반도체 칩과 다이 패턴과의 박리를 방지할 수 있다.
또한, 상기 배선 패턴의 상기 반도체 칩의 이면과 대향하는 부분을, 약간의 간극에 의해 서로 전기적으로 절연된 복수의 부분으로 분할하여 형성하여도 좋다. 그에 따라, 전원어스용의 공통배선 패턴뿐만 아니라, 다른 신호용의 배선 패턴도, 회로기판의 이면측의 반도체 칩의 이면과 대향하는 부분에 형성할 수 있고, 또한 다이 패턴근방에의 흡습을 효과적으로 억제할 수 있다.
[발명의 실시형태]
이하, 본 발명에 의한 반도체장치의 실시형태를 도면을 이용하여 설명한다. 도 1은 본 발명에 의한 반도체장치의 한 실시형태를 나타내는 플라스틱·볼 그리드 어레이(PBGA)의 도 2의 A-A 선에 따른 단면도, 도 2는 그 평면도, 도 3은 그 이면도이다. 이들 도면에 있어서, 도 8 및 도 9와 대응하는 부분에는 동일한 부호를 붙이고 있다.
먼저, 이들 도면을 사용하여 본 발명에 의한 반도체장치의 한 실시형태인 PBGA의 구조에 대하여 설명한다.
이 PBGA(1)는, 회로기판(25)의 반도체 칩(29)을 탑재하는 면(윗면)에 형성된 다이 패턴(17)상에 반도체 칩(29)을 도전성의 접착제(27)로써 고정함과 동시에, 회로기판(25)의 이면에 다수의 땜납 범프(35)를 설치하고, 윗면의 반도체 칩(29)과 본딩 와이어(31)를 포함하는 대부분을 밀봉수지(33)로 밀봉하여 이루어지는 것이다. 밀봉수지로서는 에폭시수지 등의 열경화성수지를 사용한다. 또, 도 2에서는 도시의 형편상, 이 밀봉수지(33)자체의 도시를 생략하고, 그 밀봉영역을 파선 C로 나타내고 있다.
회로기판(25)은, 수지기판(11)의 상하 양면에, 각각 피복된 두께 약18μm의 동박과 그 위에 형성된 동도금층을 에칭함으로써, 윗면에 다이 패턴(17) 및 접속전극(19)을 형성하고, 이면에 공통배선 패턴(1Oc)과 개별배선 패턴(10b)으로 이루어지는 배선 패턴을 형성하고 있다.
이 수지기판(11)은, 평면에서 보아 사각형형상으로 판두께가 약 0.2 mm 에서 0.4mm의 판재로서, 그 재질로는 비스말레이미드-트리아진수지, 예를 들면, CCL-H832(미쓰비시가스화학주식회사제의 상품명)의 유리포 기초재 동을 덮은 적층판이 사용된다.
다이 패턴(17)은, 수지기판(11)의 윗면중앙부에서, 十자와 X자를 조합한 형상의 방사형상으로 형성되어 있다. 이것은, 반도체 칩(29)을 접착제(27)를 사용하여 탑재하기 위해 형성한 패턴으로서, 반도체 칩(29)의 전원 그라운드로서의 기능과, 반도체 칩(29)에서 발생하는 열을 관통구멍(15)을 통해 방산시키는 기능을 갖고 있다.
접속전극(19)은, 다이 패턴(17)을 둘러싸도록, 회로기판(25)의 각 변의 둘레가장자리부 부근에서 안쪽을 향하는 방향으로 다수(도 2에서는 각 변을 따라 10개씩)평행하게 형성되어 있다. 그 각각은, 도 2에 나타낸 바와 같이, 안쪽에 형성한 정방형의 접속단자부(19a)와 바깥쪽에 형성한 원형의 관통구멍 형성부(19c)를 띠형상부(19b)로 접속한 형상을 나타내고 있으며, 반도체 칩(29)의 도시하지 않은 각 전극과 각 접속전극(19)의 접속단자부(19a)가, 도 1에 나타내는 본딩 와이어(31)에 의해서 접속되어 있다(도 2에서는, 도시의 형편상 본딩 와이어(31)를 생략하고 있다).
그리고, 다이 패턴(17)과, 각 접속전극(19)의 표면에는, 금도금처리에 의한 금도금층(49)이 형성되어 있다. 이 금도금층(49)은, 각각 형성되는 표면의 부식을 방지함과 동시에, 반도체 칩(29)과의 전기적인 접속상태를 양호하게 하기 위해 형성된다. 그런데, 금은, 불활성금속으로서, 반도체 칩(29)의 접착에 사용하는 접착제(27)의 주성분인 에폭시수지와의 접착력이 매우 작다. 그래서, 다이 패턴(17)의 형상을 도 2에 나타낸 바와 같은 형상으로 함으로써, 수지기판(11)의 노출부분(11a)을 설치하여, 반도체 칩(29)의 이면에 접착하는 접착제(27)와 수지기판(11)과의 접착강도를 높이고 있다.
회로기판(25)에 있어서, 다이 패턴(17)이 형성되어 있는 부분의 대략 중앙부에, 방열용의 관통구멍(15)이 4개 설치되어 있다. 각 관통구멍(15)은, 직경 0.3mm 정도의 크기를 가지며, 회로기판(25)의 윗면과 이면에 연이어 통하여 형성되고, 동도금처리에 의해 안둘레면에 다이 패턴(17)과 연속하는 동도금층(45)이 형성되어있다. 이 동도금층(45)에 의해서, 수지기판(11)의 윗면의 다이 패턴(17)을 이면의 공통배선 패턴(10c)에 전기적으로 접속하고 있다.
또, 각 관통구멍(15)은, 반도체 칩(29)이 발생하는 열을 방산시키는 기능도 가지고 있기 때문에, 반도체 칩(29)을 탑재하는 다이 패턴(17)이 형성되어 있는 부분에 설치되어 있다.
또한, 각 접속전극(19)의 관통구멍 형성부(19c)가 형성되어 있는 부분에도, 각각 관통구멍(13)이 설치되어 있다. 이 관통구멍(13)도, 직경 0.3mm 전후의 크기를 가지며, 그 안둘레면에 관통구멍(15)과 같이 동도금층(45)이 형성되어 있다. 이 동도금층(45)에 의해서, 수지기판(11)의 윗면의 각 접속전극(19)을 이면의 각 개별배선 패턴(10b)에 접속하고 있다.
접착제(27)에는 첨가제에 은을 사용한 에폭시계의 도전성접착제가 사용되고 있다. 이 접착제(27)를 사용하여, 반도체 칩(29)을 접착하였을 때의 층두께는 60μm 전후이다. 이 접착제(27)에 도전성접착제를 사용하는 이유는, 반도체 칩(29)의 이면에서 접착제(27)와, 다이 패턴(17), 관통구멍(15), 및 후술하는 패드전극(21) 및 땜납범프(35)를 경유하여, 외부의 어스에 전기적으로 접속하기 위해서이다.
그리고, 이 회로기판(25)의 이면에 형성되어 있는 배선 패턴은, 도 3에 나타낸 바와 같이, 중앙부에 형성된 공통배선 패턴(1Oc)과, 그 주위에 선형상으로 다수 형성된 개별배선 패턴(10b)으로 이루어지고 있다.
공통배선 패턴(10c)은, 반도체 칩(29)을 회로기판(25)에 탑재했을 때에, 그반도체 칩(29)과 대향하는 부분에 정방형 또는 사각형으로 형성되고, 반도체 칩(29)의 전체 둘레에 걸쳐서 그 외형치수보다도 큰 소정범위내의 전체면에 형성되어 있다. 따라서, 이 공통배선 패턴(10c)의 바깥둘레부는, 반도체 칩(29)의 바깥둘레에 대응하는 위치보다 바깥쪽까지 이어지고 있다.
이 공통배선 패턴(10c)은, 그 영역에 배치되는 각 땜납범프(35)(도 3에서는 9개)를 공통하는 외부의 어스에 접속하기 위한 역할과, 방열 및 외부에서 반도체 칩(29)의 주변부에 침입하는 습기를 차단하는 역할을 겸하고 있다.
각 개별배선 패턴(10b)은, 그 일끝단부가 각각 관통구멍(13)에 접속되고, 다른 끝단부가 패드전극(21)을 통해 각 땜납 범프(35)에 접속됨에 따라, 수지기판(11)의 윗면의 각 접속전극(19)과 이면의 각 땜납 범프(35)(공통배선 패턴(10c) 내의 것을 제외함)를 1대 1로 접속하고 있다.
각 패드전극(21)은, 각 개별배선 패턴(10b) 및 공통배선 패턴(10c) 상의 각 땜납 범프(35)가 설치되는 부분에 설치된 얇은 막 형상의 전극으로서, 하층측으로부터 두께 약 12∼22μm의 동도금, 두께 약 5∼15μm의 니켈도금 및 두께 약 0.3∼0.7μm의 금도금을 차례로 실시하여 이루어진 3층 구조로 형성되어 있다(그 상세한 내용은 후술한다). 이 패드전극(21)을 형성함으로써, 거기에 설치되는 땜납 범프(35)와 배선 패턴(10b) 또는 (10c)과의 전기적인 접속을 확실하게 한다.
그리고, 각 땜납 범프(35)는, 반도체 칩(29)의 각 전극에 대신하여 PBGA(1)의 이면에서 바깥쪽으로 돌출하는 접속단자로서의 기능을 갖고 있다. 즉, 반도체 칩(29)의 각 전극을, PBGA(1)를 장착하는 마더보드의 전극 패턴에 대하여, 본딩 와이어(31), 접속전극(19), 관통구멍(13) 및 패드전극(21)을 통하여 접속하고, 양자에 있어서의 신호의 입출력을 확보하는 접속단자가 되는 것이다.
이 PBGA(1)가 도시하지 않은 마더보드에 장착되면, 각 땜납 범프(35)에 의해서 PBGA(1)와 마더보드가 전기적으로 접속된다. 또, 땜납 범프(35)에는, 주석과 납의 혼합비율이 약 6:4가 되는 조성의 땜납을 사용한다.
이 회로기판(25)은, 그 윗면의 다이 패턴(17) 및 접속전극(19)에 안쪽부분과, 이면의 각 땜납 범프(35)를 제외하는 부분을 보호용 레지스트(23)에 의해서 피복한다. 단, 도시의 형편상, 도 2 및 도 3에서는, 그 보호용 레지스트(23)를 생략하여 나타내고 있다. 또, 보호용 레지스트(23)로서는, 액형상의 변성에폭시수지, 예를 들면, PSR-4000(타이요우 잉크제조주식회사의 상품명)의 알카리 현상형 솔더 레지스트를 사용할 수 있다.
또한, 회로기판(25)의 윗면에 있어서, 반도체 칩(29)의 각 전극과 각 접속전극(19)의 접속단자부(19a)는, 본딩 와이어(31)로 각각 전기적으로 접속되어 있다. 이 본딩 와이어(31)로는, 직경 0.03mm 전후의 금선이 사용된다. 이것은, 금이 전연성(展延性)이 크고 단선하기 어려우며, 불활성으로 안정적이기 때문에, 부식하거나 대기중에서 산화하는 경우도 없어, 용이하게 구형을 형성할 수 있으므로 생산성이 우수하기 때문이다.
또, 반도체 칩(29) 및 본딩 와이어(31)를 밀봉수지(33)로 수지밀봉하는 것은, 양자의 차폐와 보호를 위해서인데, 이 밀봉수지(33)로는, 열경화성수지인 에폭시수지를 사용하고 있다.
이상과 같이 하여, 다이 패턴(17)이 관통구멍(15), 공통배선 패턴(10c) 및 패드전극(21)을 통해 중앙부의 9개의 땜납 범프(35)에 공통으로 접속되고, 또한, 각 접속전극(19)이 관통구멍(13), 개별배선 패턴(10b) 및 패드전극(21)을 통해 다른 각 땜납 범프(35)에 개별로 접속되어 있다.
그리고, 반도체 칩(29)은 각 전극이 본딩 와이어(31)에 의해서 접속전극(19)에 접속되어 있기 때문에, 접속전극(19)을 거쳐 각 땜납 범프(35)에 접속되도록 된다.
이 실시형태의 PBGA(1)는, 이상과 같이 구성함으로써, 이면에 형성한 공통배선 패턴(10c)에 의해서, 다음과 같은 작용효과를 가져온다.
즉, 이 공통배선 패턴(10c)이, 회로기판(25)의 이면의 반도체 칩(29)과 대향하는 부분에, 그 반도체 칩의 전체둘레에 걸쳐서 그 외형치수보다도 큰 정방형 또는 사각형영역의 범위내의 전체면에 형성되어 있기 때문에, 대기중에 포함되는 습기가 회로기판(25)의 이면측에서 침투하려고 할 때, 특히 문제가 되는 다이 패턴(17)이 형성되어 있는 반도체 칩(29)의 이면 및 바깥둘레부 부근에서는, 그 침투가 동박 및 동도금층으로 이루어진 공통배선 패턴(10c)에 의해서 효과적으로 저지된다.
그 때문에, 다이 패턴(17)이 형성되어 있는 영역에 있어서의 수분의 축적을 대폭 억제할 수 있다. 따라서, 이 PBGA(1)를 마더보드에 설치할 때에 가열하여도, 그 수분의 기화팽창에 의해 반도체 칩(29)이 다이 패턴(17)으로부터 박리되거나, 본딩 와이어(31)가 절단되거나 접속전극(19)으로부터 박리되는 것 같은 일이 생기지 않게 되어, 반도체장치의 신뢰성을 높일 수 있다.
다음으로, 이 실시형태의 PBGA(1)의 제조방법을 설명하는데, 먼저 그 회로기판의 제조방법을 도 4 내지 도 6을 사용하여 설명한다. 또, 도 4 내지 도 6은, 회로기판(25)의 각 제조공정에 있어서의 주요부를 파단하여 나타내는 단면도이다.
회로기판(25)을 제조하기 위해서는 먼저 수지기판(11)을 준비한다. 이 실시형태에 사용하는 수지기판(11)은, 정방형으로 판두께가 0.2mm에서 0.4 mm의 비스말레이미드-트리아진수지로 이루어지며, 상하 양면에 두께 약18μm의 동박이 붙여져 있다.
그 수지기판(11)의 중앙부와 주변부 부근의 소정 위치에 절삭 드릴을 사용하여, 구멍을 뚫는 가공을 실시하여, 4개의 방열용 관통구멍(15)과 40개의 관통구멍(13)을 형성한다. 또, 도 4 내지 도 6에서는, 이 방열용 관통구멍(15)과 관통구멍(13)을 1개씩 나타내고 있다.
계속해서, 이 각 관통구멍(15,13)의 내벽면을 포함하는 수지기판(11)의 표면을 세정한 후에, 수지기판(11)의 전체 표면에 무전해 동도금 및 전해동도금처리를 실시하고, 도 4에 나타낸 바와 같이, 두께 약 12∼22μm의 동도금층(45)을 형성한다. 이 동도금층(45)은 도 4에 나타낸 바와 같이, 수지기판(11)의 상하면의 동박(44)의 전체면으로부터 관통구멍(15,13)의 내벽면에도 연속하여 형성된다.
이어서, 이 동도금층(45)을 형성한 수지기판(11)의 상하양면에 감광성 드라이 필름(도시하지 않음)을 붙이고, 필요한 포토마스크를 사용하여 노광 및 현상처리를 행하여, 에칭레지스트막을 형성한다.
그 후, 일반적인 에칭액인 염화제2동을 수지기판(11)의 윗면 및 이면에 부착시킴으로써, 에칭레지스트막으로 피복되어 있지 않은 노출부분의 동도금층(45)을 동박(44)과 함께 제거한다.
이 공정을 거침으로써, 동도금층(45)의 남은 부분이, 수지기판(11)의 윗면측에서는, 도 2에 나타낸 다이 패턴(17) 및 각 접속전극(19)이 되고, 아랫면측에서는, 공통배선 패턴(10c) 및 개별배선 패턴(10b)이 된다. 또한, 이렇게 형성되는 다이 패턴(17)과 공통배선 패턴(10c)이 관통구멍(15)의 내벽면에 형성되어 있는 동도금층(45)을 통해 서로 접속되고, 또한, 각 접속전극(19)과 각 개별배선 패턴(10b)이 관통구멍(13)의 내벽면에 형성되어 있는 동도금층(45)을 통해 서로 접속된다.
그리고, 계속해서 이와 같이 각 패턴 및 접속전극을 형성한 수지기판(11)의 상하양면에, 도금레지스트의 적층처리(라미네이트)를 실시한다. 그리고, 필요한 포토마스크를 사용하여 노광 및 현상처리를 행하여, 윗면의 다이 패턴(17) 및 접속전극(19)의 접속단자측의 부분, 이면의 공통배선 패턴(10c) 및 각 개별배선 패턴(10b)의 패드전극(21)이 되어야 할 부분의 도금 레지스트를 제거하여 개구시키고, 도 5에 나타낸 바와 같이 보호용 레지스트(23)를 패턴형성한다.
그리고, 도 6에 나타낸 바와 같이, 수지기판(11)의 윗면측 및 이면측의 보호용 레지스트(23)에 의해서 피복되지 않은 부분, 즉, 다이 패턴(17)상, 접속전극(19)의 접속단자측의 부분상 및 패드전극(21)이 되는 부분상에, 다음과 같이 니켈도금층(47)과 금도금층(49)을 형성한다.
즉, 동도금층(45)상에 두께 약 5∼15μm의 니켈도금층(47)을 형성하고, 그 표면에 두께 약 0.3μm∼0.7μm의 금도금층(49)을 형성한다. 그 금도금층(49)은, 전기적인 접속상태를 양호하게 하기 위한 것으로, 니켈도금층(47)은, 금도금층(49)과 동도금층(45)과의 화학적인 변화에 따르는 성질의 열화를 회피하기 위해서 형성하는 것이다.
이렇게 하여 회로기판(25)을 작성한 후, 그 다이 패턴(17)을 형성한 영역에 도전성의 접착제(27)를 도포하고, 그 위에 반도체 칩(29)을 얹어 놓아, 접착제(27)가 완전히 경화할 때까지 건조시킨다. 이에 따라, 반도체 칩(29)이 회로기판(25)상에 고정된다.
다음에, 반도체 칩(29)의 각 전극과, 회로기판(25)상에 설치된 각 접속전극(19)을 각각 본딩 와이어(31)로 접속한다. 이 공정에서는, 볼본딩법을 채용한다. 즉, 각 본딩 와이어(31)의 선단에 방전처리를 실시함으로써 미리 볼을 형성하여, 그 볼을 눌러 붙임으로써, 일끝단을 반도체 칩(29)의 전극에 압착하고, 다른 끝단을 접속전극(19)의 접속단자부(19a)(도 2참조)의 표면의 금도금층(49)에 압착하여, 반도체 칩(29)과 회로기판(25)이 전기적으로 접속된다.
그리고, 반도체 칩(29) 및 본딩 와이어(31)를 밀봉수지(33)로 다음과 같이 하여 밀봉한다. 즉, 밀봉수지를 틀 속에 삽입하여, 가열하면서 플런져로 가압함으로써, 용융된 밀봉수지를 러너를 통해서 틀의 소요부에 공급하여 형성되는 트랜스퍼몰드로 행한다.
계속해서, 회로기판(25)의 이면에 다음과 같이 하여 땜납 범프(35)를 설치한다.
먼저, 회로기판(25)의 이면에 있어서의 각 패드전극(21)에, 땜납의 부착성을 좋게 하기 위해서 플럭스액을 도포하고, 그 각 패드전극(21)상에 직경이 0.6∼0.8mm의 땜납볼을 공급한다.
그 후, 가열로로, 약 220∼230℃의 온도로 가열함으로써, 각 땜납볼이 각각 패드전극(21)상에 접합하여 땜납 범프(35)가 설치된다. 또, 이 과정에서 사용하는 플럭스액은, 로진계의 재료이며, 또한, 땜납볼에는, 주석과 납의 혼합비율이 약 6:4의 조성의 땜납을 사용한다.
마지막으로, 알콜계의 세정액을 사용하여 회로기판(25)의 이면을 세정하여, 이면에 남은 플럭스액을 제거하면, PBGA(1)가 완성된다.
다음에, 본 발명에 의한 반도체장치의 다른 실시형태로서, 도 7에 나타내는 PBGA에 대하여 설명한다. 도 7은 그 PBGA(2)의 도 3과 같은 이면도이며, 도 3과 동일한 부분에는 동일한 부호를 붙이고 있다.
이 PBGA(2)는, 상술의 PBGA(1)와 비교하여, 그 반도체 칩과 대향하는 부분의 배선 패턴의 구성이 상이할 뿐, 그 밖의 구성은 PBGA(1)과 동일하므로, 그 설명은 생략한다.
이 PBGA(2)의 회로기판(25)의 이면중앙부의 반도체 칩(29)과 대향하는 부분의 배선 패턴은, 중심부의 1개의 땜납볼(35)과 4개의 방열용 관통구멍(15)을 포함하는 정방형의 패턴(10e)과, 그 주위를 둘러싸도록 각각 2개씩의 땜납볼(35)을 설치하는 대략 장방형의 4개의 패턴(10d)으로 분할되어 있다. 각 패턴(1Od,1Oe)의상호간은, 약간의 간극에 의해서 서로 전기적으로 절연되어 있어, 모두 어스전극이 될 뿐만 아니라, 개개에 다른 전압 혹은 신호의 전달을 행하는 것이 가능하다.
이 배선 패턴(10d,10e)도, 그 전체적으로, 회로기판(25)의 이면의 반도체 칩의 전체 둘레에 걸친 외형치수보다도 큰 소정범위내의 거의 전체면에 형성되어 있다.
따라서, 이 PBGA(2)도 PBGA(1)과 마찬가지로, 회로기판(25)의 이면측으로부터 반도체 칩(29)의 이면 및 주변부에 습기가 침투하는 것을 효과적으로 저지할 수 있기 때문에, 다이 패턴(17)의 근방에 수분이 고이는 것을 방지할 수 있고, 설치시에 가열하여도, 반도체 칩(29)이 다이 패턴(17)으로부터 박리하거나, 본딩 와이어(31)가 절단되거나 하는 일이 없어져, 신뢰성이높은 반도체장치가 된다.
또, 이 PBGA(2)의 반도체 칩(29)과 대향하는 부분의 배선 패턴(10d,10e)은, 상술의 PBGA(1)의 공통배선 패턴(10c)과 상이하고, 각 패턴(10d,10e)의 상호간에 약간의 간극이 있기 때문에, 반도체 칩(29)의 이면에의 습기의 침입이 약간 생긴다. 그러나, 그 주변부로부터의 습기의 침입은 거의 확실하게 방지할 수 있다.
이상 설명한 바와 같이, 본 발명에 의한 반도체장치는, 회로기판의 이면에 형성되는 배선 패턴의 반도체 칩의 이면과 대향하는 부분이, 반도체 칩의 전체 둘레에 걸쳐서 그 외형치수보다도 큰 소정범위내의 거의 전체면에 형성되어 있기 때문에, 회로기판의 이면의 반도체 칩의 이면에 대응하는 부분 및 그 주위로부터의습기의 침투를, 그 배선 패턴에 의해서 효과적으로 저지할 수 있다.
따라서, 다이 패턴부근에 흡습에 의한 수분이 축적되어, 장착시의 가열에 의해 그 수분이 기화팽창하여, 그 응력에 의해 반도체 칩이 다이 패턴으로부터 박리하거나, 본딩 와이어가 단선되거나 하는 일이 거의 발생하지 않게 되어, 반도체장치의 신뢰성을 높일 수 있다.

Claims (2)

  1. 회로기판에 반도체 칩을 접착제를 사용하여 탑재하여 수지로 밀봉하여 이루어지는 반도체장치에 있어서,
    상기 회로기판은, 그 한쪽면에, 상기 반도체 칩을 접착제를 사용하여 탑재하기 위한 다이 패턴과, 상기 반도체 칩의 각 전극과 각각 본딩와이어에 의해 접속되는 다수의 접속전극을 가지며,
    다른쪽 면에, 상기 다이 패턴 또는 접속전극과 관통구멍을 통해서 전기적으로 접속된 배선 패턴과, 이 배선 패턴상에 설치된 다수의 패드전극과, 그 각 패드전극을 통하여 상기 배선 패턴과 전기적으로 접속되는 다수의 땜납 범프를 가지며,
    상기 회로기판의 다른쪽 면의 배선 패턴의 상기 반도체 칩과 대향하는 부분이, 이 반도체 칩의 전체 둘레에 걸쳐서 그 외형치수보다도 큰 소정범위내의 거의 전체면에 형성되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 배선 패턴의 상기 반도체 칩과 대향하는 부분이, 약간의 간극에 의해 서로 전기적으로 절연된 복수 부분으로 분할되어 있는 것을 특징으로 하는 반도체장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160074060A (ko) 2014-12-18 2016-06-28 인하대학교 산학협력단 응력 감소 구조를 갖는 플라스틱 볼 그리드 어레이 패키지

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1030366B1 (en) 1999-02-15 2005-10-19 Mitsubishi Gas Chemical Company, Inc. Printed wiring board for semiconductor plastic package
JP3444245B2 (ja) * 1999-09-03 2003-09-08 日本電気株式会社 無電解ニッケル／金メッキへのはんだ付け方法、配線構造体、回路装置及びその製造方法
JP2001351929A (ja) * 2000-06-09 2001-12-21 Hitachi Ltd 半導体装置およびその製造方法
US6563299B1 (en) * 2000-08-30 2003-05-13 Micron Technology, Inc. Apparatus for measuring parasitic capacitance and inductance of I/O leads on an electrical component using a network analyzer
US20060070242A1 (en) * 2004-10-01 2006-04-06 Szczepanowski Andrew A Shaving razors and razor cartridges
US7697967B2 (en) 2005-12-28 2010-04-13 Abbott Diabetes Care Inc. Method and apparatus for providing analyte sensor insertion
JP2006294976A (ja) * 2005-04-13 2006-10-26 Nec Electronics Corp 半導体装置およびその製造方法
US7521781B2 (en) * 2005-04-25 2009-04-21 Stats Chippac Ltd. Integrated circuit package system with mold clamp line critical area having widened conductive traces
JP4786976B2 (ja) * 2005-09-13 2011-10-05 パナソニック株式会社 配線基板及びその製造方法、並びに半導体装置
JP4639245B2 (ja) * 2008-05-22 2011-02-23 パナソニック株式会社 半導体素子とそれを用いた半導体装置
TWI384591B (zh) * 2008-11-17 2013-02-01 Everlight Electronics Co Ltd 發光二極體電路板
CN101740675B (zh) * 2008-11-25 2012-02-29 亿光电子工业股份有限公司 发光二极管电路板
KR101070098B1 (ko) * 2009-09-15 2011-10-04 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법
JP6520889B2 (ja) * 2016-11-01 2019-05-29 株式会社デンソー 電子装置
CN108364930B (zh) * 2018-05-04 2024-01-26 扬州扬杰电子科技股份有限公司 一种vdmos功率器件芯片焊接层空洞补偿结构
JP7261545B2 (ja) * 2018-07-03 2023-04-20 新光電気工業株式会社 配線基板、半導体パッケージ及び配線基板の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0823665A (ja) * 1994-07-04 1996-01-23 Matsushita Electric Ind Co Ltd モータ制御装置
US5583376A (en) * 1995-01-03 1996-12-10 Motorola, Inc. High performance semiconductor device with resin substrate and method for making the same
JP2716005B2 (ja) * 1995-07-04 1998-02-18 日本電気株式会社 ワイヤボンド型半導体装置
JP3123638B2 (ja) * 1995-09-25 2001-01-15 株式会社三井ハイテック 半導体装置
US5756380A (en) * 1995-11-02 1998-05-26 Motorola, Inc. Method for making a moisture resistant semiconductor device having an organic substrate
US5825628A (en) * 1996-10-03 1998-10-20 International Business Machines Corporation Electronic package with enhanced pad design
JP3483720B2 (ja) * 1997-02-12 2004-01-06 沖電気工業株式会社 半導体装置
JP3939847B2 (ja) * 1998-01-09 2007-07-04 シチズンホールディングス株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160074060A (ko) 2014-12-18 2016-06-28 인하대학교 산학협력단 응력 감소 구조를 갖는 플라스틱 볼 그리드 어레이 패키지

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