JPH08148601A - 多層配線基板 - Google Patents

多層配線基板

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JPH08148601A
JPH08148601A JP6285269A JP28526994A JPH08148601A JP H08148601 A JPH08148601 A JP H08148601A JP 6285269 A JP6285269 A JP 6285269A JP 28526994 A JP28526994 A JP 28526994A JP H08148601 A JPH08148601 A JP H08148601A
Authority
JP
Japan
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radiator
capacitor
package
layer
lsi
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Application number
JP6285269A
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English (en)
Inventor
Koji Shioya
侯治 塩屋
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Nippon Steel Corp
Original Assignee
Sumitomo Metal Industries Ltd
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Filing date
Publication date
Application filed by Sumitomo Metal Industries Ltd filed Critical Sumitomo Metal Industries Ltd
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Publication of JPH08148601A publication Critical patent/JPH08148601A/ja
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

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  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 【構成】 ノイズ除去用のキャパシタ３３が放熱体３０
に内蔵され、ＬＳＩチップ４０を収容するパッケージ２
０に放熱体３０がバンプ３５ａ、３５ｂにより接続され
ている多層配線基板１０。 【効果】 伝播遅延や伝送損失の発生が抑制されるた
め、高速化に対応すると共に、信号特性を高めることが
でき、パッケージ２０が小形になるため、製造が容易と
なり、コストを削減することができる。またキャパシタ
３３によりＬＳＩチップ４０等から発生するノイズが減
少し、高機能化に対応することができ、またＬＳＩチッ
プ４０から発生する熱が放熱体３０を介して確実に放散
されるため、発熱による故障が減少し、高密度化に対応
すると共に、信頼性を確保することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は多層配線基板に関し、よ
り詳細には主として集積回路を収容するパッケージとキ
ャパシタが内蔵された放熱体とにより構成され、例えば
マイクロプロセッサ、ＣＰＵ、通信機器といった高機
能、高密度、高速のＭＣＭ（Multi ChipModule)等に用
いられる多層配線基板に関する。
【０００２】
【従来の技術】図７は集積回路（以下、ＬＳＩと記す）
チップからの発生熱を外部に放散させるための放熱体
（Heat Slug)を備えると共に、ノイズ除去用のキャパシ
タがパッケージに内蔵された従来のピングリッドアレイ
型の多層配線基板を模式的に示した断面図であり、図中
５１はセラミックス基板を示している。セラミックス基
板５１はＡｌ2 Ｏ3 （アルミナ）またはＡｌＮ（窒化ア
ルミ）材料を用いて略直方体形状に形成されており、こ
の内部にはＬＳＩチップ４０や放熱体５８が挿入される
空胴部５９が形成されている。セラミックス基板５１内
の所定箇所にはＷ（タングステン）やＭｏ（モリブデ
ン）等の耐熱・導電性材料を用いて形成された複数個の
電源層５２、グランド層５３が埋設されており、各電源
層５２、各グランド層５３はビアホール５４を介して相
互に接続されている。また電源層５２、グランド層５３
の一端部近傍はビアホール５４を介し、セラミックス基
板５１上面に形成された複数個の電源用ピン５５ａ、接
地用ピン５５ｂにそれぞれ接続されている。また電源層
５２、グランド層５３の他端部側はビアホール５４を介
し、セラミックス基板５１の中段部５１ａに形成された
複数個のパッド５６にそれぞれ接続されている。さらに
電源層５２とグランド層５３との間にはＷやＭｏ等の材
料を用いて形成された複数個の入出力用信号線層（図示
せず）が埋設されており、これら入出力信号線層のセラ
ミックス基板５１側面近傍にはタイバー（図示せず）が
構成されている。このタイバー近傍の入出力用信号線層
はビアホール（図示せず）を介し、セラミックス基板５
１上面に形成された複数個の信号入力用ピン５５ｃ、信
号出力用ピン５５ｄに接続される一方、タイバーの反対
側における入出力信号線層はビアホール（図示せず）を
介して複数個のパッド５６にそれぞれ接続されている。
【０００３】空胴部５９の略中央には例えばＣＭＯＳ
（Complementary Metal Oxide Semiconducter)形のＬＳ
Ｉチップ４０が配設されている。そして複数個のボンデ
ィングワイヤ５６ａ及びパッド５６を介し、ＬＳＩチッ
プ４０におけるｐＭＯＳ素子のＳｉ基板及びソース電極
（共に図示せず）は電源層５２に、ｎＭＯＳ素子のＳｉ
基板及びソース電極（共に図示せず）はグランド層５３
に、両素子のゲート電極（図示せず）は前記入力用信号
線層に、両素子のドレイン電極（図示せず）は前記出力
用信号線層にそれぞれ接続されている。
【０００４】セラミックス基板５１下部の所定箇所には
ＷやＭｏ等の材料を用いて形成された複数個の容量取得
用電極５７ａ、５７ｂが埋設されている。容量取得用電
極５７ａはビアホール５４を介して電源層５２に接続さ
れ、容量取得用電極５７ｂはビアホール５４を介してグ
ランド層５３に接続されており、これらセラミックス基
板５１部分を含む容量取得用電極用５７ａ、５７ｂによ
り、伝送信号に寄生するノイズを除去するためのキャパ
シタ５７が構成されている。これらセラミックス基板５
１、電源層５２、グランド層５３、前記入出力用信号線
層、キャパシタ５７等を含んでパッケージ５０が構成さ
れている。
【０００５】セラミックス基板５１の下方及び空胴部５
９には放熱体５８が配設され、放熱体５８は熱伝導性に
優れた金属またはＡｌＮを用いて略断面凸形状に形成さ
れており、放熱体５８側面とセラミックス基板５１側面
との間にはこれらが接触しないように隙間５８ｂが設け
られる一方、放熱体５８は接着剤等を用いてセラミック
ス基板５１下部に接合されている。また放熱体５８上部
は熱伝導性に優れた接着剤５８ａを介してＬＳＩチップ
４０に接続されており、ＬＳＩチップ４０等から発生し
た熱が接着剤５８ａ、放熱体５８を介して下方へ放散さ
れるようになっている。また空胴部５９はキャップ５９
ａにより気密状態に封止されており、ＬＳＩチップ４０
が外部環境から保護されるようになっている。これらＬ
ＳＩチップ４０、パッケージ５０、放熱体５８等を含ん
でピングリッドアレイ型の多層配線基板６０が構成され
ている。
【０００６】このように構成された多層配線基板６０の
パッケージ５０を製造する場合、所定厚さのＡｌ2 Ｏ3
系またはＡｌＮ系等のセラミックステープと、所定形状
に印刷されたＷまたはＭｏ等の金属ペーストとを交互に
積層し、所定の高い温度で焼成して製造する。
【０００７】
【発明が解決しようとする課題】上記したピングリッド
アレイ型またはボールグリッドアレイ型の多層配線基板
６０においては、パッケージ５０内にキャパシタ５７が
一体的に構成されている。このため、セラミックス基板
５１の材料として比誘電率が比較的高いＡｌ2 Ｏ3 また
はＡｌＮが用いられており、この結果、入力信号に対し
て出力信号に遅れ（以下、伝播遅延と記す）が生じ易
く、高速化に対応するのが難しいという課題があった。
【０００８】またこのＡｌ2 Ｏ3 またはＡｌＮ材料の焼
成温度が高いため、前記入出力信号線層、電源層５２、
グランド層５３、容量取得用電極５７ａ、５７ｂの材料
として耐熱性に優れたＷやＭｏ等の材料が用いられてい
る。これらの材料の抵抗率はＷが５．５×１０-6Ω・ｃ
ｍ、Ｍｏが５．２×１０-6Ω・ｃｍであり、Ｃｕの１．
７×１０-6Ω・ｃｍ、Ａｇの１．６×１０-6Ω・ｃｍに
比べて高いため、入力信号に対する出力信号の伝送損失
が大きく、高周波領域における信号特性に劣るという課
題があった。
【０００９】またキャパシタ５７が一体的に構成されて
いるため、セラミックステープと金属ペーストとの積層
数が多くなり、パッケージ５０の製造が難しく、コスト
が高くなり易いという課題があった。
【００１０】本発明はこのような課題に鑑みなされたも
のであり、ＬＳＩより発生するノイズや熱を除去・放散
し、伝播遅延や伝送損失を低減してＬＳＩの高機能、高
密度、高速度に対応することができ、信頼性を高めると
共に、容易に製造され、コストの削減を図ることができ
る多層配線基板を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る多層配線基板は、ノイズ除去用のキャパ
シタが放熱体に内蔵され、集積回路チップを収容するパ
ッケージに前記放熱体がバンプ、あるいはＴＡＢ接続さ
れていることを特徴としている。
【００１２】
【作用】上記構成の多層配線基板によれば、ノイズ除去
用のキャパシタが放熱体に内蔵され、集積回路チップを
収容するパッケージに前記放熱体がバンプ、あるいはＴ
ＡＢ接続されているので、比誘電率や焼成温度が比較的
低いガラスやポリイミド樹脂等の材料を用いて形成され
た基板と、インピーダンスや耐熱性が比較的低いＡｇ
（銀）やＣｕ（銅）等の材料を用いて前記基板内に形成
・埋設された入出力用信号線層、電源層、グランド層等
とを含んで前記パッケージが構成されることとなる。一
方、比誘電率及び熱伝導率が高く、熱膨張率が前記集積
回路チップのそれと略同等であるＡｌＮ等のセラミック
ス材料を用いて前記放熱体が形成され、ＷやＭｏ等を用
いて前記放熱体内部に形成・埋設された複数個の容量取
得用電極が前記バンプまたはＴＡＢ方式により前記電源
層及びグランド層に接続される。すると前記複数個の容
量取得用電極とこれらの間に介装された前記セラミック
ス層とを含んで、前記キャパシタが前記放熱体内に一体
的に構成されることとなる。このため伝播遅延や伝送損
失の発生が抑制され、高速化に対応し得ると共に、高周
波領域における信号特性を高め得ることとなる。また高
精度を要するパッケージが小形になるため、製造が容易
となり、コストを削減し得ることとなる。またコンデン
サを後付けする手間が省略されると共に、前記内蔵キャ
パシタにより前記集積回路チップ等から発生するノイズ
が減少し、前記集積回路の高機能化に対応し得ることと
なる。また前記放熱体と前記集積回路チップとが密接さ
れ、該集積回路チップから発生する熱が前記放熱体を介
して確実に放散され、この発熱による故障が減少し、前
記集積回路チップの高密度化に対応し得ると共に、信頼
性を確保し得ることとなる。
【００１３】
【実施例及び比較例】以下、本発明に係る多層配線基板
の実施例を図面に基づいて説明する。なお、従来例と同
一機能を有する構成部品には同一の符号を付すこととす
る。図１は本発明に係る多層配線基板の実施例を模式的
に示した断面図であり、図中２１は基板を示している。
基板２１はガラスまたはポリイミド樹脂材料を用いて略
直方体形状に形成されており、この内部にはＬＳＩチッ
プ４０や放熱体３０が挿入される空胴部２９が形成され
ている。基板２１内の所定箇所にはＡｇやＣｕ等の導電
性材料を用いて形成された複数個の電源層２２、グラン
ド層２３が埋設されており、各電源層２２、各グランド
層２３はビアホール２４を介して相互に接続されてい
る。また電源層２２、グランド層２３の一端部近傍はビ
アホール２４を介し、基板２１上面に形成された複数個
の電源用ピン２５ａ、接地用ピン２５ｂにそれぞれ接続
されている。また電源層２２、グランド層２３の他端部
側はビアホール２４を介し、基板２１の中段部２１ａに
形成された複数個のパッド２６にそれぞれ接続されると
共に、基板２１下部に形成された複数個のパッド２８に
接続されている。さらに電源層２２とグランド層２３と
の間にはＡｇやＣｕ等の材料を用いて形成された複数個
の入出力用信号線層（図示せず）が埋設されており、こ
れら入出力信号線層の基板２１側面近傍にはタイバー
（図示せず）が構成されている。このタイバー近傍の入
出力信号線層はビアホール（図示せず）を介し、基板２
１上面に形成された複数個の信号入力用ピン２５ｃ、信
号出力用ピン２５ｄに接続される一方、前記タイバーの
反対側における入出力信号線層はビアホール（図示せ
ず）を介して複数個のパッド２６にそれぞれ接続されて
いる。
【００１４】図７に示したものと同様、空胴部２９の略
中央には例えばＣＭＯＳ形のＬＳＩチップ４０が配設さ
れており、複数個のボンディングワイヤ２６ａ及びパッ
ド２６を介し、ＬＳＩチップ４０におけるｐＭＯＳ素子
のＳｉ基板及びソース電極（共に図示せず）は電源層２
２に、ｎＭＯＳ素子のＳｉ基板及びソース電極（共に図
示せず）はグランド層２３に、両素子のゲート電極（図
示せず）は前記入力用信号線層に、両素子のドレイン電
極（図示せず）は前記出力用信号線層にそれぞれ接続さ
れている。これら基板２１、電源層２２、グランド層２
３、前記入出力用信号線層等を含んでパッケージ２０が
構成されている。
【００１５】基板２１の下方及び空胴部２９には放熱体
３０が配設され、放熱体３０は比誘電率が高く、かつ熱
伝導性に優れたＡｌＮ等を用いて略断面凸形状に形成さ
れており、放熱体３０内部全体に亙る所定箇所にはＷや
Ｍｏ等の材料を用いて形成された複数個の容量取得用電
極３１ａ、３１ｂが埋設されている。各容量取得用電極
３１ａ、３１ｂはビアホール３２を介してそれぞれ接続
されると共に、放熱体３０上部に形成されたパッド３４
に接続されている。これら放熱体３０部分を含む容量取
得用電極３１ａ、３１ｂにより、伝送信号に寄生するノ
イズを除去するためのキャパシタ３３が放熱体３０に一
体的に構成されている。
【００１６】パッド２８とパッド３４とはバンプ３５
ａ、３５ｂにより加熱圧着されており、各容量取得用電
極３１ａがビアホール３２、バンプ３５ａ、ビアホール
２４を介して電源層２２に接続され、各容量取得用電極
３１ｂがビアホール３２、バンプ３５ｂ、ビアホール２
４を介してグランド層２３に接続されている。またパッ
ケージ２０と放熱体３０との間にはエポキシ樹脂等の封
止体３６が充填されており、水等の侵入が防止されると
共に、パッケージ２０と放熱体３０とが強固に接続され
るようになっている。また放熱体３０側面と基板２１側
面とにはこれらが接触しないように隙間２８ｂが設けら
れ、また放熱体３０上部はＬＳＩチップ４０に密接して
おり、ＬＳＩチップ４０等から発生した熱が放熱体３０
を介して下方へ放散されるようになっている。また空胴
部２９はキャップ２９ａにより気密状態に封止されてお
り、ＬＳＩチップ４０が外部環境から保護されるように
なっている。これらＬＳＩチップ４０、パッケージ２
０、放熱体３０等を含んでピングリッドアレイ型の多層
配線基板１０が構成されている。
【００１７】また図２に示したように別の実施例では、
放熱体３０の下部における所定箇所のみに複数個の容量
取得用電極３１ａ、３１ｂが埋設されたものであっても
よい。
【００１８】また図示しないが、さらに別の実施例では
上記ピングリッドアレイ型のものにおける電源用ピン２
５ａ、接地用ピン２５ｂ、信号入出力用ピン２５ｃ、２
５ｄに替え、これら各用途別のハンダボールがそれぞれ
形成されたボールグリッドアレイ型のものであってもよ
い。
【００１９】このように構成された多層配線基板１０を
製造する場合、パッケージ２０は所定厚さのガラスまた
はポリイミド樹脂等のテープにＡｇまたはＣｕ等の金属
ペーストとを用いて所定形状に印刷して積層し、所定の
低い温度で焼成して製造する。一方、放熱体３０は所定
厚さのＡｌ2 Ｏ3 系またはＡｌＮ系等のセラミックステ
ープにＷまたはＭｏ等の金属ペーストを用いて所定形状
に印刷して積層し、所定の高い温度で焼成して製造す
る。
【００２０】以下にこのように構成された多層配線基板
１０を用い、放熱体３０のキャパシタ３３におけるキャ
パシタンス、及び多層配線基板１０における信号の伝播
遅延時間とスイッチングノイズとを測定した結果につい
て説明する。図２に示した多層配線基板１０を用い、放
熱体３０の材質をＡｌＮ、セラミックステープの面積Ｓ
を約４５ｍｍ2 、容量取得用電極３１ａ、３１ｂの数量
を各２個（容量取得用電極３１ａ、３１ｂに挟まれるＡ
ｌＮセラミックステープ数ｎは３個）、容量取得用電極
３１ａ、３１ｂに挟まれる放熱体３０部分としてのＡｌ
Ｎセラミックステープの厚さｄを約０．２ｍｍに設定す
ると共に、ビアホール３２の断面積が放熱体３０の最大
断面積に比べて十分小さく設定し、キャパシタ３３のキ
ャパシタンスを約７８８．９ｐＦとした。この値は一般
に下記の数式で表されるＣn の値として求めることがで
きる。 Ｃn ＝εr εo Ｓ／ｄ（ｎ−２）（単位Ｆ） ただし、Ｃn ：ｎ枚のセラミックテープを重ねたときの
キャパシタンス εr ：比誘電率 εo ：真空中における誘電率（８．８５４×１０-12 ） Ｓ ：ＡｌＮセラミックステープの面積 ｄ ：シート厚 図３は信号の伝播遅延時間及びスイッチングノイズを測
定するのに用いる多層配線基板のシミュレーション回路
を概略的に示した回路図であり、図中４１は出力バッフ
ァ側のＬＳＩチップ、２０はパッケージ、４２は入力ド
ライバ側のＬＳＩチップをそれぞれ示している。図１の
説明において既に述べたように、ＬＳＩチップ４１には
ｐＭＯＳ素子４１ａ、ｎＭＯＳ素子４１ｂが配設されて
おり、ゲート電極４１１ａとゲート電極４１１ｂとは接
続されて信号入力側に導かれている。またｐＭＯＳ素子
４１ａのソース電極４１３ａ及びＳｉ基板（図示せず）
は電源層２２を介して５Ｖの電源４３に接続され、また
両素子４１ａ、４１ｂのドレイン電極４１２ａ、４１２
ｂは接続点４７ａを介して接続され、さらにｎＭＯＳ素
子４１ｂのソース電極４１３ｂはグランド層２３に接続
され、グランド層２３はアース４４に接続されている。
また接続点４７ａはパッド２６、ボンディングワイヤ２
６ａ等を介して信号線層４５に接続され、信号線層４５
はタイバー４６に接続される一方、接続点４７ｂを介し
てＬＳＩチップ４２におけるｐＭＯＳ素子４２ａのゲー
ト電極４２１ａと、ｎＭＯＳ素子４２ｂのゲート電極４
２１ｂとに接続されている。ｐＭＯＳ素子４２ａのソー
ス電極４２３ａ及びＳｉ基板（図示せず）は５Ｖの電源
４３に接続され、また両素子４２ａ、４２ｂのドレイン
電極４２２ａ、４２２ｂは接続点４７ｃを介して接続さ
れ、さらにｎＭＯＳ素子４２ｂのソース電極４２３ｂは
アース４４に接続されており、接続点４７ｃは信号出力
側に導かれている。
【００２１】このように構成されたシミュレーション回
路では、電源４３からの出力電圧がドレイン電極４１２
ａ、４１２ｂから取り出される際、ゲート電極４１１
ａ、４１１ｂに同時に印加された入力信号が低電位のと
きは高電位となる一方、入力信号が高電位のときは低電
位となってＬＳＩチップ４１からパッケージ２０側に出
力される。次にこれらの信号がパッド２６、ボンディン
グワイヤ２６ａ、信号線層４５等を通ってＬＳＩチップ
４２に導入され、ＬＳＩチップ４１と同様の経過をたど
って出力される。
【００２２】このように構成されたシミュレーション回
路を用い、ネットワークアナライザ等の計測器やＰＳＰ
ＩＣＥ等の回路シュミレータソフトウェアを用いて信号
の伝播遅延時間及びスイッチングノイズを測定した結果
について説明する。シュミレーション条件は下記の表１
に示した。
【００２３】
【表１】
【００２４】また電源層２２、ボンディングワイヤ２６
ａ及びパッド２６、グランド層２３の長さＬ1 は約２．
０ｍｍ、信号線層４５の長さＬ2 は約２０ｍｍ、タイバ
ー４６の長さＬ3 は約１０ｍｍにそれぞれ設定した。ま
たこれらの幅Ｗは約１８０μｍ、電源層２２、ボンディ
ングワイヤ２６ａ及びパッド２６、グランド層２３間の
距離Ｓは約５０μｍに設定した。また基板２１（図２）
と、電源層２２、ボンディングワイヤ２６ａ及びパッド
２６、グランド層２３、信号線層４５、タイバー４６
は、実施例１のものではガラスとＡｇ、実施例２のもの
ではポリイミド樹脂とＣｕの材料をそれぞれ用いた。ま
た比較例１のものではＡｌＮとＷ、比較例２のものでは
Ａｌ2 Ｏ3 とＷの材料をそれぞれ用いた。これらの材料
特性を表１に併せ示した。
【００２５】図５は実施例及び比較例に係るシミュレー
ション回路を用い、入力信号がＬＳＩチップ４１、パッ
ケージ２０、ＬＳＩチップ４２を伝播したときのシミュ
レーション結果を示した出力信号波形の曲線図である。
またこの曲線図に基づき、図４に示したように信号電圧
の５０％に相当する電圧が発生した位置（５０％応答遅
延）を基準としてそのときの入力信号に対する出力信号
から求めた伝播遅延時間、及び比較例１のものを１００
とした場合の相対的遅延率を表２に示した。
【００２６】
【表２】
【００２７】この結果から明らかなように、比較例１の
ものに比べて実施例１、２のものでは相対的遅延率が約
５９〜７２％に減少した。
【００２８】また図６は実施例及び比較例に係るシミュ
レーション回路を用い、入力信号がＬＳＩチップ４１、
パッケージ２０、ＬＳＩチップ４２を伝播したときのシ
ュミレーション結果を示したスイッチングノイズの曲線
図である。この図から明らかなように、比較例１、２の
ものに比べて実施例１、２のものではスイッチングノイ
ズ△Ｖが小さくなった。
【００２９】上記結果及び説明から明らかなように、実
施例に係る多層配線基板１０では、ノイズ除去用のキャ
パシタ３３が放熱体３０に内蔵され、ＬＳＩチップ４０
を収容するパッケージ２０に放熱体３０がバンプ３５
ａ、３５ｂを介して接続されているので、比誘電率や焼
成温度が比較的低いガラスやポリイミド樹脂等の材料を
用いて形成された基板２１と、インピーダンスや耐熱性
が比較的低いＡｇやＣｕ等の材料を用いて基板２１内に
形成・埋設された入出力用信号線層、電源層２２、グラ
ンド層２３等とを含んでパッケージ２０が構成される。
一方、比誘電率及び熱伝導率が高く、熱膨張率がＬＳＩ
チップ４０のそれと略同等であるＡｌＮ等のセラミック
ス材料を用いて放熱体３０が形成され、ＷやＭｏ等を用
いて放熱体３０内部に形成・埋設された複数個の容量取
得用電極３１ａ、３１ｂがバンプ３５ａ、３５ｂにより
電源層２２及びグランド層２３に接続される。すると複
数個の容量取得用電極３１ａ、３１ｂとこれらの間に介
装された放熱体３０の部分とを含んで、キャパシタ３３
が放熱体３０内に一体的に構成される。このため伝播遅
延や伝送損失の発生が抑制され、高速化に対応すると共
に、高周波領域における信号特性を高めることができ
る。また高精度を要するパッケージ２０が小形になるた
め、製造が容易となり、コストを削減することができ
る。またコンデンサを後付けする手間が省略されると共
に、内蔵キャパシタ３３によりＬＳＩチップ４０等から
発生するノイズが減少し、ＬＳＩチップ４０の高機能化
に対応することができる。また放熱体３０とＬＳＩチッ
プ４０とが密接され、ＬＳＩチップ４０から発生する熱
が放熱体３０を介して確実に放散され、この発熱による
故障が減少し、ＬＳＩチップ４０の高密度化に対応する
と共に、信頼性を確保することができる。
【００３０】なお上記実施例ではパッド２６、３４の接
合にバンプ３５ａ、３５ｂを用いたが、別の実施例では
ＴＡＢを用いてもよい。
【００３１】
【発明の効果】以上詳述したように本発明に係る多層配
線基板にあっては、ノイズ除去用のキャパシタが放熱体
に内蔵され、集積回路チップを収容するパッケージに前
記放熱体がバンプ、あるいはＴＡＢ接続されているの
で、比誘電率や焼成温度が比較的低いガラスやポリイミ
ド樹脂等の材料を用いて形成された基板と、インピーダ
ンスや耐熱性が比較的低いＡｇやＣｕ等の材料を用いて
前記基板内に形成・埋設された入出力用信号線層、電源
層、グランド層等とを含んで前記パッケージが構成され
る。一方、比誘電率及び熱伝導率が高く、熱膨張率が前
記集積回路チップのそれと略同等であるＡｌＮ等のセラ
ミックス材料を用いて前記放熱体が形成され、ＷやＭｏ
等を用いて前記放熱体内部に形成・埋設された複数個の
容量取得用電極が前記バンプまたはＴＡＢ方式により前
記電源層及びグランド層に接続される。すると前記複数
個の容量取得用電極とこれらの間に介装された前記セラ
ミックス層とを含んで、前記キャパシタが前記放熱体内
に一体的に構成される。このため伝播遅延や伝送損失の
発生が抑制され、高速化に対応すると共に、高周波領域
における信号特性を高めることができる。また高精度を
要するパッケージが小形になるため、製造が容易とな
り、コストを削減することができる。またチップコンデ
ンサ等を後付けする手間が省略されると共に、前記内蔵
キャパシタにより前記集積回路チップ等から発生するノ
イズが減少し、前記集積回路チップの高機能化に対応す
ることができる。また前記放熱体と前記集積回路チップ
とが密接され、該集積回路チップから発生する熱が前記
放熱体を介して確実に放散され、この発熱による故障が
減少し、前記集積回路チップの高密度化に対応すると共
に、信頼性を確保することができる。
【図面の簡単な説明】
【図１】本発明に係る多層配線基板の実施例を模式的に
示した断面図である。
【図２】別の多層配線基板の実施例を模式的に示した断
面図である。
【図３】信号の電波遅延度合いを測定するのに用いる多
層配線基板のシミュレーション回路を概略的に示した回
路図である。
【図４】信号電圧比が５０％のとき、入力信号に対する
出力信号の伝播遅延時間を説明するために模式的に示し
た曲線図である。
【図５】実施例及び比較例に係るシミュレーション回路
を用い、入力信号がＬＳＩチップ４１、パッケージ２
０、ＬＳＩチップ４２を伝播したときのシミュレーショ
ン結果を示した出力信号波形の曲線図である。
【図６】実施例及び比較例に係るシミュレーション回路
を用い、入力信号がＬＳＩ、パッケージを伝播したとき
のシュミレーション結果を示したスイッチングノイズ
（△Ｖ）の曲線図である。
【図７】集積回路チップからの発生熱を外部に放散させ
るための放熱体を備えると共に、ノイズ除去用のキャパ
シタがパッケージに内蔵された従来のピングリッドアレ
イ型の多層配線基板を模式的に示した断面図である。
【符号の説明】
１０ 多層配線基板 ２０ パッケージ ３０ 放熱体 ３３ キャパシタ ３５ａ、３５ｂ バンプ ４０ ＬＳＩチップ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ノイズ除去用のキャパシタが放熱体に内
    蔵され、集積回路チップを収容するパッケージに前記放
    熱体がバンプ、あるいはＴＡＢ（Taped Automated Bon
    d）接続されていることを特徴とする多層配線基板。
JP6285269A 1994-11-18 1994-11-18 多層配線基板 Pending JPH08148601A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278480B1 (en) 1997-02-07 2001-08-21 Canon Kabushiki Kaisha Compound eye camera system
JP2007258478A (ja) * 2006-03-23 2007-10-04 Rohm Co Ltd 複合回路部品およびこれを備える半導体装置
CN105472877A (zh) * 2015-09-22 2016-04-06 乐健集团有限公司 带有导热且电绝缘的微散热器的印刷电路板及其制备方法
CN106028630A (zh) * 2016-07-28 2016-10-12 广东欧珀移动通信有限公司 电路板和具有其的移动终端

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