KR100378511B1 - 집적회로용볼그리드어레이패키지 - Google Patents

집적회로용볼그리드어레이패키지 Download PDF

Info

Publication number
KR100378511B1
KR100378511B1 KR1019950020751A KR19950020751A KR100378511B1 KR 100378511 B1 KR100378511 B1 KR 100378511B1 KR 1019950020751 A KR1019950020751 A KR 1019950020751A KR 19950020751 A KR19950020751 A KR 19950020751A KR 100378511 B1 KR100378511 B1 KR 100378511B1
Authority
KR
South Korea
Prior art keywords
bga
plane
vss
package
vdd
Prior art date
Application number
KR1019950020751A
Other languages
English (en)
Other versions
KR960005968A (ko
Inventor
에릭셀나
Original Assignee
선 마이크로시스템즈 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 선 마이크로시스템즈 인코퍼레이티드 filed Critical 선 마이크로시스템즈 인코퍼레이티드
Publication of KR960005968A publication Critical patent/KR960005968A/ko
Application granted granted Critical
Publication of KR100378511B1 publication Critical patent/KR100378511B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

3층 BGA 패키지는 상부 및 하부 BGA 패키지 트레이스 사이에 배치되는 BGA Vss 평면을 포함하며, BGA 패키지의 외부 주변상의 상부 및 하부 BGA 패키지 Vss 트레이스를 또한 포함한다. 바이어는 BGA Vss 평면을 상부 및 하부 BGA 패키지 Vss 트레이스에 전기적 및 열적으로 접속한다. 다른 바이어들은 BGA 패키지의 상부 및 하부 표면상에 Vdd 및 신호 트레이스로 부터 Vdd 및 IC 신호를 전기적으로 접속한다. BGA 패키지 하부 트레이스에 접속되는 솔더 볼은 시스템 PCB상에 트레이스를 매칭시키기 위하여 결합된다. 주변 Vss 트레이스, 바이어 및 솔더 볼들은 BGA Vss 평면에서의 전류흐름을 유지하는데 도움을 준다. BGA 패키지내의 IC에 의하여 감소되는 전류를 위하여 저 임피던스 전류 복귀경로 (및 그래서 감소된 접지 바운스 및 감소된 IC 신호 지연 시간)을 추가로 제공하기 위하여, BGA Vss 평면이 열 싱킹을 제공한다. 4층 BGA 패키지는 BGA 패키지의 하부 표면상에서의 BGA Vss 평면과 트레이스를 중간에 위치하는 BGA Vdd 평면을 더 제공한다. 대칭인 2개의 인쇄회로기판 재료로 부터 제조되는 본 실시예는 IC 전류 싱킹 뿐만 아니라 IC 전류 소오싱을 위하여 접지 바운스를 감소시키고 종래기술의 BGA 패키지와 비교하여 열 분산에 있어서 거의 100%의 개선을 제공한다.

Description

집적회로용 볼 그리드 어레이 패키지
본 발명은 집적회로의 패키지화, 특히 고속 집적회로용 볼 그리드 어레이 패키징에서 열 및 전기적인 특성의 개선에 관한 것이다.
집적회로("IC")는 인쇄회로기판("PCB")상에 후에 장착하기 위하여 전형적으로 에폭시 또는 세라믹 오버몰드(overmold)내에 장착되는 반도체 기판상에 제조된다. 제조기술이 개선됨에 따라, IC들은 증가된 복잡성 및 증가된 수의 입출력 리드("핀아우트")를 구비한 회로를 포함하는 추세이다. 더욱이, 주어진 크기의 IC 다이상에 더욱 많은 트랜지스터들이 제조되기 때문에, IC로 부터의 열을 분산시키는 것이 더욱 중요한 문제가 되고 있다.
상대적으로 작은 패키지 면적에서 IC에 많은 수의 핀아우트를 제공하기 위한 하나의 패키징 시스템이 볼 그리드 어레이("BGA") 패키지로서 알려지고 있다. 제1도는 모토롤라 주식회사에 의하여 판매가 촉진되고 있는 소위 OMNITM시스템과 유사한 표준 2층 BGA 장착 시스템을 기술한다. 이 시스템에서, BGA 패키지(2)는 상부 BGA 패키지 도전 트레이스(8A, 8B, 8C)를 하부 BGA 패키지 도전 트레이스(10A, 10B, 10C)에 접속시키는 도전 및/또는 열 비아(6A, 6B, 6C)들을 가지는 이중면 구리 코팅 인쇄회로기판("PCB")(4)을 포함한다. 8A 트레이스와 8B 트레이스는 각각 도우넛 형상이며, 이에 대응하는 10A 및 10B 트레이스도 그러하다. 다양한 비아들이 바람직하게는 동일하며 도전 또는 열 비아들로서 상호 교체가능하다.
BGA 패키지는 또한 패키지 될 IC다이(12)와 하부도전 트레이스(10A, 10B,10C)와 접촉하는 복수의 용융가능 솔더 볼(14A, 14B, 14C)(solder ball)들을 포함한다. 상부 및 하부 BGA 패키지 트레이스들(8A, 8B, 8C, 10A, 10B, 10C)은 BGA PCB(4)의 구리 코팅 상부 및 하부표면을 에칭하여 형성된다. 파선(16)으로 도시된 오버몰드는 IC다이(12)를 밀봉하여 보호한다. 물론 오버몰드(16)는 제1도에 기술된 것보다 BGA패키지(2)의 상부 표면의 더 크거나 적은 부분에 걸쳐서 확장될 수 있는 크기를 가질 수 있다.
패키지(2)는 결과적으로 시스템 인쇄회로기판("PCB")(18)에 접합되고, 그 상부표면은 다양한 솔더 볼(14A, 14B, 14C)과 접촉하는 도전 트레이스(20A, 20B, 20C)를 포함한다. 그래서, 제1도는 수직으로 이격되어 있는 BGA 패키지(2)와 시스템 PCB(18)를 도시하지만, 실제로는 적외선 리플로우 처리가 솔더 볼을 녹여서 솔더 볼과 시스템 PCB 트레이스는 서로에 접촉하여 위치한다. 용해시, 솔더 볼은 다양한 BGA 패키지 트레이스(10A, 10B, 10C)를 다양한 시스템 PCB 트레이스(20A, 20B, 20C)에 전기적 및 기계적으로 결합한다. 다양한 솔더 볼들은 인접하는 볼들이 수평으로 대략 0.050" 내지 0.060" (1.3mm 내지 1.5mm)의 간격으로 떨어져 상대적으로 치밀한 매트릭스 형태로 배열될 수 있다. 결과적으로, BGA 패키지(2)는 치밀한 패턴의 핀아우트 접속을 IC(12)에 제공할 수 있다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 IC(12)가 유효 저항 및 커패시터 소자뿐만 아니라 바이폴라 또는 금속-온-반도체("MOS") 트랜지스터와 같은 다양한 반도체 장치를 포함할 수 있다는 것을 알 것이다. 이러한 트랜지스터들과 소자들은 상부 전원(Vdd) 및 하부전원(Vss)(통상적으로 접지)에 접속되는하나 이상의 회로를 형성한다.
22, 24와 같은 접속 와이어들은 IC(12)상에 형성된 패드(도시되지 않음)를 BGA 구조(2)의 상부표면상에 코팅된 구리를 에칭하는 형성되는 BGA 패키지 트레이스 또는 평면에 전기적으로 접속한다. 예를 들어, 접속 와이어(22)는 도전 비아(6A)에 접속하는 BGA 패키지 Vdd 상부 평면 트레이스(8A)에 접속하고, 도전 비아(6A)는 솔더 볼(14A)에 접속하는 BGA 패키지 Vdd 하부 평면 트레이스(10A)에 접속한다. 하부시스템 PCB(18)상에서 하나이상의 PCB 트레이스(20A)는 시스템 PCB(18)에 접속되는 Vdd 파워 소스에 접속한다. 유사한 방법으로, 하나 이상의 접속 와이어(도시되지 않음)는 IC(12)를 시스템 PCB(18)상의 Vss에 접속한다.
유사하게, 접속 와이어(24)는 비아(6B)에 접속되는 상부 신호 BGA 패키지 트레이스(8B), BGA 패키지 하부 신호 트레이스(10B) 및 신호 솔더 볼(14B)에 접속된다. 시스템 PCB(18)상에서, 시스템 PCB 트레이스(20B)는 IC(12)로 또는 IC(12)로부터 전기신호를 접속한다. 다른 접속 와이어가 있지만 설명의 편의를 위하여 도시되지 않았다. 물론, IC(12)는 다양한 시스템 PCB(18) 신호 트레이스와의 접촉을 위하여 다양한 접속와이어, 상부 BGA 패키지 트레이스, 비아, 하부 BGA 패키지 트레이스에 의하여 다양한 다른 신호 솔더 볼에 접속된다.
제 1도에 도시된 것처럼, IC(12)의 하부 기판 표면은 BGA 패키지 IC 다이 평면(8C)에 접속되고, BGA 패키지 IC 다이 평면(8C)은 다양한 비아(6C)들을 통하여 솔더 볼(14C)이 부착되는 BGA 패키지 하부 표면 Vss 평면(10C)에 접속한다. 언급한 것처럼, 일반적으로 IC(12)에 대한 Vss접속은 Vdd에 대한 접속과 관련하여 여기에서 기술된 것과 유사한 방법으로 Vss IC 패드, 접속와이어, 트레이스, 비아, 트레이스 및 솔더 볼들을 통하여 이루어진다. 하부 시스템 PCB(18)는 솔더 볼(14C)을 포함하는, 그러한 Vss 솔더볼에 전기적으로 접속하는 시스템 PCB Vss 접지 평면(20C)을 포함한다.
BGA 패키지(2)는 PCB(4)가 대칭이며 상대적으로 값싼 상품이기 때문에 제조함에 있어서 상대적으로 경제적이다. 이때 대칭이라 함은, PCB(4)가 통상 FR4 물질로서 언급되는 전형적인 에폭시 유리 코어(22)의 상부 및 하부 표면상에 구리 코팅되어 제조된다. (상부 및 하부 BGA 패키지 트레이스 또는 평면(8A, 8B, 8C, 10A, 10B, 10C)이 구리코팅으로 형성된다.) 선택적으로, 코어(22)는 통상 프리-프레그(pre-preg)라 명명되는 접착형 수지로 부터 제조될 수 있다.
PCB(4)는 다양한 솔더 볼이 해당 시스템 PCB 트레이스로 접합하기 위하여 적절하게 맞추도록 충분한 강도를 가지는 것이 중요하다. 결과적으로, 제1도에서의 코어(22)의 수직 두께는 통상적으로 적어도 0.02" 내지 0.03"이 된다(0.5mm 내지 0.8mm).
비록 제 1도의 BGA구성이 저렴하게 제조할 수 있는 장점이 있지만, 여러가지 단점을 가지고 있다. 특히, BGA(4)는 IC(12)로 또는 IC(12)로 부터의 전류 서지를 위한 양호한 신호 평면을 제공하지 못하며, IC(12)에 의하여 발생된 열을 분산시키기에 적합하지 않다. BGA 구조(4)와 관련된 상대적으로 열악한 전기 및 열적 성능은 IC(12)가 고밀도, 고주파수 디지탈회로를 포함할 때 분명해진다. 기본적으로 이러한 성능상의 단점은 PCB(18)상의 유효 시스템 Vss와 Vdd 평면이 실제 효과적이되기에는 IC(12)로부터 너무 떨어져 있기 때문에 발생한다.
열적으로, 시스템 PCB Vss 평면(20C)이 IC(12)에 의하여 분산된 열을 낮추고 비아(6C)를 통하여 하부로 도전된다고 하더라도, 시스템 PCB Vss 평면은 양호한 분산을 하기 위해서는 너무 멀리 떨어져있다. 제1도의 종래 기술의 구성은 약 35℃/W의 열 저항(θja)을 가지며, 이것은 1와트 분산의 증가 동안에 IC 다이(12)의 접합온도가 35℃ 증가한다는 것을 의미한다. 결과적으로, IC(12)는 과열되거나, 부피가 크거나 또는 상대적으로 비싼 열 감소장치를 요한다. 이와는 달리, IC(12)는 분산을 줄이기 위하여 더 낮은 균등한 듀티 싸이클에서 작동되도록 하여, 종래기술의 2층 BGA 패키지와 관련된 불량한 열 특성 때문에 IC(12)성능을 희생하게한다.
전기적으로, 시스템 PCB Vdd 평면(20A)로부터 시스템 Vss 평면(20C)을 통하여 IC(12)까지의 그리고 그 역으로의 전류경로는 단순하게 너무 길다. 이후에 기술될 것처럼, 이러한 긴 경로 길이는 IC(12)내의 Vdd 및 Vss 전위가 전류 서지(current surge)동안에 허용할 수 없는 범위까지 변하게 한다. 발생하는 것은 유효 인덕턴스(L)가 상대적으로 긴 전원 공급전류 경로와 직결로 존재한다. 커다란 상호 인덕턴스는 일부 과도 서지 접지 전류(transient surge ground current)가 시스템 PCB 평면을 통하지 않고, 바람직하지 않게 IC(12)를 통해서 복귀하도록 나타낼 수 있다. 이러한 IC(12) 과도 서지 전류 흐름은 IC(12)내의 다양한 회로들 사이에서 접지 바운스(bounce) 및 누화를 야기할 수 있다. 추가로, 유효 인덕턴스(L)는 IC(12)를 통하여 전파하는 신호를 위하여 바람직하지 않는 시간 지연에 대한 원인이 된다.
특히, IC 칩 상에서의 신호 노드와 신호 복귀 접지 평면 사이의 과도하게 긴 경로는 그들 사이의 유효 직렬 인덕턴스(L)를 증가시킨다. 그러한 경로를 통하여 전류 스파이크가 존재시에, IC(12)내의 Vss 패드 및/또는 Vdd 패드에서의 전압은 공칭 DC전압으로부터 벗어나거나 "바운스"한다.
예를 들어, IC(12)내 제조되는 고속의 CMOS 디지탈 회로를 위한 상대적으로 긴 전류 복귀경로의 효과를 고려해보자. 회로의 출력단은 전형적으로 Vdd 및 Vss사이에서 직렬로 접속되는 PMOS 풀업 및 NMOS 풀다운 트랜지스터를 포함한다. 디지탈 "1"을 출력할 때, NMOS 트랜지스터는 오프이고, PMOS트랜지스터는 온이며, 회로는 PMOS 트랜지스터를 통하여 Vdd로부터 Vss에 접속된 출력부하로 전류를 공급한다. 디지털 "0"을 출력할 때, PMOS트랜지스터는 오프, NMOS 트랜지스터는 온이며 출력 부하로부터의 전류를 줄인다.
그러나 이러한 CMOS 전류가 "1"에서 "0"으로 또는 그 역으로 상태를 변화시킬 때, 짧은 간격동안 AMOS와 AMOS 트랜지스터가 불완전한 스위친 때문에 동시에 온 상태일 수 있다. 양 트랜지스터가 전이 동안에 온일 때, 회로를 통한 전류에서의 급격한 변화(또는 "스파이크")(di/dt)가 발생할 수 있다. 직렬 인덕턴스(L)의 존재시, 전류 스파이킹은 IC(12)상에서의 Vdd 및/또는 Vss에서 나타나는 전압에서의 L(di/dt=dV/dt) 변화 또는 "바운스"를 야기한다. 접지 바운스는 IC(12)내의 Vdd 및/또는 Vss를 위한 이러한 dV/dt로 부터의 결과이다.
IC(12)내에서의 전압 바운싱은 CMOS 트랜지스터가 "1" 전압상태에서 와는 대조적으로 "0" 전압상태 근처에서 에러를 위한 더 적은 잡음 면역(immunity) 마진을 나타내기 때문에 "0"에서 "1"로의 전이에서의 약간의 문제를 가진다. 이러한 이유 때문에, IC(12)내의 저 인덕턴스 임피던스 Vss 경로가 유지되도록 하는 것이 특히 중요하다.
출력 전압파형에서의 오버슈트 및 언더슈트의 생성에 추가로, 접지 바운스는 디지탈 스위칭 신뢰성을 열화시킬 수 있다. 이러한 열화는 IC(12)내에서의 Vdd 또는 Vss에서의 변화가 CMOS 트립 포인트를 변경할 수 있기 때문에 발생한다.
일반적으로, 제1도의 구성은 IC(12)상의 신호 출력 패드와 Vss사이의 약 250Ω의 출력 임피던스를 나타낸다. 250Ω출력 임피던스는 50Ω내지 75Ω영역에서의 임피던스에 의하여 특징되는 시스템 PCB에 적합하도록 하기에는 바람직하지 않게 높다. 그 결과 생기는 임피던스 부정합은 BGA 패키지로부터 시스템 PCB로 접속되는 신호에 대한 오버슈트와 링잉(ringing)을 가져온다. 또한 제 1도의 구성은 대략 12 nh 내지 15nh의 유효 직렬 인덕턴스와 약 1.2pF의 신호 출력패드에서의 등가 출력 션트 커패시턴스를 나타낸다.
주지한 바와 같이, 직결 인덕턴스는 특히 상대적인 광 용량성 부하가 구동될때, IC(12)신호에서 오버슈트와 링잉을 발생한다. 더욱이, 제1도의 2층 BGA 패키지와 관련된 직결 인덕턴스와 션트 커패시턴스는 바람직하지 않게 수 나노초만큼 IC(12)를 통과하는 신호를 지연시킬 수 있다. 만약 IC(12)가 (예, 동작 주파수가 대략 30MHz보다 큰)고속 스위칭장치를 포함한다면, 수 나노초의 BGA 패키지-부과 시간 지연은 용인될 수 없다.
요약하면, 개선된 열적 그리고 전기적 특성을 가지는 BGA 패키지, 특히 고속 디지탈 IC가 요구된다. 접지 바운스를 줄이고 IC 동작 신뢰성을 향상시키기 위하여, BGA 패키지는 거의 50Ω출력 임피던스와 감소된 유효직결 인덕턴스를 나타내야한다. 더욱이, 일반적인 대칭 PCB 재료를 사용하는 BGA 패키지를 제조하는 것이 가능해야한다.
본 발명은 그와 같은 BGA 패키지를 개시한다.
제 1의 3층 실시예에서, 본 발명은 상부 및 하부 BGA 패키지 트레이스 사이에 배치된 BGA Vss 평면을 구비한 BGA 패키지를 제공한다. 또한, 본 실시예는 3층 실시예로 패키지된 IC와 BGA Vss 평면사이의 저 임피던스를 유지하는 것을 돕기 위하여 BGA 패키지의 외부의 주변상에 상부 및 하부 BGA 패키지 Vss 트레이스를 제공한다. 본 실시예는 BGA 패키지의 상부 표면에서 트레이스가 있으며, 중간 BGA Vss 평면이 있고, BGA 패키지의 하부 표면에 트레이스가 있는 3층이다.
추가 BGA Vss 평면은 바람직하게는 BGA 패키지가 제조되는 PCB 재료의 일부분상의 구리 코팅된 표면이다. IC 발생 열은 BGA 패키지 IC 다이 Vss 트레이스에서부터 비아를 통하여 BGA Vss 평면으로, 동일한 비아의 하부 부분을 통하여 BGA 패키지의 하부 표면상의 BGA 패키지 Vss 트레이스로, 또한 하부 시스템 PCB상의 Vss 평면으로 접속된다. BGA Vss 평면은 하부 시스템 PCB 보다는 IC에 더욱 가까우며, 그래서 열저항(θja)을 낮춤으로써 IC 열 감소 기능을 수행한다.
또한 BGA Vss 평면은 하부의 PCB Vss 평면에 의하여 제공되는 것보다 IC에의하여 출력되는 전류를 낮추기 위하여 더욱 근접한 VSS 평면을 제공한다. 이러한 더욱 근접한 Vss 평면의 존재는 IC에 대한 직결 인덕턴스를 감소시키고, 적어도 "1"에서 "0"으로 IC출력신호 전이를 위하여 접지 바운스를 감소시키고 IC를 통한 시간 지연을 감소시킨다. 더욱 근접한 Vss 평면이 직렬 인덕턴스를 감소시키는 동안, IC에 더욱 근접한 Vss 평면 인접부는 Vss로 BGA 패키지 상부 표면 트레이스에 의하여 알 수 있는 것처럼 션트 커패시턴스를 미세하게 증가시킨다. 그러나, 션트 커패시턴스에서의 미세한 증가는 IC에 의하여 보여지는 잡음을 감소하기에 유익한 것으로 나타난다.
본 발명의 더욱 바람직한 실시예는 BGA Vdd 평면이 BGA Vss 평면과 BGA 패키지의 하부 표면상에서의 트레이스의 중간에 제공된다는 점을 제외하면 앞서 기술된 3층 실시예와 유사한 4층 BGA 패키지를 제공한다. 이 실시예는 두 개의 대칭 인쇄회로기판으로부터 제조될 수 있으며 "1"에서 "0" 또한 "0"에서 "1"로의 IC 출력신호 전이를 위한 접지 바운스를 줄일 수 있기 때문에 바람직하다.
BGA Vdd 평면은 하부의 PCB Vdd 평면보다 IC에 상대적으로 더욱 밀접한 평면을 제공하며 "0"에서 "1"로의 출력신호 전이와 같이 IC가 전류를 공급할 때 직렬 인덕턴스를 줄인다. 이러한 "0"에서 "1"로의 전류 바운스 개선은 BGA Vss 평면에 의하여 허용되는 "1"에서 "0"으로 전류 싱킹 개선이며, 열 감소를 개선한다.
짝수 수의 평면을 제공하기 때문에, 4층 실시예는 제조의 편의를 위하여 바람직하다. 이 실시예는 2개의 대칭 이중 코팅 PCB 재료를 사용하여 제조되며, 각 재료상에서의 코팅은 2개의 평면을 제공한다. 이와 같이 본 실시에는 3층 실시예에비하여 제조시에 장점과 경제성에서의 기술적인 장점을 제공한다.
더욱이, 종래 기술의 2층 BGA 패키지와 비교했을 때, 본 발명에 따른 4층 실시예는 약 50%까지 직렬 인덕턴스를 감소시키고, 약 250Ω부터 약 50Ω까지의 유효 출력 임피던스를 줄이며, 약 1.3pF로 션트 커패시턴스를 증가시킨다. 종래기술의 2층 BGA 패키지와 비교하여, 4층 실시예는 패키지된 IC를 통해 약 2ns만큼 시간 지연을 감소시키고, 약 50%만큼 열 분산을 향상시킨다.
본 발명의 다른 특징 및 장점은 첨부 도면과 관련하여 바람직한 실시예가 상세히 기술되는 다음의 설명으로 부터 명확해질 것이다.
제 2도에 도시된 3층의 제 1 실시예에서, 본 발명은 BGA 패키지(50)에 상부 및 하부 BGA 패키지 트레이스(8A, 8B, 8C, 8C' 및 10A, 10B, 10C, 10C')사이에 위치하는 BGA Vss 평면을 제공한다. 이러한 BGA 패키지 트레이스중에서, 본 발명은 BGA 패키지의 바깥 주변부상에 상부 및 하부 BGA 패키지 Vss 트레이스(8C', 10C')를 추가한다. 본 실시예는 BGA 패키지의 상부 표면에 트레이스(8A, 8B, 8C, 8C')가 있고, 중간 BGA Vss 평면(60)이 있고, BGA패키지의 하부 표면에 트레이스(10A, 10B, 10C, 10C')가 있는 3층으로 되어있다.
제 2도의 실시예는 제1도의 2층 실시예와 비교하여 BGA 패키지에서의 열 분산성능을 향상과 부분적으로 전기적인 성능을 향상시킨 것이다. 이러한 개선은 IC 다이(12)에 상대적으로 근접한 BGA Vss 평면(60)을 제공하며 외부의 Vss 평면(8C', 10C')(및 관련 비아(6C')와 외부 솔더 볼(14C'))를 제공한 결과이다. 외부 평면 또는 트레이스(8C', 10C')는 도우넛 형상이며, 평면 또는 트레이스(8C, 10C)가 접속되는 BGA Vss 평면(60)에 의하여 함께 접속된다. 이러한 접속은 전기적 (그리고 열적) 접촉이 생기도록 평면(60)에서의 비아 크기의 구멍을 통하여 긴밀하게 통과하는 비아(6C, 6C')에 의하여 영향을 받는다. 반대로, 모든 다른 비아들(예를 들어, 6A, 6B)은 Vss 평면(60)과 전기적 (그리고 열적) 접촉이 이루어지지 않도록 충분히 큰 평면(60)에서의 과도하게 큰 구멍을 통과한다.
제 1도에서의 경우와 같이, BGA 패키지내에 장착된 IC 다이(12)는 BGA 패키지의 상부 표면상에서 BGA 패키지 IC 다이 Vss 트레이스 또는 평면(8C)에 접속되는 기판을 가진다. 복수의 비아(6C, 6C')는 BGA Vss 평면(60)을 상부 및 하부 BGA 패키지 표면상의 BGA 패키지 IC 다이 Vss 트레이스(8C) 및 외부 주변 트레이스(8C', 10C')에 전기적 및 열적으로 접속한다. Vss 솔더 볼은 하부 BGA 패키지 표면상의 다양한 Vss 트레이스를 하부 시스템 PCB 상의 해당 Vss 평면에 접속한다. 종래기술에서처럼, Vdd 솔더 볼은 하부 BGA 패키지 표면상의 다양한 Vdd 및 신호 트레이스를 하부 시스템 PCG 상의 해당 트레이스 및 평면에 접속한다. Vdd 비아(6A) 및 신호 비아(6B)도 또한 각각의 Vdd의 신호 트레이스(8A, 14A 및 8B, 14B)를 접속한다.
BGA Vss 평면(60)이 Vss 비아(6C, 6C')와 전기적인 접속을 이루지만, Vdd 비아(6A) 또는 신호 비아(6B)와는 전기적인 접촉을 이루지 않는다는 것이 이해된다. 비아(6A, 6B)와 전기적인 접속은 비아의 외벽과 평면(60)에서의 구멍의 내측면사이의 접촉 없이 비아(6A, 6B)가 통과하도록 충분히 큰 BGA Vss 평면(60)에서의 구멍을 통하여 한정함으로써 피해진다. 반대로, Vss 비아(6C, 6C')는 전기적인 접촉을 이룰 평면(60)에서 한정되는 구멍을 통과한다.
추가의 BGA Vss 평면은 바람직하게는 BGA 패키지가 제조되는 PCB 재료의 일부상에 구리 코팅된 표면이다. 제2도서 BGA Vss 평면은 코어가 56으로서 도시된 하나의 대칭 인쇄회로기판 재료(52)상의 하부 구리코팅 또는 코어가 58로서 도시된 하나의 인쇄회로기판 재료(54)상의 상부 구리코팅 중 하나이다. 통상적으로, 코어(56)와 코어(58)는 BGA 패키지(50)를 위한 강도를 제공하기 위하여 적어도 0.02" 내지 0.03" (0.5mm SOWL 0.8mm)의 결합된 두께를 가진다. 실제로, 코어(56)는 BGA Vss 평면(60)을 IC(12)에 더욱 근접하게 위치하도록 하기 위하여 상대적으로 얇은 (예, 0.005" 또는 0.13mm) 재료가 될 수 있다. 바람직하게는, 코어(58)의 두께는 BGA 패키지(50)를 위한 전체적인 강도를 유지하기 위하여, 더욱 얇은 코어(56)를 보충하기 위하여 증가될 수 있다.
열적으로, IC(12)로부터의 열은 BGA 패키지 IC 다이 Vss 트레이스(12)로부터 비아(6C)를 통하여 BGA Vss 평면(60)으로, 동일한 비아의 하부 부분을 통하여 BGA 패키지(50)의 하부 표면상의 BGA 패키지 Vss 트레이스(10C)로 접속된다. 트레이스(10C)로부터, 시스템 PCB(18)상의 Vss 평면(20C)으로의 도전이 발생한다(시스템 PCB(18)에 대한 BGA 패키지의 접합 후). BGA Vss 평면(60)은 하부의 시스템 PCB(18)보다 IC에 상대적으로 더욱 근접하며, 그래서 열을 낮추어 IC(12)가 더욱 낮읒 패키지 온도에서 동작하도록 한다. 제 2도에서 기술되는 것처럼 3층 BGA 패키지는 약 20℃/W의 θja를 나타낸다.
전기적으로, BGA Vss 평면(60)은 하부의 PCB Vss 평면(20C)에 의하여 제공되는 것보다 IC(12)에 의하여 출력되는 전류를 낮추기 위하여 더욱 근접하며 더 낮은 임피던스 Vss 평면을 제공한다. 이러한 Vss 평면을 IC(12)에 더욱 근접하게 하도록 하는 것은 대략 0.1pF만큼 션트 커패시턴스를 약간 증가시킨다. 실제로, 이러한 약간의 커패시턴스 증가는 IC에 더욱 밀접하게 움직이는 작은 디커플링 커패시터를 에뮬레이트함으로써 IC(12)성능을 도울수 있다. 비록 IC 신호 출력패드상에서의 더 많은 션트 커패시턴스가 바람직하지 않지만, 상대적인 증가는 예를 들어 약 1.2pF부터 약 1.3pF까지로 작다.
제 2도에 도시된 것처럼, BGA 패키지(50)의 상부 표면은 중앙 BGA 패키지 IC 다이 Vss 트레이스(8C) 및 주변 BGA 패키지 트레이스(8C') 모두를 제공한다. 언급한 것처럼, 이러한 트레이스(8C, 8C')는 비아(6C, 6C')를 통하여 BGA Vss 평면(60)에 접속되며, BGA 패키지의 하부 표면상의 해당 트레이스(10C, 10C')에 접속되고, 그리고 솔더 볼(14C, 14C')을 통하여 시스템 PCG(18)상의 해당 트레이스(20C, 20C')로 접속된다.
그렇게 접속되면, BGA Vss 평면(60)은 IC(12)에 대한 직렬 인덕턴스를 줄이게 되어, 적어도 "1"에서 "0"으로 전이하는 IC 출력신호를 위하여 접지바운스를 줄인다. 외부 주변 BGA 패키지 트레이스(8C', 10C')와 관련 비아 및 솔더 볼들은 IC(12)와 BGA Vss 평면(60)사이의 저 임피던스를 유지하는데 도움이 되며, 그래서 복귀 전류가 BGA Vss 평면에서 나타나도록 보증할 수 있다. 만약 외부의 BGA 패키지 Vss 트레이스(8C', 10C')와 관련 비아 및 솔더 볼들이 제거된다면, 그렇지 않은 BGA 패키지(50)로부터 활용 가능한 접지 바운스 개선이 대략 40% 범위로 열화를 겪게된다.
"1"에서 "0"으로의 IC 출력신호 전이동안에, 유효 직렬 인덕턴스(L)가 최소화되기 때문에, 저 임피던스 접지 전류 복귀 경로가 BGA Vss 평면(60)에서 나타난다. 결과적으로, IC(12)는 실질적인 전류 복귀경로를 제공하도록 할수 없으며, IC(12)내의 Vss 패드에서의 임의의 전압 변화(dVL di/dt)가 "1"에서 "0"으로의 출력전압 전이동안에 상대적으로 최소가 된다. 이러한 방법에서, IC(12)내의 Vss 패드는 적어도 DC 및 "1"에서 "0"으로의 출력전압 조건동안에, 부수적인 전류 감소와 함께 최소의 전압 바운스로 상대적으로 안정한 전위를 유지할 수 있다.
비록 제 2도의 실시예가 제 1도의 종래기술의 구성과 비교하여 향상된 열적 및 전기적인 성능을 제공할지라도, 3층 실시예는 경제적으로 제조하기는 어렵다. 언급한 것처럼, BGA Vss 평면은 PCB(52)의 하부평면 또는 PCB(54)의 상부표면중 하나가 될 수 있다. 그와 같이 PCB(52) 및 (54)중 하나는 단일면, 즉 비대칭 PCB가 되어야 한다. 예를 들어 프리-프레그 재료를 사용하여 단일면 PCB와 이중면 PCB를 결합하는 것은 비용이 많이 들며, 시간이 많이 소요되고 구성의 최선 실시형태가 아니다. 유사하게, 대칭 PCB(예, 52)상에 구리 코팅 표면을 구리고 코팅된 (예를 들어, 층(10)) 프리-프레그 재료(예, 58)로 코팅하는 것은 구성의 바람직한 실시 모드가 아니다. 더욱이, 제 2도의 3층 실시예는 IC 전류 공급하는 전이동안에만 접지 바운스를 최소화하고 IC 전류 싱킹(sinking) 전이의 경우에 접지 바운스를 향상시키지 못한다.
제 3도는 4층 BGA 패키지(100)가 제공되는 본 발명의 더욱 바람직한 실시예를 기술한다. 이 실시예는 BGA Vdd 평면(260)이 BGA 패키지의 하부 표면상의 트레이스와 BGA Vss 평면(200)의 중간에 제공된다는 점을 제외하고는 앞서 기술된 3층 실시예와 유사하다. 이 실시예는 "0"에서 "1" 그리고 "1"에서 "0"으로의 IC 출력 전이를 위한 접지 바운스를 감소시키기 때문에 바람직하다. 더욱이, 이 실시예는 개선된 열 분산을 나타내고 두 개의 대칭 인쇄회로 기판재료로부터 제조될 수 있다.
열적으로, 제 3도의 4층 실시예는 종래의 2층 실시예의 35℃/W 비율과 비교하여 매우 바람직하게 약 15℃/W의 θja를 가진다. 소정의 분산의 경우, 제 3도의 4층 실시예에 패키지된 IC(12)는 종래기술의 2층 BGA 패키지에서의 동일한 IC에서 보다 약 2배 만큼 열을 많이 분산할 수 있다. 그래서, 2층 패키지된 IC가 열 감소와 관련된 추가 비용 및 공간을 요구하는 반면에, 열 감소는 여기에서 기술된 4층 패키지를 사용하여 피할 수 있다.
특히, 제 3도에 도시된 것처럼, 4층 BGA 패키지(100)는 상부 및 하부 BGA 패키지 도전 트레이스(8A, 8B, 8C, 8C' 및 10A, 10B, 10C 및 10C')의 중간에 배치되는 BGA Vss 평면(200) 및 BGA Vdd 평면(260)를 제공한다. 제 2도의 실시예에서 이러한 상부 및 하부 BGA 패키지 트레이스의 적어도 하나의 부분 및 장소들이 하나 이상의 비아를 사용하여 그 사이에 접속을 허용하기 위하여 수직으로 배치된다.
감소되는 "0" 레벨 잡음 마진 때문에, IC Vdd 패드에서 보다 IC Vss 패드에서의 바운스를 감소시키는 것이 더욱 중요하기 때문에, BGA Vss 평면(200)은 바람직하게는 BGA Vdd 평면(260)보다 IC(12)에 더욱 가깝게 놓인다. 제 2도와 관련하여 기술한 것과 유사하게, BGA Vss 평면의 추가는 실질적으로 직렬 인덕턴스를 감소시키지만, IC상에서의 신호패드에 의하여 보여지는 것처럼 션트 커패시턴스를 미세하게 증가시킨다. 그러나, 거의 0.1 pF의 증가(예를 들어, BGA Vss 평면없이 1.2pF에서부터 약 1.3pF까지)는 잡음으로부터 IC 신호라인들을 분리하는데 유익하다.
제 3도에서, Vss 비아(6C, 6C')는 BGA Vss 평면(200)과 전기 및 열적인 접속을 이루지만, 하부의 BGA Vdd 평면(260)과는 그러하지 않다. 유사하게, Vdd 비아(6A)는 BGA Vss 평면(200)과 전기적으로 절연되지만, BGA Vdd 평면(260)과는 전기적인 접촉을 이룬다. 다양한 신호 비아(6B)는 양 평면(200 및 260)과 전기적으로 절연된다. 그러한 절연은 평면과 전기적인 접촉을 이루지 않는 비아가 통과하는 평면(200 및/또는 260)에서의 상대적으로 커다란 개구를 형성한 결과이다.
3층 실시예에서와 같이, 비아(6A, 6B, 6C, 6C')는 해당 상부 및 하부 BGA 패키지 트레이스(8A, 8B, 8C, 8C' 및 10A, 10B, 10C, 10C')를 접속하며, 비아(6C)는 다이 Vss 평면(8C)으로부터 BGA Vss 평면(200)으로 열을 도전한다. 제 2도와 관련하여 기술된 것처럼, 솔더 볼(14A, 14B, 14C, 14C')은 전기적인 접촉을 하부의 시스템 PCB(18)상에서의 해당 트레이스(20A, 20B, 20C, 20C')에 제공한다.
비아(6C)가 BGA Vdd 평면(260)과 하부 시스템 PCB 접지 평면 또는 트레이스(20C)에 열을 도전하는 반면에, Vdd 평면(260)은 열 분산에 상대적으로 미소한 역할을 한다. 더욱 중요한 것은, BGA Vdd 평면(260)이 하부의 PCB Vdd 평면 또는 트레이스(20A)보다 IC(12)에 상대적으로 더욱 밀접한 Vdd 평면을 제공한다.결과적으로 IC(12)에 대한 직렬 인덕턴스는 IC가 "0"에서 "1"로의 출력 신호 전이와 같이 전류를 공급할 때 감소된다. 더욱이, 언급된 것처럼, BGA Vss 평면(200)은 IC(12)가 "1"에서 "0"으로 출력 신호 전이와 같이 전류가 감소할 때, 직렬 인덕턴스를 감소시킨다.
4층 실시예는 그 사이에 코어를 가지는 대칭 이중 코팅 PCB 재료(270, 280)를 사용하여 제조될 수 있기 때문에 제조의 용이면에서 바람직하다. 그와같이 PCB(270)는 BGA 패키지 상부 트레이스(8A, 8B, 8C, 8C')를 한정하는 구리 코팅 층과 BGA Vss 평면(200)사이에 놓여진 코어(272)를 가진다. PCB(280)은 BGA Vdd 평면(260)을 한정하는 구리 코팅층과 BGA 패키지 하부 트레이스(10A, 10B, 10C, 10C')사이에 놓여진 코어(282)를 가진다. 코어(272 및 282)는 통상적으로 0.005"(0.13mm)의 FR4 에폭시 유리 물질이며, BGA 패키지(100)을 위하여 필요한 강도를 제공하기 위하여 요구되는 두께가 대략 0.020" 내지 0.060" (0.5mm 내지 15mm)인 프리-프레그 코어(290)와 함계 결합된다.
종래기술의 2층 BGA 패키지와 비교하여, 제 3도의 4층 실시예는 직렬 인덕턴스를 약 6nh 내지 약 9nh로 줄일 수 있으며, 유효 IC 출력 임피던스를 약 50Ω으로 줄일 수 있다. 50Ω출력 임피던스는 IC(12)로부터의 고주파수 신호가 시스템 PCB(18)상에 형성되는 50Ω전송라인에 매칭되도록 허용한다.
제 4도는 제 1도의 종래기술의 2층 구성에서의 패키지된 동일한 버퍼와 대조하여, 제 3도에서 도시된 4층 BGA 패키지에서의 밀봉된 IC 버퍼의 반응을 도시하는 컴퓨터 시뮬레이션을 기술한 것이다. 각 시뮬레이션에서, 양으로 진행하는펄스(VIN)가 입력으로 제공되며, 상대적으로 큰 50pF 부하가 가정된 VOUT4는 제 3도의 4층 구성의 전압출력을 나타내고, VOUT2는 제 1도의 2층 종래기술 구성의 전압출력을 나타낸다. 큰 용량 부하 때문에 어떠한 출력전압 파형도 링잉(ringing)을 나타내지는 않는다. 그러나, 4층 실시예와 관련된 감소된 직렬 인덕턴스는 VOUT2에서의 지연과 비교하여 거의 2ns 만큼의 감소가 분명하다. 제 4도의 상단과 하단에서, Vdd4, Vdd2, Vss4및 Vss2는 IC에서 보여지는 것처럼 상부 및 하부 전원신호를 나타낸다. 각 경우에, 4층 실시예와 관련된 IC에서의 공급전압은 해당 2층 실시예에서의 신호보다 더욱 적은 바운스를 나타내는 것이 명백하다.
제 4도에 도시된 개선된 전압 파형은 감소된 유효 직렬 인덕턴스 때문에 4층 패키지에서의 감소된 접지 바운스의 결과이다. 수 천개의 디지털 IC를 포함하는 디지털 시스템에서 전체적인 시스템 신뢰도는 본 발명에 따라 4층 BGA 패키지를 제공함으로써 향상된다는 것이 인식된다. 특히 증가된 주변 온도하에서, 더욱 예측 가능한 잡음 마진이 이루어지며, 더욱 안정된 성능이 실현되어 본 발명은 밀봉된 IC가 열 싱킹 없이 더 낮은 접합 온도에서 동작하도록 허용한다.
본 발명의 다른 특징 및 장점은 첨부 도면을 참조하여 바람직한 실시예가 상세하게 기술되는 다음의 설명으로부터 명백해진다. 수정 및 변경은 다음의 청구범위에 의하여 정의되는 것처럼 본 발명의 주제 및 정신을 벗어남이 없이 기술된 실시예로 이루어질 수 있다.
제 1도는 종래기술에 따라 집적회로를 패키지하기 위한 종래의 2층 볼 그리드 어레이 구성의 단면도.
제 2도는 본 발명에 따라, 집적회로를 패키지하기 위한 3층 볼 그리드 어레이 구성의 단면도.
제 3도는 본 발명에 따라, 집적회로를 패키지하기 위한 4층 볼 그리드 어레이 구성의 단면도.
제 4도는 CMOS 버퍼 집적회로를 위하여 제3도의 4층 실시예와 제1도의 2층 실시예를 위한 전압 파형을 비교하는 컴퓨터 시뮬레이션을 도시한 도이다.
* 도면의 주요부분에 대한 부호의 설명 *
2 : BGA 패키지 6A, 6B, 6C, 6C' : 비아
12 : IC 다이 14A, 14B, 14C : 금속 솔더 볼
8A, 8B, 8C : 상부 BGA 패키지 도전 트레이스
10A, 10B, 10C : 하부 BGA 패키지 도전 트레이스
42, 54 : PCB

Claims (22)

  1. 개선된 볼 그리드 어레이("BGA") 패키지 열적 및 전기적인 특성을 가지는 집적회로용 BGA 패키지에 있어서,
    Vss 트레이스, Vdd 트레이스 및 신호 트레이스를 포함하며, 대응 IC 패드에 본드 와이어 결합가능한 상부층 BGA 패키지 트레이스;
    적어도 일부가 상기 상부층 BGA 패키지 트레이스 중의 대응하는 하나와 수직 정렬되는 하부층 BGA 패키지 트레이스를 포함하는데;
    상기 하부층 BGA 패키지 트레이스의 영역들은 상기 BGA 패키지를 하부의 시스템 인쇄회로기판에 접합시키는데 사용되는 솔더 볼에 접합가능하며,
    상기 상부 및 하부층 BGA 패키지 트레이스 사이에 배치되는 BGA 코어 재료;
    상기 상부층 BGA Vss 트레이스를 해당 하부층 BGA Vss 트레이스에 접속하는 단일 구조 Vss 비아, 상기 상부층 BGA Vdd 트레이스를 해당 하부층 BGA Vdd 트레이스에 접속하는 단일 구조 Vdd 비아 및 상기 상부층 BGA 신호 트레이스를 해당 하부층 BGA 신호 트레이스에 접속하는 단일 구조 신호 비아를 포함하는 비아들; 및
    상기 상부 및 하부층 BGA 패키지 트레이스의 중간에 배치되며, 상기 단일 구조 Vss 비아와 전기적인 접촉을 이루는 BGA Vss 평면을 포함하는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  2. 제1항에 있어서, 상기 BGA Vss 평면과 상기 하부층 BGA 패키지 트레이스의중간에 위치하며, 상기 단일 구조 Vdd 비아와 전기적으로 접촉하는 BGA Vdd 평면을 더 포함하는 것을 특징으로 하는 볼 그리드어레이 패키지.
  3. 제 1항에 있어서, (a) 상기 상부층 BGA 패키지 트레이스, 상기 BGA 코어 재료의 일부 및 상기 BGA Vss 평면, 그리고 (b) 상기 BGA Vdd 평면, 상기 BGA 코어 재료의 일부 및 상기 하부층 BGA 패키지 트레이스중 선택된 하나가 이중면 인쇄회로기판 재료를 포함하는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  4. 제 1항에 있어서, 상기 BGA 코어 재료는 (a) FR4 에폭시 유리 및 (b) 프리-프레그(pre-preg)로 이루어지는 그룹으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  5. 제 1항에 있어서, 상기 BGA Vss 평면은 0.03"(0.8mm)보다 적은 거리로 상기 IC의 상기 기판으로부터 수직으로 이격되어 있는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  6. 제 1항에 있어서, 상기 상부층 BGA 패키지 Vss 트레이스는 상기 IC의 기판에 접합되는 BGA 패키지 IC 다이 평면을 포함하는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  7. 개선된 볼 그리드 어레이("BGA") 패키지 열적 및 전기적인 특성을 가지는 집적회로("IC")용 3층 BGA 패키지에 있어서,
    도전물질로 코팅된 제 1 및 제 2 표면 사이에 놓여진 제 1 BGA 코어를 포함하며;
    상기 제 1 표면상의 상기 도전물질은 적어도 제 1 BGA 패키지 표면 Vdd 평면, 제 1 BGA 패키지 표면 신호 트레이스, 및 제 1 BGA 패키지 표면 Vss 평면을 한정하며,
    상기 제 2 표면상의 상기 도전물질은 그곳을 통해 한정되는 적어도 3개의 비아 개구를 가지는 BGA Vss 평면을 형성하며,
    제 1 표면은 상기 BGA Vss 평면과 접촉하며, 제 2 표면은 적어도 상기 제 1 BGA 패키지 표면 Vdd 평면과 수직 정렬되는 제 2 BGA 패키지 표면 Vdd 평면의 일부, 상기 제 1 BGA 패키지 표면 신호 트레이스와 수직정렬되는 제 2 BGA 패키지 표면 신호 트레이스의 일부 및 상기 제 1 BGA 패키지 표면 Vss 평면과 수직 정절되는 제 2 BGA 패키지 표면 Vss 평면의 일부를 한정하는 제 2 BGA 코어;
    상기 제 1 BGA 패키지 표면 Vdd 평면과 상기 제 2 BGA 패키지 표면 Vdd 평면을 접속시키며, 상기 BGA Vss 평면과 접촉함없이 상기 BGA Vss 평면내 비아 개구를 통과하는 단일 구조 Vdd 비아;
    상기 제 1 BGA 패키지 표면 신호 트레이스와 상기 제 2 BGA 패키지 표면 신호 트레이스를 접속시키며, 상기 BGA Vss 평면과 접촉함이 없이 상기 BGA Vss 평면내 개구를 통과하는 단일 구조 신호 비아; 및
    상기 제 1 BGA 패키지 표면 Vss 평면과 상기 제 2 BGA 패키지 표면 Vss 평면을 접속시키며, 상기 BGA Vss 평면과 접촉하면서 상기 BGA Vss 평면내 개구를 통과하는 단일 구조 Vss 비아를 포함하며,
    상기 IC는 상기 제 1 BGA 패키지 표면 Vss 평면 및 상기 제 2 BGA 패키지 표면 Vss 평면중 선택된 하나에 접속되는 기판을 포함하며, 상기 IC 는 상기 기판이 접속되는 상기 선택된 제 1 또는 제 2 BGA 패키지 표면상의 신호 트레이스에 결합 와이어에 의해 접속되는 신호 패드를 더 포함하며, 상기 IC는 상기 기판이 접속되는 상기 선택된 제 1 또는 제 2 BGA 패키지 표면상의 Vdd 평면에 결합 와이어에 의하여 접속되는 Vdd 패드를 더 포함하고,
    솔더 볼이 상기 제 1 또는 제 2 BGA 패키지 표면중 선택되지 않은 표면상에서 트레이스 및 평면과 접촉하는 것을 특징으로 하는 3층 볼 그리드 어레이 패키지.
  8. 제 7항에 있어서, 도전 물질로 코팅되는 제 1 및 제 2 표면 사이에 놓여지는 상기 제 1 BGA 코어는 이중면 인쇄회로기판을 포함하는 것을 특징으로 하는 3층 볼 그리드 어레이 패키지.
  9. 제 7항에 있어서, 상기 BGA Vss 평면은 0.03"(0.8mm)보다 적은 간격으로 상기 IC의 상기 기판으로부터 수직으로 이격되어 있는 것을 특징으로 하는 3층 볼 그리드 어레이 패키지.
  10. 제 7항에 있어서, 상기 제 1 및 제 2 BGA 코어중 적어도 하나는 (a) FR4 에폭시 유리 및 (b) 프리-프레그로 이루어지는 그룹으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 3층 볼 그리드 어레이 패키지.
  11. 개선된 볼 그리드 어레이("BGA") 패키지 열적 및 전기적인 특성을 가지는 집적회로("IC")용 4층 BGA 패키지에 있어서,
    도전물질로 코팅된 제 1 및 제 2 표면 사이에 놓여지는 제 1 BGA 코어를 포함하는데;
    상기 제 1 표면상의 상기 도전물질은 적어도 제 1 BGA 패키지 표면 Vdd 평면, 제 1 BGA 패키지 표면 신호 트레이스 및 제 1 BGA 패키지 표면 Vss 평면을 한정하며,
    상기 제 2 표면상의 상기 도전물질은 그곳을 통해 한정되는 적어도 3개의 비아 개구를 가지는 BGA Vss 평면을 형성하며,
    도전물질로 코팅된 제 1 및 제 2 표면 사이에 놓여지는 제 2 BGA 코어를 포함하는데;
    상기 제 1 표면상의 상기 도전물질은 BGA Vdd평면을 한정하며 적어도 3개의 비아 개구를 가지며,
    상기 제 2 표면상의 상기 도전물질이 적어도 상기 제 1 BGA 패키지 표면 Vdd 평면과 수직 정렬되는 제 2 BGA 패키지 표면 Vdd 평면의 일부, 상기 제 1 BGA 패키지 표면 신호 트레이스와 수직 정렬되는 제 2 BGA 패키지 표면 신호 트레이스의 일부 및 상기 제 1 BGA 패키지 표면 Vss 평면과 수직 정렬되는 제 2 BGA 패키지 표면 Vss 평면의 일부를 한정하며;
    상기 BGA Vdd 평면과 접촉하면서 비아 개구를 통과함으로써 상기 제 1 BGA 패키지 표면 Vdd 평면, 상기 제 2 BGA 패키지 표면 Vdd 평면 및 상기 BGA Vdd 평면을 접속시키며, 상기 BGA Vss 평면과 접촉함이 없이 상기 BGA Vss 평면내 비아 개구를 통과하는 단일 구조 Vdd 비아;
    상기 제 1 BGA 패키지 표면 신호 트레이스와 제 2 BGA 패키지 표면 신호 트레이스를 접속시키며, 상기 BGA Vss 평면 및 BGA Vdd 평면중 어느 하나와 접촉함이 없이 상기 BGA Vss 평면 및 상기 BGA Vdd 평면내 수직으로 정렬된 비아 개구를 통과하는 단일 구조 신호 비아;
    상기 BGA Vss 평면과 접촉하면서 비아 개구를 통과함으로써 상기 제 1 BGA 패키지 표면 Vss 평면, 상기 제 2 BGA 패키지 표면 Vss 평면, 및 상기 BGA Vss 평면을 접속시키며, 상기 BGA Vdd 평면과 접촉함이 없이 상기 BGA Vdd 평면내 비아 개구를 통과하는 단일 구조 Vss 비아; 및
    상기 BGA Vss 평면 및 상기 BGA Vdd 평면 중간에 배치되는 제 3 BGA 코어를 포함하며,
    상기 IC는 상기 제 1 BGA 패키지 표면 Vss 평면에 접속되는 기판을 포함하며, 상기 제 1 BGA 패키지 신호 트레이스에 접속되는 결합와이어에 접속되는 신호패드를 더 포함하고, 상기 제 1 BGA 패키지 Vdd 평면에 접속되는 결합와이어에 접속되는 Vdd 패드를 더 포함하며;
    솔더 볼이 상기 제 2 BGA 코어의 상기 제 2 표면상에서 트레이스 및 평면과 접촉하는 것을 특징으로 하는 4층 볼 그리드 어레이 패키지.
  12. 제 11항에 있어서, 도전 물질로 코팅된 제 1 및 제 2표면 사이에 놓여진 상기 제 1 BGA 코어, 및 도전물질로 코팅된 제 1 및 제 2 표면 사이에 놓여진 상기 제 2 BGA 코어중 적어도 하나는 이중면 인쇄회로 기판을 포함하는 것을 특징으로 하는 4층 볼 그리드 어레이 패키지.
  13. 제 11항에 있어서, 상기 BGA Vss 평면은 상기 BGA Vdd 평면보다 상기 IC에 더욱 인접하여 배치되는 것을 특징으로 하는 4층 볼 그리드 어레이 패키지.
  14. 제 11항에 있어서, 상기 BGA Vss 평면은 0.03"(0.8mm)보다 적은 간격으로 상기 IC의 상기 기판으로부터 수직으로 이격되어 있는 것을 특징으로 하는 4층 볼 그리드 어레이 패키지.
  15. 제 11항에 있어서, 상기 제 1 BGA 코어, 상지 제 2 BGA 코어 및 상기 제 3 BGA 코어중 적어도 하나는 (a) FR4 에폭시 유리, 및 (b) 프리-프레그로 이루어지는 그룹으로부터 선택된 재료를 포함하는 것을 특징으로하는 4층 볼 그리드 어레이 패키지.
  16. 제 11항에 있어서, 상기 IC를 밀봉하는 오버몰드(overmold)를 더 포함하는 것을 특징으로 하는 4층 볼 그리드 어레이 패키지.
  17. 제 11항에 있어서, 상기 IC는 적어도 30MHz의 주파수에서 동작하는 디지털 회로를 포함하는 것을 특징으로 하는 4층 볼 그리드 어레이 패키지.
  18. 제 1항에 있어서, 상기 패키지는 상기 IC상의 신호 출력패드와 상기 Vss 평면 사이에서 약 50Ω의 출력 임피던스를 가지는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  19. 제 1항에 있어서, 상기 IC는 적어도 30MHz의 주파수에서 동작하는 디지털 회로를 포함하는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  20. 제 11항에 있어서, 상기 패키지는 상기 IC상의 신호출력패드와 상기 제 1 BGA 패키지 표면 Vss 평면 및 상기 제 2 BGA 패키지 표면 Vss 평면중 어느 하나와의 사이에서 약 50Ω의 출력 임피던스를 가지는 것을 특징으로 하는 4층 볼 그리드 어레이 패키지.
  21. 제 11항에 있어서, 상기 IC는 적어도 30MHz의 주파수에서 동작하는 디지털회로를 구비하는 것을 특징으로 하는 4층 볼 그리드 어레이 패키지.
  22. 제 7항에 있어서, 상기 패키지는 상기 IC상의 신호출력패드와 상기 제 1 BGA 패키지 표면 Vss 평면 사이에서 약 50Ω의 출력임피던스를 가지는 것을 특징으로 하는 3층 볼 그리드 어레이 패키지.
KR1019950020751A 1994-07-11 1995-07-11 집적회로용볼그리드어레이패키지 KR100378511B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US27333194A 1994-07-11 1994-07-11
US08/273,311 1994-07-11
US08/273331 1994-07-11

Publications (2)

Publication Number Publication Date
KR960005968A KR960005968A (ko) 1996-02-23
KR100378511B1 true KR100378511B1 (ko) 2003-06-18

Family

ID=23043475

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950020751A KR100378511B1 (ko) 1994-07-11 1995-07-11 집적회로용볼그리드어레이패키지

Country Status (5)

Country Link
US (2) US5741729A (ko)
EP (1) EP0692823B1 (ko)
JP (1) JPH08172141A (ko)
KR (1) KR100378511B1 (ko)
DE (1) DE69529646T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140128536A (ko) * 2013-04-26 2014-11-06 삼성전자주식회사 반도체 패키지

Families Citing this family (203)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661082A (en) * 1995-01-20 1997-08-26 Motorola, Inc. Process for forming a semiconductor device having a bond pad
US6204453B1 (en) * 1998-12-02 2001-03-20 International Business Machines Corporation Two signal one power plane circuit board
US6750405B1 (en) * 1995-06-07 2004-06-15 International Business Machines Corporation Two signal one power plane circuit board
JPH0997791A (ja) * 1995-09-27 1997-04-08 Internatl Business Mach Corp <Ibm> バンプ構造、バンプの形成方法、実装接続体
JPH0917919A (ja) * 1995-06-29 1997-01-17 Fujitsu Ltd 半導体装置
JP3330468B2 (ja) * 1995-06-30 2002-09-30 富士通株式会社 配線基板及び半導体装置
JP3264147B2 (ja) * 1995-07-18 2002-03-11 日立電線株式会社 半導体装置、半導体装置用インターポーザ及びその製造方法
US5821608A (en) * 1995-09-08 1998-10-13 Tessera, Inc. Laterally situated stress/strain relieving lead for a semiconductor chip package
US5898858A (en) * 1995-09-28 1999-04-27 Intel Corporation Method and apparatus for providing emulator overlay memory support for ball grid array microprocessor packages
US6734545B1 (en) 1995-11-29 2004-05-11 Hitachi, Ltd. BGA type semiconductor device and electronic equipment using the same
JP3345541B2 (ja) * 1996-01-16 2002-11-18 株式会社日立製作所 半導体装置及びその製造方法
US6046499A (en) * 1996-03-27 2000-04-04 Kabushiki Kaisha Toshiba Heat transfer configuration for a semiconductor device
MY123146A (en) * 1996-03-28 2006-05-31 Intel Corp Perimeter matrix ball grid array circuit package with a populated center
US6169329B1 (en) * 1996-04-02 2001-01-02 Micron Technology, Inc. Semiconductor devices having interconnections using standardized bonding locations and methods of designing
US5764485A (en) * 1996-04-19 1998-06-09 Lebaschi; Ali Multi-layer PCB blockade-via pad-connection
US6031283A (en) * 1996-09-09 2000-02-29 Intel Corporation Integrated circuit package
US6043559A (en) * 1996-09-09 2000-03-28 Intel Corporation Integrated circuit package which contains two in plane voltage busses and a wrap around conductive strip that connects a bond finger to one of the busses
US5990545A (en) * 1996-12-02 1999-11-23 3M Innovative Properties Company Chip scale ball grid array for integrated circuit package
US5866949A (en) * 1996-12-02 1999-02-02 Minnesota Mining And Manufacturing Company Chip scale ball grid array for integrated circuit packaging
DE19654606C2 (de) * 1996-12-20 1998-10-22 Siemens Ag Beidseitig oder mehrschichtig kupferkaschierte Leiterplatte und Verfahren zu ihrer Herstellung
JPH10214917A (ja) * 1997-01-30 1998-08-11 Sony Corp 半導体装置及び半導体装置の製造方法並びに配線基板
KR100237328B1 (ko) * 1997-02-26 2000-01-15 김규현 반도체 패키지의 구조 및 제조방법
JPH1174651A (ja) 1997-03-13 1999-03-16 Ibiden Co Ltd プリント配線板及びその製造方法
US6365975B1 (en) 1997-04-02 2002-04-02 Tessera, Inc. Chip with internal signal routing in external element
US6687842B1 (en) 1997-04-02 2004-02-03 Tessera, Inc. Off-chip signal routing between multiply-connected on-chip electronic elements via external multiconductor transmission line on a dielectric element
US6650525B2 (en) 1997-04-08 2003-11-18 X2Y Attenuators, Llc Component carrier
US6509807B1 (en) * 1997-04-08 2003-01-21 X2Y Attenuators, Llc Energy conditioning circuit assembly
US6995983B1 (en) 1997-04-08 2006-02-07 X2Y Attenuators, Llc Component carrier
US7321485B2 (en) 1997-04-08 2008-01-22 X2Y Attenuators, Llc Arrangement for energy conditioning
US7336468B2 (en) 1997-04-08 2008-02-26 X2Y Attenuators, Llc Arrangement for energy conditioning
US9054094B2 (en) 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
US7301748B2 (en) 1997-04-08 2007-11-27 Anthony Anthony A Universal energy conditioning interposer with circuit architecture
US6606011B2 (en) 1998-04-07 2003-08-12 X2Y Attenuators, Llc Energy conditioning circuit assembly
JPH1174407A (ja) * 1997-08-29 1999-03-16 Mitsubishi Electric Corp 半導体装置
JP3834426B2 (ja) * 1997-09-02 2006-10-18 沖電気工業株式会社 半導体装置
KR100309957B1 (ko) * 1997-09-08 2002-08-21 신꼬오덴기 고교 가부시키가이샤 반도체장치
US5835355A (en) * 1997-09-22 1998-11-10 Lsi Logic Corporation Tape ball grid array package with perforated metal stiffener
JPH11102985A (ja) * 1997-09-26 1999-04-13 Mitsubishi Electric Corp 半導体集積回路装置
US6028354A (en) 1997-10-14 2000-02-22 Amkor Technology, Inc. Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package
US6476486B1 (en) 1997-10-30 2002-11-05 Agilent Technologies, Inc. Ball grid array package with supplemental electronic component
US6034426A (en) * 1997-10-30 2000-03-07 Hewlett-Packard Co. Testable low inductance integrated circuit package
KR100266637B1 (ko) 1997-11-15 2000-09-15 김영환 적층형볼그리드어레이반도체패키지및그의제조방법
US6191475B1 (en) * 1997-11-26 2001-02-20 Intel Corporation Substrate for reducing electromagnetic interference and enclosure
JP3079529B2 (ja) * 1997-11-27 2000-08-21 日本電気株式会社 ボールグリッドアレイ型半導体装置
US6376908B1 (en) 1997-12-10 2002-04-23 Mitsubishi Gas Chemical Company, Inc. Semiconductor plastic package and process for the production thereof
US6051890A (en) * 1997-12-24 2000-04-18 Intel Corporation Interleaving a bondwire between two bondwires coupled to a same terminal
US6064113A (en) * 1998-01-13 2000-05-16 Lsi Logic Corporation Semiconductor device package including a substrate having bonding fingers within an electrically conductive ring surrounding a die area and a combined power and ground plane to stabilize signal path impedances
SG73490A1 (en) * 1998-01-23 2000-06-20 Texas Instr Singapore Pte Ltd High density internal ball grid array integrated circuit package
US5990547A (en) * 1998-03-02 1999-11-23 Motorola, Inc. Semiconductor device having plated contacts and method thereof
US5939782A (en) * 1998-03-03 1999-08-17 Sun Microsystems, Inc. Package construction for integrated circuit chip with bypass capacitor
US6194782B1 (en) * 1998-06-24 2001-02-27 Nortel Networks Limited Mechanically-stabilized area-array device package
GB2341482B (en) * 1998-07-30 2003-07-09 Bookham Technology Ltd Lead frame attachment for integrated optoelectronic waveguide device
JP3602968B2 (ja) * 1998-08-18 2004-12-15 沖電気工業株式会社 半導体装置およびその基板接続構造
US6161215A (en) * 1998-08-31 2000-12-12 Hewlett-Packard Company Package routing of integrated circuit signals
US6404643B1 (en) 1998-10-15 2002-06-11 Amerasia International Technology, Inc. Article having an embedded electronic device, and method of making same
US6243269B1 (en) * 1998-12-29 2001-06-05 Ncr Corporation Centralized cooling interconnect for electronic packages
KR100341077B1 (en) * 1998-12-31 2002-09-27 Simm Tech Co Ltd Structure of multi-layered module in pcb
US6284574B1 (en) 1999-01-04 2001-09-04 International Business Machines Corporation Method of producing heat dissipating structure for semiconductor devices
US6081429A (en) 1999-01-20 2000-06-27 Micron Technology, Inc. Test interposer for use with ball grid array packages assemblies and ball grid array packages including same and methods
TW410446B (en) 1999-01-21 2000-11-01 Siliconware Precision Industries Co Ltd BGA semiconductor package
US6181004B1 (en) * 1999-01-22 2001-01-30 Jerry D. Koontz Digital signal processing assembly and test method
US6191477B1 (en) * 1999-02-17 2001-02-20 Conexant Systems, Inc. Leadless chip carrier design and structure
US6246583B1 (en) * 1999-03-04 2001-06-12 International Business Machines Corporation Method and apparatus for removing heat from a semiconductor device
US6052045A (en) * 1999-03-12 2000-04-18 Kearney-National, Inc. Electromechanical switching device package with controlled impedance environment
US6400576B1 (en) * 1999-04-05 2002-06-04 Sun Microsystems, Inc. Sub-package bypass capacitor mounting for an array packaged integrated circuit
TW413874B (en) * 1999-04-12 2000-12-01 Siliconware Precision Industries Co Ltd BGA semiconductor package having exposed heat dissipation layer and its manufacturing method
US6198635B1 (en) * 1999-05-18 2001-03-06 Vsli Technology, Inc. Interconnect layout pattern for integrated circuit packages and the like
US6430047B2 (en) * 1999-05-28 2002-08-06 Agere Systems Guardian Corp. Standardized test board for testing custom chips
JP3368870B2 (ja) * 1999-06-25 2003-01-20 日本電気株式会社 パッケージ基板及びこれを備えた半導体装置
KR100339020B1 (ko) 1999-08-02 2002-05-31 윤종용 반도체칩 패키징 시스템 및 이를 이용한 반도체칩 패키징 방법
JP3608990B2 (ja) * 1999-10-19 2005-01-12 新光電気工業株式会社 多層回路基板およびその製造方法
US6316828B1 (en) * 1999-11-09 2001-11-13 Advanced Semiconductor Engineering, Inc. Structure of a solder mask for the circuit module of a BGA substrate
US6204559B1 (en) * 1999-11-22 2001-03-20 Advanced Semiconductor Engineering, Inc. Ball grid assembly type semiconductor package having improved chip edge support to prevent chip cracking
GB2356737A (en) * 1999-11-26 2001-05-30 Nokia Mobile Phones Ltd Ground Plane for a Semiconductor Chip
US6225690B1 (en) * 1999-12-10 2001-05-01 Lsi Logic Corporation Plastic ball grid array package with strip line configuration
US6448509B1 (en) 2000-02-16 2002-09-10 Amkor Technology, Inc. Printed circuit board with heat spreader and method of making
US6418029B1 (en) * 2000-02-28 2002-07-09 Mckee James S. Interconnect system having vertically mounted passive components on an underside of a substrate
US6399415B1 (en) 2000-03-20 2002-06-04 National Semiconductor Corporation Electrical isolation in panels of leadless IC packages
US6452255B1 (en) * 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package
US6372539B1 (en) 2000-03-20 2002-04-16 National Semiconductor Corporation Leadless packaging process using a conductive substrate
US6686652B1 (en) 2000-03-20 2004-02-03 National Semiconductor Locking lead tips and die attach pad for a leadless package apparatus and method
US6531335B1 (en) 2000-04-28 2003-03-11 Micron Technology, Inc. Interposers including upwardly protruding dams, semiconductor device assemblies including the interposers, and methods
US6429515B1 (en) * 2000-05-05 2002-08-06 Amkor Technology, Inc. Long wire IC package
US6351391B1 (en) * 2000-05-15 2002-02-26 International Business Machines Corporation Signal busses on printed board structures mounting ASIC chips with signal termination resistor devices using planar signal terminating devices
TW452953B (en) * 2000-05-22 2001-09-01 Via Tech Inc BGA chip package capable of decreasing its impedance when operating at high frequency
JP2001332859A (ja) * 2000-05-22 2001-11-30 Murata Mfg Co Ltd 積層型セラミック電子部品およびその製造方法ならびに電子装置
JP3292723B2 (ja) * 2000-05-26 2002-06-17 アルス電子株式会社 半導体パッケージ及びその製造方法
USRE38381E1 (en) 2000-07-21 2004-01-13 Kearney-National Inc. Inverted board mounted electromechanical device
US6465882B1 (en) * 2000-07-21 2002-10-15 Agere Systems Guardian Corp. Integrated circuit package having partially exposed conductive layer
TW462121B (en) * 2000-09-19 2001-11-01 Siliconware Precision Industries Co Ltd Heat sink type ball grid array package
US6559484B1 (en) * 2000-09-29 2003-05-06 Intel Corporation Embedded enclosure for effective electromagnetic radiation reduction
TW490820B (en) * 2000-10-04 2002-06-11 Advanced Semiconductor Eng Heat dissipation enhanced ball grid array package
US6466008B1 (en) * 2000-10-06 2002-10-15 Hewlett-Packard Company Method for matching the lengths of signal traces
JP4759798B2 (ja) * 2000-10-30 2011-08-31 日本電気株式会社 半導体装置の接続構造
US6867493B2 (en) * 2000-11-15 2005-03-15 Skyworks Solutions, Inc. Structure and method for fabrication of a leadless multi-die carrier
US6582979B2 (en) * 2000-11-15 2003-06-24 Skyworks Solutions, Inc. Structure and method for fabrication of a leadless chip carrier with embedded antenna
US6960824B1 (en) * 2000-11-15 2005-11-01 Skyworks Solutions, Inc. Structure and method for fabrication of a leadless chip carrier
US6611055B1 (en) 2000-11-15 2003-08-26 Skyworks Solutions, Inc. Leadless flip chip carrier design and structure
US6710433B2 (en) * 2000-11-15 2004-03-23 Skyworks Solutions, Inc. Leadless chip carrier with embedded inductor
US6456515B1 (en) 2000-11-27 2002-09-24 Briggs & Stratton Corporation Three-phase H-bridge assembly and method of assembling the same
EP1346411A2 (en) 2000-12-01 2003-09-24 Broadcom Corporation Thermally and electrically enhanced ball grid array packaging
US20020079572A1 (en) * 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
JP4462758B2 (ja) * 2000-12-27 2010-05-12 京セラ株式会社 高周波用配線基板
US6622905B2 (en) * 2000-12-29 2003-09-23 Intel Corporation Design and assembly methodology for reducing bridging in bonding electronic components to pads connected to vias
US6621012B2 (en) * 2001-02-01 2003-09-16 International Business Machines Corporation Insertion of electrical component within a via of a printed circuit board
US6452262B1 (en) * 2001-02-12 2002-09-17 Lsi Logic Corporation Layout of Vdd and Vss balls in a four layer PBGA
US6803650B2 (en) * 2001-02-23 2004-10-12 Silicon Bandwidth Inc. Semiconductor die package having mesh power and ground planes
US6449169B1 (en) * 2001-02-28 2002-09-10 Siliconware Precision Industries Co., Ltd. Ball grid array package with interdigitated power ring and ground ring
JP4605930B2 (ja) * 2001-03-29 2011-01-05 京セラ株式会社 高周波半導体素子収納用パッケージ
US6724083B2 (en) * 2001-07-16 2004-04-20 Ars Electronics Co., Ltd. Method of producing semiconductor packages by cutting via holes into half when separating substrate
US6900992B2 (en) * 2001-09-18 2005-05-31 Intel Corporation Printed circuit board routing and power delivery for high frequency integrated circuits
US6657130B2 (en) * 2001-09-20 2003-12-02 International Business Machines Corporation Electrical and physical design integration method and apparatus for providing interconnections on first level ceramic chip carrier packages
US6888235B2 (en) * 2001-09-26 2005-05-03 Molex Incorporated Power delivery system for integrated circuits utilizing discrete capacitors
SG104279A1 (en) * 2001-11-02 2004-06-21 Inst Of Microelectronics Enhanced chip scale package for flip chips
JP4068336B2 (ja) * 2001-11-30 2008-03-26 株式会社東芝 半導体装置
US6818985B1 (en) * 2001-12-22 2004-11-16 Skyworks Solutions, Inc. Embedded antenna and semiconductor die on a substrate in a laminate package
US20030150641A1 (en) * 2002-02-14 2003-08-14 Noyan Kinayman Multilayer package for a semiconductor device
US6891266B2 (en) * 2002-02-14 2005-05-10 Mia-Com RF transition for an area array package
US6873529B2 (en) * 2002-02-26 2005-03-29 Kyocera Corporation High frequency module
JP2003264260A (ja) * 2002-03-08 2003-09-19 Toshiba Corp 半導体チップ搭載基板、半導体装置、半導体モジュール及び半導体装置実装基板
ES2294279T3 (es) * 2002-03-08 2008-04-01 Kearney-National, Inc. Rele moldeado de montaje superficial y el metodo de fabricacion del mismo.
US6940176B2 (en) * 2002-05-21 2005-09-06 United Microelectronics Corp. Solder pads for improving reliability of a package
US7138711B2 (en) * 2002-06-17 2006-11-21 Micron Technology, Inc. Intrinsic thermal enhancement for FBGA package
US20040022038A1 (en) * 2002-07-31 2004-02-05 Intel Corporation Electronic package with back side, cavity mounted capacitors and method of fabrication therefor
TW554501B (en) * 2002-08-14 2003-09-21 Siliconware Precision Industries Co Ltd Substrate for semiconductor package
US6965160B2 (en) * 2002-08-15 2005-11-15 Micron Technology, Inc. Semiconductor dice packages employing at least one redistribution layer
JP4005451B2 (ja) * 2002-08-29 2007-11-07 富士通株式会社 多層基板及び半導体装置
JP4125570B2 (ja) * 2002-09-19 2008-07-30 日本電気株式会社 電子装置
JP3908148B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
US6687133B1 (en) * 2002-11-15 2004-02-03 Lsi Logic Corporation Ground plane on 2 layer PBGA
FR2849346B1 (fr) * 2002-12-20 2006-12-08 Thales Sa Boitier hyperfrequence a montage de surface et montage correspondant avec un circuit multicouche.
US7317622B2 (en) * 2002-12-31 2008-01-08 Intel Corporation Method and apparatus for supplying power to a semiconductor device using a capacitor DC shunt
US6882266B2 (en) * 2003-01-07 2005-04-19 Cts Corporation Ball grid array resistor network having a ground plane
US7164192B2 (en) * 2003-02-10 2007-01-16 Skyworks Solutions, Inc. Semiconductor die package with reduced inductance and reduced die attach flow out
US7023084B2 (en) * 2003-03-18 2006-04-04 Sumitomo Metal (Smi) Electronics Devices Inc. Plastic packaging with high heat dissipation and method for the same
US6806563B2 (en) * 2003-03-20 2004-10-19 International Business Machines Corporation Composite capacitor and stiffener for chip carrier
DE10315768A1 (de) * 2003-04-07 2004-11-25 Siemens Ag Mehrlagige Leiterplatte
US6916181B2 (en) 2003-06-11 2005-07-12 Neoconix, Inc. Remountable connector for land grid array packages
US7114961B2 (en) 2003-04-11 2006-10-03 Neoconix, Inc. Electrical connector on a flexible carrier
US7244125B2 (en) 2003-12-08 2007-07-17 Neoconix, Inc. Connector for making electrical contact at semiconductor scales
US7758351B2 (en) 2003-04-11 2010-07-20 Neoconix, Inc. Method and system for batch manufacturing of spring elements
US8584353B2 (en) 2003-04-11 2013-11-19 Neoconix, Inc. Method for fabricating a contact grid array
US6768189B1 (en) * 2003-06-04 2004-07-27 Northrop Grumman Corporation High power chip scale package
US7070419B2 (en) 2003-06-11 2006-07-04 Neoconix Inc. Land grid array connector including heterogeneous contact elements
US6869290B2 (en) 2003-06-11 2005-03-22 Neoconix, Inc. Circuitized connector for land grid array
US7279355B2 (en) * 2003-06-27 2007-10-09 Avago Technologies Ecbuip (Singapore) Pte Ltd Method for fabricating a packaging device for semiconductor die and semiconductor device incorporating same
US7919787B2 (en) * 2003-06-27 2011-04-05 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Semiconductor device with a light emitting semiconductor die
US7256486B2 (en) * 2003-06-27 2007-08-14 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Packaging device for semiconductor die, semiconductor device incorporating same and method of making same
US6956286B2 (en) * 2003-08-05 2005-10-18 International Business Machines Corporation Integrated circuit package with overlapping bond fingers
US6954360B2 (en) * 2003-08-22 2005-10-11 Nokia Corporation Thermally enhanced component substrate: thermal bar
US7326477B2 (en) * 2003-09-23 2008-02-05 Saint-Gobain Ceramics & Plastics, Inc. Spinel boules, wafers, and methods for fabricating same
KR101099925B1 (ko) * 2003-10-10 2011-12-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 전자 장치 및 캐리어 기판
FR2861216B1 (fr) * 2003-10-21 2006-02-10 St Microelectronics Sa Boitier semi-conducteur a puce sur plaque-support
US6965170B2 (en) * 2003-11-18 2005-11-15 International Business Machines Corporation High wireability microvia substrate
JP4028474B2 (ja) * 2003-11-20 2007-12-26 ミヨシ電子株式会社 高周波モジュール
US7675729B2 (en) 2003-12-22 2010-03-09 X2Y Attenuators, Llc Internally shielded energy conditioner
US7245506B2 (en) * 2004-01-08 2007-07-17 Dell Products L.P. System for reducing noise induced from reference plane currents
US7612449B2 (en) * 2004-02-24 2009-11-03 Qualcomm Incorporated Optimized power delivery to high speed, high pin-count devices
US7383632B2 (en) 2004-03-19 2008-06-10 Neoconix, Inc. Method for fabricating a connector
KR101003033B1 (ko) * 2004-06-08 2010-12-21 주식회사 코오롱 심색성이 우수한 추출형 복합섬유
JP2005353889A (ja) * 2004-06-11 2005-12-22 Toshiba Corp 高周波多層集積回路
US7208830B2 (en) * 2004-06-30 2007-04-24 Intel Corporation Interconnect shunt used for current distribution and reliability redundancy
US7419852B2 (en) * 2004-08-27 2008-09-02 Micron Technology, Inc. Low temperature methods of forming back side redistribution layers in association with through wafer interconnects, semiconductor devices including same, and assemblies
DE102004049485B3 (de) * 2004-10-11 2005-12-01 Siemens Ag Elektrische Schaltung mit einer Mehrlagen-Leiterplatte
TWI388042B (zh) * 2004-11-04 2013-03-01 Taiwan Semiconductor Mfg 基於奈米管基板之積體電路
US20100012367A1 (en) * 2004-12-21 2010-01-21 Koninklijke Philips Electronics N.V. Printed circuit board arrangement
US7772705B2 (en) * 2005-02-02 2010-08-10 Toshiba America Electronic Components, Inc. Low thermal resistance package
US7817397B2 (en) 2005-03-01 2010-10-19 X2Y Attenuators, Llc Energy conditioner with tied through electrodes
KR20070107746A (ko) 2005-03-01 2007-11-07 엑스2와이 어테뉴에이터스, 엘.엘.씨 내부 중첩된 조절기
DE102005013762C5 (de) * 2005-03-22 2012-12-20 Sew-Eurodrive Gmbh & Co. Kg Elektronisches Gerät und Verfahren zur Bestimmung der Temperatur eines Leistungshalbleiters
US7501341B1 (en) * 2005-05-05 2009-03-10 Xilinx, Inc. Interconnect array formed at least in part with repeated application of an interconnect pattern
DE102006023123B4 (de) * 2005-06-01 2011-01-13 Infineon Technologies Ag Abstandserfassungsradar für Fahrzeuge mit einem Halbleitermodul mit Komponenten für Höchstfrequenztechnik in Kunststoffgehäuse und Verfahren zur Herstellung eines Halbleitermoduls mit Komponenten für ein Abstandserfassungsradar für Fahrzeuge in einem Kunststoffgehäuse
US7332799B2 (en) * 2005-12-28 2008-02-19 Tessera, Inc. Packaged chip having features for improved signal transmission on the package
JP4455509B2 (ja) 2006-01-31 2010-04-21 シャープ株式会社 半導体装置
US8319107B2 (en) * 2006-02-10 2012-11-27 Ki-Geon Lee Circuit board and radiating heat system for circuit board
CN101395683A (zh) 2006-03-07 2009-03-25 X2Y衰减器有限公司 能量调节装置结构
KR100737098B1 (ko) * 2006-03-16 2007-07-06 엘지이노텍 주식회사 전자파 차폐장치 및 그 제조 공정
JP2008091714A (ja) * 2006-10-03 2008-04-17 Rohm Co Ltd 半導体装置
CN100433322C (zh) * 2006-12-25 2008-11-12 南通大学 一种无引线集成电路芯片封装
US20080218979A1 (en) * 2007-03-08 2008-09-11 Jong-Ho Park Printed circuit (PC) board module with improved heat radiation efficiency
TWI356480B (en) * 2007-05-07 2012-01-11 Siliconware Precision Industries Co Ltd Semiconductor package substrate
TWI355057B (en) * 2007-07-10 2011-12-21 Unimicron Technology Corp Wire bonding type package substrate having heat-co
US7738249B2 (en) * 2007-10-25 2010-06-15 Endicott Interconnect Technologies, Inc. Circuitized substrate with internal cooling structure and electrical assembly utilizing same
KR101491138B1 (ko) * 2007-12-12 2015-02-09 엘지이노텍 주식회사 다층 기판 및 이를 구비한 발광 다이오드 모듈
US9107300B2 (en) 2009-12-14 2015-08-11 Nec Corporation Resonant via structures in multilayer substrates and filters based on these via structures
JP2011187662A (ja) * 2010-03-08 2011-09-22 Renesas Electronics Corp 半導体パッケージ、基板、電子部品、及び半導体パッケージの実装方法
US8901747B2 (en) 2010-07-29 2014-12-02 Mosys, Inc. Semiconductor chip layout
US8411444B2 (en) * 2010-09-15 2013-04-02 International Business Machines Corporation Thermal interface material application for integrated circuit cooling
KR20120082190A (ko) * 2011-01-13 2012-07-23 삼성엘이디 주식회사 발광소자 패키지
TWI433278B (zh) * 2011-03-10 2014-04-01 矽品精密工業股份有限公司 無承載板之封裝件及其製法
US9554453B2 (en) * 2013-02-26 2017-01-24 Mediatek Inc. Printed circuit board structure with heat dissipation function
US9680273B2 (en) 2013-03-15 2017-06-13 Neoconix, Inc Electrical connector with electrical contacts protected by a layer of compressible material and method of making it
JP5860917B2 (ja) * 2014-04-08 2016-02-16 日本航空電子工業株式会社 プリント配線板
JP2015211204A (ja) * 2014-04-30 2015-11-24 イビデン株式会社 回路基板及びその製造方法
KR20180065426A (ko) * 2016-12-07 2018-06-18 삼성전자주식회사 반도체 저장 장치
US10277268B2 (en) * 2017-06-02 2019-04-30 Psemi Corporation Method and apparatus for switching of shunt and through switches of a transceiver
CN107148144B (zh) * 2017-06-22 2020-04-07 青岛海信移动通信技术股份有限公司 一种4g模块
JP2019054216A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体装置
US10985101B2 (en) * 2019-03-14 2021-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
WO2020196752A1 (ja) * 2019-03-28 2020-10-01 株式会社村田製作所 モジュール
JP7279464B2 (ja) * 2019-03-28 2023-05-23 株式会社アイシン 電子基板
US11289431B2 (en) * 2019-12-27 2022-03-29 Intel Corporation Electrostatic discharge protection in integrated circuits using materials with optically controlled electrical conductivity
JP7462089B1 (ja) * 2023-03-13 2024-04-04 株式会社フジクラ 半導体パッケージ及びフェーズドアレイアンテナモジュール

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4739448A (en) * 1984-06-25 1988-04-19 Magnavox Government And Industrial Electronics Company Microwave multiport multilayered integrated circuit chip carrier
EP0399161A2 (en) * 1989-04-17 1990-11-28 International Business Machines Corporation Multi-level circuit card structure

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3239469A (en) * 1959-10-26 1966-03-08 Phillips Petroleum Co Polymer curing system
FR1552207A (ko) * 1967-11-22 1969-01-03
US3582865A (en) * 1969-12-16 1971-06-01 Ibm Microcircuit module and connector
US3739469A (en) * 1971-12-27 1973-06-19 Ibm Multilayer printed circuit board and method of manufacture
US4535385A (en) * 1983-04-22 1985-08-13 Cray Research, Inc. Circuit module with enhanced heat transfer and distribution
US4513355A (en) * 1983-06-15 1985-04-23 Motorola, Inc. Metallization and bonding means and method for VLSI packages
EP0162521A3 (en) * 1984-05-23 1986-10-08 American Microsystems, Incorporated Package for semiconductor devices
GB2209867B (en) * 1987-09-16 1990-12-19 Advanced Semiconductor Package Method of forming an integrated circuit chip carrier
DE3843787A1 (de) * 1988-12-24 1990-07-05 Standard Elektrik Lorenz Ag Verfahren und leiterplatte zum montieren eines halbleiter-bauelements
US5010641A (en) * 1989-06-30 1991-04-30 Unisys Corp. Method of making multilayer printed circuit board
US5012386A (en) * 1989-10-27 1991-04-30 Motorola, Inc. High performance overmolded electronic package
US5102829A (en) * 1991-07-22 1992-04-07 At&T Bell Laboratories Plastic pin grid array package
US5264729A (en) * 1992-07-29 1993-11-23 Lsi Logic Corporation Semiconductor package having programmable interconnect
US5291062A (en) * 1993-03-01 1994-03-01 Motorola, Inc. Area array semiconductor device having a lid with functional contacts
US5355283A (en) * 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
US5397917A (en) * 1993-04-26 1995-03-14 Motorola, Inc. Semiconductor package capable of spreading heat
US5490324A (en) * 1993-09-15 1996-02-13 Lsi Logic Corporation Method of making integrated circuit package having multiple bonding tiers
JPH07169872A (ja) * 1993-12-13 1995-07-04 Fujitsu Ltd 半導体装置及びその製造方法
US5468999A (en) * 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
US5508556A (en) * 1994-09-02 1996-04-16 Motorola, Inc. Leaded semiconductor device having accessible power supply pad terminals

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4739448A (en) * 1984-06-25 1988-04-19 Magnavox Government And Industrial Electronics Company Microwave multiport multilayered integrated circuit chip carrier
EP0399161A2 (en) * 1989-04-17 1990-11-28 International Business Machines Corporation Multi-level circuit card structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140128536A (ko) * 2013-04-26 2014-11-06 삼성전자주식회사 반도체 패키지
KR102041243B1 (ko) * 2013-04-26 2019-11-07 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
EP0692823B1 (en) 2003-02-19
US5741729A (en) 1998-04-21
KR960005968A (ko) 1996-02-23
US5640048A (en) 1997-06-17
DE69529646T2 (de) 2003-12-18
DE69529646D1 (de) 2003-03-27
JPH08172141A (ja) 1996-07-02
EP0692823A1 (en) 1996-01-17

Similar Documents

Publication Publication Date Title
KR100378511B1 (ko) 집적회로용볼그리드어레이패키지
US5825628A (en) Electronic package with enhanced pad design
US6888240B2 (en) High performance, low cost microelectronic circuit package with interposer
US5590462A (en) Process for dissipating heat from a semiconductor package
JP4572011B2 (ja) 半導体デバイスアセンブリ
KR100281813B1 (ko) 열및전기적으로개선된볼그리드패키지
KR100458832B1 (ko) 리드리스 칩 캐리어의 설계 및 구조
US6440770B1 (en) Integrated circuit package
US9269653B2 (en) SGS or GSGSG pattern for signal transmitting channel, and PCB assembly, chip package using such SGS or GSGSG pattern
US5666004A (en) Use of tantalum oxide capacitor on ceramic co-fired technology
JPH033290A (ja) 電子回路アセンブリ用サーマルシヤント及びその製造方法
JPH07142674A (ja) パワ−モジュ−ル
US5475565A (en) Power distribution lid for IC package
US5473190A (en) Tab tape
US5787575A (en) Method for plating a bond finger of an intergrated circuit package
JPH0477469B2 (ko)
US8878305B2 (en) Integrated power module for multi-device parallel operation
JP3312611B2 (ja) フィルムキャリア型半導体装置
JP2002252300A (ja) 基板および半導体チップパッケージ
US5977617A (en) Semiconductor device having multilayer film carrier
KR20040063784A (ko) 반도체장치
JPH11204688A (ja) 半導体パッケージおよびその製造方法
JP3093278B2 (ja) 向上したパッド設計による電子パッケージ
US5650665A (en) Hybrid integrated circuit device including circuit patterns of different conductivity and circuit elements mounted on an insulating substrate
JPH08148601A (ja) 多層配線基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee