JP2011187662A - 半導体パッケージ、基板、電子部品、及び半導体パッケージの実装方法 - Google Patents

半導体パッケージ、基板、電子部品、及び半導体パッケージの実装方法 Download PDF

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Abstract

【課題】半導体パッケージの構造を変えることなく接地経路のインダクタンス要素を可変にし、正帰還量をコントロールする。
【解決手段】半導体パッケージ４００は、半導体装置１００と、半導体装置１００を搭載する基板２００を備え、基板２００は、基板２００の表面に形成され、半導体装置１００と接続する内部グランド電極１０と、基板２００の裏面側に位置し、内部グランド電極１０に電気的に接続している２つの外部グランド電極１２と、平面視において２つの外部グランド電極１２の間に位置し、基板２００の裏面側に位置しており、内部グランド電極１０に電気的に接続している少なくとも１つのサブグランド電極１４と、基板２００の表面に形成され、半導体装置１００と接続する内部入力電極と、基板２００の表面に形成され、半導体装置１００と接続する内部出力電極を有する。
【選択図】図１

Description

本発明は、内部グランド電極を外部に接続するサブグランド電極を有する半導体パッケージ、基板、電子部品、及び半導体パッケージの実装方法に関する。
高周波帯域における小信号低雑音増幅用のディスクリート・トランジスタに用いられるパッケージとして、樹脂封止パッケージ、中空構造の樹脂パッケージ、及び中空構造のセラミックパッケージがある。一方高周波帯域で用いられるパッケージには、高周波帯域における利得の低下を抑制することや、寄生容量の低減、気密性の確保、低コスト化などが求められる。これらの課題を解決するために引用文献１〜５に記載の技術がある。
引用文献１に記載の技術は、熱膨張率の差に起因してモールド部と金属リード部の境界面に隙間が発生し、これによって半導体パッケージの気密性が低下することを抑制するものである。具体的には金属リード部とモールド部の境界面を非導電性膜によって覆う、と記載されている。また、引用文献２に記載の技術は、出力側の対地容量を増加させ高周波帯域での利得の低下を抑制するものである。
引用文献３に記載の技術は、インナリードとアウタリードの接続部における寄生容量を小さく抑制し、高周波特性を高めるものである。引用文献４に記載の技術は、パッケージ材料として低コストのレジンモールド材を用いながらも、高周波帯域の使用において所要の特性を得るものである。引用文献５に記載の技術は、接地導体層と貫通導体層とで安定したグランドネットワークを形成し、高速の信号を効率よく正確に伝播させるものである。
特許第３１２５８６８号 特許第２６３８５１４号 特開平５―２１８２３１号公報 特開平２―１７６６４号公報 特開２００１―４４３２８号公報
増幅回路において出力の一部が入力に戻されるとき、両者の位相が一致すると正帰還となり利得は増加する。一方、正帰還の場合、増幅回路の安定係数や雑音指数は悪化する。従って、利得や安定係数、雑音指数を適切な値にするには正帰還量を調整しなければならない。引用文献１〜５に記載の技術では、正帰還量を変更するためには半導体パッケージの構造そのものを設計し直す必要があった。
本発明によれば、半導体装置と、
前記半導体装置を搭載する基板と、
を備え、
前記基板は、
前記基板の表面に形成され、前記半導体装置と接続する内部グランド電極と、
前記基板の裏面側に位置し、前記内部グランド電極に電気的に接続している２つの外部グランド電極と、
平面視において前記２つの外部グランド電極の間に位置し、前記基板の裏面側に位置しており、前記内部グランド電極に電気的に接続している少なくとも１つのサブグランド電極と、
前記基板の前記表面に形成され、前記半導体装置と接続する内部入力電極と、
前記基板の前記表面に形成され、前記半導体装置と接続する内部出力電極と、
を有する半導体パッケージが提供される。
出力から入力への帰還経路は、その中間点において内部グランド電極を経由することから、内部グランド電極と外部グランド電極の間のインダクタンス要素を介して接地されている。従って、この接地経路のインダクタンス要素を０に近づければ帰還経路は途中で短絡され、帰還量は減る。また接地経路のインダクタンス要素を大きくすれば帰還量は増える。
本発明によれば、基板に内部グランド電極を外部に接続する２つの外部グランド電極に加え、２つの外部グランド電極の間に内部グランド電極を外部に接続する複数のサブグランド電極を設けている。これにより接地経路は、外部グランド電極よりもトランジスタに近いサブグランド電極を介する経路となる。従って接地経路は短くなり、接地経路のインダクタンス要素が低減される。
さらに、実装基板におけるグランド配線のパターンを変え、接続するサブグランド電極を選択することで、接地経路を選択することができる。これにより接地経路のインダクタンス要素を可変にすることができる。従って、半導体パッケージの構造を変えることなく、正帰還量をコントロールし、利得や安定係数、雑音指数の値を含めた電子部品の設計をすることができる。
本発明によれば、基板の表面に形成される内部グランド電極と、前記基板の裏面側に位置し、前記内部グランド電極に電気的に接続している２つの外部グランド電極と、平面視において前記２つの外部グランド電極の間に位置し、前記基板の裏面側に位置しており、前記内部グランド電極に電気的に接続している少なくとも１つのサブグランド電極と、前記基板の前記表面に形成された内部入力電極と、前記基板の前記表面に形成された内部出力電極と、を備えている基板が提供される。
本発明によれば、実装基板と、前記実装基板に実装される半導体パッケージと、を備え、前記半導体パッケージは、半導体装置と、前記半導体装置を搭載する基板と、を備え、前記基板は、前記基板の表面に形成され、前記半導体装置と接続する内部グランド電極と、前記基板の裏面側に位置し、前記内部グランド電極に電気的に接続している２つの外部グランド電極と、平面視において前記２つの外部グランド電極の間に位置し、前記基板の前記裏面側に位置しており、前記内部グランド電極に電気的に接続している少なくとも１つのサブグランド電極と、前記基板の前記表面に形成され、前記半導体装置と接続する内部入力電極と、前記基板の前記表面に形成され、前記半導体装置と接続する内部出力電極と、を有し、前記内部グランド電極は前記２つの外部グランド電極と、前記サブグランド電極を介して実装基板に接続している電子部品が提供される。
本発明によれば、半導体パッケージを実装基板に搭載する工程を備え、前記半導体パッケージは、半導体装置と、前記半導体装置を搭載する基板と、を備え、前記基板は、前記基板の表面に形成され、前記半導体装置と接続する内部グランド電極と、前記基板の裏面側に位置し、前記内部グランド電極に電気的に接続している２つの外部グランド電極と、平面視において前記２つの外部グランド電極の間に位置し、前記基板の前記裏面側に位置しており、前記内部グランド電極に電気的に接続している少なくとも１つのサブグランド電極と、前記基板の前記表面に形成され、前記半導体装置と接続する内部入力電極と、前記基板の前記表面に形成され、前記半導体装置と接続する内部出力電極と、を有し、前記搭載する工程において、前記内部グランド電極を前記２つの外部グランド電極と、前記サブグランド電極を介して実装基板に接続させる半導体パッケージの実装方法が提供される。
本発明によれば、半導体パッケージの構造を変えることなく接地経路のインダクタンス要素を可変にし、正帰還量をコントロールすることができる。
第１の実施形態に係る半導体パッケージの構成を示す断面図である。 図１に示す半導体パッケージの構成を示す平面図である。 図１に示す半導体パッケージの実装構造体の構成を示す断面図である。 図１に示す半導体パッケージの製造方法を示す断面図である。 第２の実施形態に係る半導体パッケージの構成を示す断面図である。 図５に示す半導体パッケージの構成を示す平面図である。 図５に示す半導体パッケージの実装構造体の構成を示す断面図である。 図５に示す半導体パッケージの製造方法を示す断面図である。 第３の実施形態に係る半導体パッケージの構成を示す断面図である。 図９に示す半導体パッケージの構成を示す平面図である。 図９に示す半導体パッケージの実装構造体の構成を示す断面図である。 図９に示す半導体パッケージの製造方法を示す断面図である。 第４の実施形態に係る半導体パッケージの構成を示す断面図である。 図１３に示す半導体パッケージの構成を示す平面図である。 第５の実施形態に係る半導体パッケージの構成を示す断面図である。 図１５に示す半導体パッケージの構成を示す平面図である。 第６の実施形態に係る半導体パッケージの構成を示す断面図である。 図１７に示す半導体パッケージの構成を示す平面図である。 図１７に示す半導体パッケージが備える半導体装置の回路図である。 本発明の課題を説明するための断面図である。 本発明の課題を説明するための断面図である。 本発明の課題を説明するための断面図である。 本発明の課題を説明するための断面図である。 本発明の課題を説明するための回路図である。 本発明の効果を説明するための相関図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、第１の実施形態に係る半導体パッケージ４００を示す断面図である。第１の実施形態に係る半導体パッケージ４００は、半導体装置１００と、基板２００と、セラミックキャップ２２０を備えている。基板２００は半導体装置１００を搭載しており、セラミック基材２１０と、内部グランド電極１０と、２つの外部グランド電極１２と、複数のサブグランド電極１４と、スルーホール１４０、１４２、１４４、１４６を備えている。
半導体装置１００は、電界効果型トランジスタを有しており、基板２００とセラミックキャップ２２０によって気密封止されている。半導体パッケージ４００の内部は中空構造となっており、半導体装置１００はセラミックキャップ２２０と接していない。
内部グランド電極１０は、半導体装置１００を搭載し、ボンディングワイヤ１２０を介して電界効果型トランジスタのソースと接続している。外部グランド電極１２は、基板２００の裏面側に位置しており、スルーホール１４０を介して内部グランド電極１０に電気的に接続している。サブグランド電極１４は、平面視において２つの外部グランド電極１２の間に位置し、基板２００の裏面側に位置しており、スルーホール１４２を介して内部グランド電極１０に電気的に接続している。外部グランド電極１２とサブグランド電極１４の外部との接続面は、平面視において互いに間隔を空けて一列に並んでいる。
図２は、図１に示した半導体パッケージ４００の構成を示す平面図である。図２（Ａ）は外部への実装面とは反対面の半導体パッケージ４００の内部を示す。図２（Ｂ）は半導体パッケージ４００の外部への実装面を示す。基板２００は、表面に内部入力電極２０と、内部出力電極３０を、裏面側に外部入力電極２２と、外部出力電極３２を備えている。
サブグランド電極１４は平面視において内部グランド電極１０と重なる領域に位置している。また内部入力電極２０と内部出力電極３０は、内部グランド電極１０を挟んで対向するように位置している。内部入力電極２０は、ボンディングワイヤ１２２を介して電界効果型トランジスタのゲートと接続している。内部出力電極３０は、ボンディングワイヤ１２４を介して電界効果型トランジスタのドレインと接続している。外部入力電極２２はスルーホール１４４を介して内部入力電極２０と電気的に接続している。外部出力電極３２はスルーホール１４６を介して内部出力電極３０と電気的に接続している。
図３は、図１に示した半導体パッケージ４００の実装構造体の構成を示す断面図である。実装構造体は、半導体パッケージ４００と実装基板３００を備えている。半導体パッケージ４００は実装基板３００の表面に搭載されている。実装基板３００は、表面にグランド配線３２０を、裏面に裏面グランド配線３４０を、内部にスルーホール３６０を備えている。スルーホール３６０はグランド配線３２０の端と、裏面グランド配線３４０を接続している。
図３（Ａ）と図３（Ｂ）では、グランド配線３２０のパターンが異なる。図３（Ａ）では、半導体パッケージ４００と重なる部分においてグランド配線３２０は形成されておらず、外部グランド電極１２のみがグランド配線３２０と接続している。図３（Ｂ）では、半導体パッケージ４００と重なる部分までグランド配線３２０の端が延びており、外部グランド電極１２及びサブグランド電極１４がグランド配線３２０と接続している。
図４は図１に示した半導体パッケージ４００の製造方法を示す断面図である。まず図４（Ａ）に示す絶縁性のセラミック基材２１０に、図４（Ｂ）に示すようにスルーホール１４０、１４２、１４４、１４６を形成する。次に図４（Ｃ）に示すように、スルーホール１４０、１４２、１４４、１４６の少なくとも側壁に導体を形成する。また図４（Ｄ）に示すように、セラミック基材２１０の表面に導体膜１５を、裏面に導体膜１６を形成し、さらに導体膜１６の表面に導体シート１７を取り付ける。そして図４（Ｅ）に示すように、セラミック基材２１０の表面に内部グランド電極１０、内部入力電極２０（図２参照）、及び内部出力電極３０（図２参照）が、セラミック基材２１０の裏面側に外部グランド電極１２、外部入力電極２２（図２参照）、外部出力電極３２（図２参照）及びサブグランド電極１４が構成されるように、電極のパターン形成をする。次いでセラミック基材２１０の表面にセラミック基材２１２を形成し、パターン形成する。これにより基板２００が形成される。
次いで図４（Ｆ）に示すように、基板２００の内部グランド電極１０に半導体装置１００を搭載する。そしてボンディングワイヤ１２０を介して、内部グランド電極１０を電界効果型トランジスタのソースに、内部入力電極２０を電界効果型トランジスタのゲートに、内部出力電極３０を電界効果型トランジスタのドレインに接続する。さらに図４（Ｇ）に示すように、半導体装置１００を気密封止するよう、セラミックキャップ２２０を基板２００と接着する。これにより半導体パッケージ４００が形成される。
その後、半導体パッケージ４００を実装基板３００に搭載することで、実装構造体が形成される。半導体パッケージ４００は外部グランド電極１２を介して、または外部グランド電極１２及びサブグランド電極１４を介して実装基板３００のグランド配線３２０と接続されている。
次に第１の実施形態の作用及び効果について、図３、２０〜２５を用いて説明する。増幅回路において出力の一部が入力に戻されるとき、両者の位相が一致すると正帰還となり利得は増加する。一方、正帰還の場合、増幅回路の安定係数や雑音指数は悪化する。
図２４は電界効果型トランジスタの等価回路を示す回路図である。図２４に示すように、出力から入力への帰還経路は、その中間点において内部グランド電極１０を経由することから、内部グランド電極１０と外部グランド電極１２の間のインダクタンス要素を介して接地されている。この接地経路のインダクタンス要素を０に近づければ帰還経路は途中で短絡され、正帰還量は減る。また接地経路のインダクタンス要素を大きくすれば正帰還量は増える。従って、インダクタンス要素を調整することで、利得や安定係数、雑音指数を適切な値にすることができる。
図２０及び図２２は、比較例に係る半導体パッケージを示す断面図である。図２１及び図２３は、比較例に係る実装構造体を示す断面図である。比較例によれば、接地経路は内部グランド電極と外部グランド電極を介する経路のみであった。従って、インダクタンス要素を変更するためには、半導体パッケージそのものを設計し直す必要があった。
本実施形態によれば、図３に示すように基板２００に内部グランド電極１０を外部に接続する２つの外部グランド電極１２に加え、２つの外部グランド電極１２の間に内部グランド電極１０を外部に接続する複数のサブグランド電極１４を設けている。これにより接地経路は、外部グランド電極１２よりもトランジスタに近いサブグランド電極１４を介する経路となる。従って接地経路は短くなり、接地経路のインダクタンス要素が低減される。
さらに、実装基板３００におけるグランド配線３２０のパターンを変え、接続するサブグランド電極１４を選択することで、接地経路を選択することができる。これにより接地経路のインダクタンス要素を可変にすることができる。図２５は、接地経路を決定する実装基板３００におけるスルーホール３６０の間隔と、利得及び安定係数の相関関係の１例を示している。本実施例によれば図２５に示すように、半導体パッケージの構造を変えることなく、実装基板３００を設計することで正帰還量をコントロールし、利得や安定係数、雑音指数の値を含めた電子部品の設計をすることができる。
図５は、第２の実施形態に係る半導体パッケージ４２０の構成を示す断面図であり、第１の実施形態に係る図１に対応している。図６は、図５に示した半導体パッケージ４２０の構成を示す平面図であり、第１の実施形態に係る図２に対応している。図７は、図５に示した半導体パッケージ４２０の実装構造体の構成を示す断面図であり、第１の実施形態に係る図３に対応している。本実施形態における半導体パッケージ４２０及び実装構造体は、半導体装置１００の封止方法及び基板２００の構造を除いて第１の実施形態と同様の構成である。
第２の実施形態に係る半導体パッケージ４２０では図５、及び図６に示すように、基板２００は導電性の複数の板状部材４０、４２、４４、４６を有している。板状部材４０及び複数の板状部材４２は互いに重ねられている。板状部材４０は、基板２００の最も表面側に位置し、基板２００の裏面側に両端が曲げられている。板状部材４０の両端部は外部グランド電極１２を構成している。板状部材４０の両端部の間の少なくとも一部は内部グランド電極１０を構成している。複数の板状部材４２は、基板２００の裏面側に両端が曲げられており、その両端部がサブグランド電極１４を構成している。全ての板状部材４２の両端は、基板２００の裏面側において同平面上に位置している。
板状部材４４は、本体部分が基板２００の表面に位置しているが、１端が基板２００の裏面側に向けて曲げられている。板状部材４４は、基板２００の表面に位置する部分の少なくとも一部は内部入力電極２０を構成しており、裏面側に位置する部分は外部入力電極２２を構成している。板状部材４４と同様に、板状部材４６は、本体部分が基板２００の表面に位置しているが、１端が基板２００の裏面側に向けて曲げられている。板状部材４６は、基板２００の表面に位置する部分の少なくとも一部は内部出力電極３０を構成しており、裏面側に位置する部分は外部出力電極３２を構成している。図６に示すように、内部入力電極２０と内部出力電極３０は、半導体装置１００を挟んで対向するように位置している。
半導体パッケージ４２０では図５に示すように、半導体装置１００が樹脂キャップ２２５と基板２００により気密封止されている。半導体パッケージ４２０の内部は中空構造となっており、半導体装置１００は樹脂キャップ２２５と接していない。
図８は、図５に示した半導体パッケージ４２０の製造方法を示す断面図である。まず図８（Ａ）に示す板状部材４０の両端を、図８（Ｂ）に示すように基板２００の裏面側に曲げ、両端部を外部グランド電極１２、両端部の間の少なくとも一部を内部グランド電極１０とする。次いで図８（Ｃ）、（Ｄ）に示すように、基板２００の裏面側に両端が曲げられた複数の板状部材４２を、外部グランド電極１２の間に順次圧着していき複数のサブグランド電極１４を形成する。複数の板状部材４２は基板２００の裏面に近い程長さが短い。これにより、全ての板状部材４２の両端は、基板２００の裏面側において同平面上に位置している。
さらに板状部材４４の１端を曲げ、基板２００の表面に位置する部分の少なくとも一部を内部入力電極２０とし、裏面側に位置する部分を外部入力電極２２とする（図示せず）。同様に、板状部材４６の１端を曲げ、基板２００の表面に位置する部分の少なくとも一部を内部出力電極３０とし、裏面側に位置する部分を外部出力電極３２とする（図示せず）。そして図８（Ｅ）に示すように、基板２００の裏面側において複数の板状部材４２の間と外周部を充填するように樹脂２１５を成型する。また、基板２００の表面において半導体装置１００の周りを囲むように樹脂２１６を成型する。樹脂２１５、２１６は同一工程で成形される。これにより基板２００が形成される。
その後図８（Ｆ）に示すように、内部グランド電極１０に半導体装置１００を搭載する。さらにボンディングワイヤ１２０を介して、内部グランド電極１０を電界効果型トランジスタのソースに、内部入力電極２０を電界効果型トランジスタのゲートに、内部出力電極３０を電界効果型トランジスタのドレインに接続する。そして図８（Ｇ）に示すように、半導体装置１００を気密封止するように、樹脂キャップ２２５を基板２００と接着する。これにより半導体パッケージ４２０が形成される。
本実施形態においても、図７に示すように基板２００に内部グランド電極１０を外部に接続する２つの外部グランド電極１２に加え、２つの外部グランド電極１２の間に内部グランド電極１０を外部に接続する複数のサブグランド電極１４を設けている。従って、第１の実施形態と同様の効果を得ることができる。
また本実施形態においては、半導体パッケージ４２０を樹脂キャップ２２５によって気密封止している。これにより第１の実施形態に示すようにセラミック製のパッケージを用いるよりも安価に半導体パッケージの製造が可能となる。さらに本実施形態における基板２００は第１の実施形態における基板２００よりも機械的加工精度が高い。従って、第１の実施形態と比べて電気的特性のばらつきを小さくすることができる。
図９は、第３の実施形態に係る半導体パッケージ４４０の構成を示す断面図であり、第１の実施形態に係る図１に対応している。図１０は、図９に示した半導体パッケージ４４０の構成を示す平面図であり、第１の実施形態に係る図２に対応している。図１１は、図９に示した半導体パッケージ４４０の実装構造体の構成を示す断面図であり、第１の実施形態に係る図３に対応している。本実施形態における半導体パッケージ４４０及び実装構造体は、半導体装置１００の封止方法及び基板２００の構造を除いて第１の実施形態と同様の構成である。
第３の実施形態に係る半導体パッケージ４４０では図９、及び図１０に示すように、基板２００は金属部材６０、６２、６４を有する。基板２００の裏面において、金属部材６０には複数の溝が形成されている。これにより基板２００の裏面において、金属部材６０には複数の凸部が形成されている。金属部材６０の、基板２００の表面に位置する部分の少なくとも一部は内部グランド電極１０を構成する。また金属部材６０に形成された凸部のうち、両端に位置する凸部は外部グランド電極１２を構成しており、両端の凸部を除く凸部がサブグランド電極１４を構成している。
また図１０に示すように、金属部材６０を挟んで対向するように金属部材６２及び金属部材６４が位置している。金属部材６２は、基板２００の裏面において内側部分が削られており、基板２００の表面に位置する部分のうち少なくとも一部は内部入力電極２０を構成し、裏面に位置する部分は外部入力電極２２を構成する。同様に金属部材６４は、基板２００の裏面において内側部分が削られており、基板２００の表面に位置する部分のうち少なくとも一部は内部出力電極３０を構成し、裏面に位置する部分は外部出力電極３２を構成する。そして半導体装置１００は樹脂２１８によって封止されている。
図１２は、図９に示した半導体パッケージ４４０の製造方法を示す断面図である。まず金属製の基材を分離し、金属部材６０、金属部材６２、及び金属部材６４を形成する（図示せず）。次いで基板２００の裏面において図１２（Ａ）に示す金属部材６０に、図１２（Ｂ）に示すように複数の溝を形成する。これにより金属部材６０の、基板２００の表面に位置する部分の少なくとも一部において内部グランド電極１０を、裏面に位置する部分に外部グランド電極１２とサブグランド電極１４を構成する。また基板２００の裏面において、金属部材６２の内側部分を削る（図示せず）。金属部材６２の、基板２００の表面に位置する部分のうち少なくとも一部に内部入力電極２０を構成し、裏面に位置する部分に外部入力電極２２を構成する。同様に、基板２００の裏面において、金属部材６４の内側部分を削る（図示せず）。金属部材６４の、基板２００の表面に位置する部分のうち少なくとも一部に内部出力電極３０を構成し、裏面に位置する部分に外部出力電極３２を構成する。これにより基板２００が形成される。
その後図１２（Ｃ）に示すように、内部グランド電極１０に半導体装置１００を搭載し、ボンディングワイヤ１２０を介して、内部グランド電極１０を電界効果型トランジスタのソースに接続する。同様に内部入力電極２０を電界効果型トランジスタのゲートに、及び内部出力電極３０を電界効果型トランジスタのドレインに接続する（図示せず）。そして図１２（Ｄ）に示すように、基板２００の裏面側における金属部材６０の溝の間を充填するように樹脂２１７を成型する。また基板２００の表面において半導体装置１００を樹脂２１８によって封止する。これを個片化し、半導体パッケージ４４０が形成される。
本実施形態においても、図１１に示すように基板２００に内部グランド電極１０を外部に接続する２つの外部グランド電極１２に加え、２つの外部グランド電極１２の間に内部グランド電極１０を外部に接続する複数のサブグランド電極１４を設けている。従って、第１の実施形態と同様の効果を得ることができる。
また本実施形態においては、製造工程が第１及び第２の実施形態よりも簡略である。従って第１及び第２の実施形態と比べて、安価に半導体パッケージ４４０を製造することができる。
図１３は第４の実施形態に係る半導体パッケージ４６０を示す断面図であり、第１の実施形態に係る図１に対応している。図１４は図１３に示した半導体パッケージ４６０を示す平面図であり、第１の実施形態に係る図２に対応している。本実施形態における半導体パッケージ４６０は、半導体装置１００がフリップチップ接続により基板２００に実装されている点を除いて第１の実施形態に係る半導体パッケージ４００と同様の構成である。
具体的には、半導体装置１００は能動面が基板２００と対向するように、バンプ１３０、１３２、１３４を介して基板２００に搭載されている。内部グランド電極１０はバンプ１３０を用いて半導体装置１００と接続している。内部入力電極２０はバンプ１３２を用いて半導体装置１００と接続している。内部出力電極３０はバンプ１３４を用いて半導体装置１００と接続している。
本実施形態においても、図１３に示すように基板２００に内部グランド電極１０を外部に接続する２つの外部グランド電極１２に加え、２つの外部グランド電極１２の間に内部グランド電極１０を外部に接続する複数のサブグランド電極１４を設けている。従って、第１の実施形態と同様の効果を得ることができる。
図１５は第５の実施形態に係る半導体パッケージ４８０を示す断面図であり、第３の実施形態に係る図９に対応している。図１６は図１５に示した半導体パッケージ４８０を示す平面図であり、第３の実施形態に係る図１０に対応している。本実施形態における半導体パッケージ４８０は、半導体装置１００の構成を除いて第３の実施形態に係る半導体パッケージ４４０と同様の構成である。
本実施形態に係る半導体装置１００はバイポーラトランジスタを有する。本実施形態における半導体パッケージ４８０では、内部グランド電極１０はバイポーラトランジスタのエミッタに、内部入力電極２０はバイポーラトランジスタのベースに、内部出力電極３０はバイポーラトランジスタのコレクタに接続している。
本実施形態においても、図１５に示すように基板２００に内部グランド電極１０を外部に接続する２つの外部グランド電極１２に加え、２つの外部グランド電極１２の間に内部グランド電極１０を外部に接続する複数のサブグランド電極１４を設けている。また半導体パッケージ４８０の製造方法は、第３の実施形態における半導体パッケージ４４０の製造方法と同様である。従って、第３の実施形態と同様の効果を得ることができる。
図１７は第６の実施形態に係る半導体パッケージ５００を示す断面図であり、第３の実施形態に係る図９に対応している。図１８は図１７に示した半導体パッケージ５００の平面図であり、第３の実施形態に係る図１０に対応している。本実施形態における半導体パッケージ５００は半導体装置１００及び電極の構成を除いて第３の実施形態に係る半導体パッケージ４４０と同様の構成である。
本実施形態に係る半導体装置１００は集積回路を有する。図１９は本実施形態に係る集積回路の等価回路を示す回路図である。図１８に示すように本実施形態における半導体パッケージ５００では、増幅電源として内部ＶＤＤ電極９４及び外部ＶＤＤ電源９６を有する。金属部材６６は、金属部材６０を基準に金属部材６２と反対側に位置する。金属部材６６は、基板２００の裏面において内側部分が削られており、基板２００の表面に位置する部分のうち少なくとも一部は内部ＶＤＤ電極９４を構成し、裏面に位置する部分は外部ＶＤＤ電極９６を構成する。内部ＶＤＤ電極９４はボンディングワイヤ１２６を介して、半導体装置１００に接続している。
本実施形態においても、図１７に示すように基板２００に内部グランド電極１０を外部に接続する２つの外部グランド電極１２に加え、２つの外部グランド電極１２の間に内部グランド電極１０を外部に接続する複数のサブグランド電極１４を設けている。また半導体パッケージ５００の製造方法は、基板２００の製造工程において、内部グランド電極１０、内部入力電極２０、及び内部出力電極３０と同一工程で金属部材６６を形成することを除いて、第３の実施形態における半導体パッケージ４４０の製造方法と同様である。金属部材６６は、金属部材６０、６２、６４と同時に形成及び加工される。従って、第３の実施形態と同様の効果を得ることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０ 内部グランド電極
１２ 外部グランド電極
１４ サブグランド電極
１５ 導体膜
１６ 導体膜
１７ 導体シート
２０ 内部入力電極
２２ 外部入力電極
３０ 内部出力電極
３２ 外部出力電極
４０ 板状部材
４２ 板状部材
４４ 板状部材
４６ 板状部材
６０ 金属部材
６２ 金属部材
６４ 金属部材
６６ 金属部材
９４ 内部ＶＤＤ電極
９６ 外部ＶＤＤ電極
１００ 半導体装置
１２０ ボンディングワイヤ
１２２ ボンディングワイヤ
１２４ ボンディングワイヤ
１２６ ボンディングワイヤ
１３０ バンプ
１３２ バンプ
１３４ バンプ
１４０ スルーホール
１４２ スルーホール
１４４ スルーホール
１４６ スルーホール
２００ 基板
２１０ セラミック基材
２１２ セラミック基材
２１５ 樹脂
２１６ 樹脂
２１７ 樹脂
２１８ 樹脂
２２０ セラミックキャップ
２２５ 樹脂キャップ
３００ 実装基板
３２０ グランド配線
３４０ 裏面グランド配線
３６０ スルーホール
４００ 半導体パッケージ
４２０ 半導体パッケージ
４４０ 半導体パッケージ
４６０ 半導体パッケージ
４８０ 半導体パッケージ
５００ 半導体パッケージ

Claims (10)

  1. 半導体装置と、
    前記半導体装置を搭載する基板と、
    を備え、
    前記基板は、
    前記基板の表面に形成され、前記半導体装置と接続する内部グランド電極と、
    前記基板の裏面側に位置し、前記内部グランド電極に電気的に接続している２つの外部グランド電極と、
    平面視において前記２つの外部グランド電極の間に位置し、前記基板の裏面側に位置しており、前記内部グランド電極に電気的に接続している少なくとも１つのサブグランド電極と、
    前記基板の前記表面に形成され、前記半導体装置と接続する内部入力電極と、
    前記基板の前記表面に形成され、前記半導体装置と接続する内部出力電極と、
    を有する半導体パッケージ。
  2. 請求項１に記載の半導体パッケージにおいて、
    前記基板は複数の前記サブグランド電極を有しており、前記２つの外部グランド電極と前記複数のサブグランド電極の外部との接続面が前記基板の裏面側において互いに間隔を空けて一列に並んでいる半導体パッケージ。
  3. 請求項１または２に記載の半導体パッケージにおいて、
    前記内部グランド電極と前記外部グランド電極を接続する第１のスルーホールと、
    前記内部グランド電極と前記サブグランド電極を接続する第２のスルーホールと、
    を備える半導体パッケージ。
  4. 請求項１または２に記載の半導体パッケージにおいて、
    前記基板は互いに重ねられた導電性の複数の板状部材を有しており、
    第１の前記板状部材は、前記基板の最も表面側に位置し、基板の裏面側に両端が曲げられており、当該両端部が前記外部グランド電極を構成し、前記両端部の間の少なくとも一部が前記内部グランド電極を構成しており、
    第２の前記板状部材は、裏面側に両端が曲げられており、当該両端部が前記サブグランド電極を構成している半導体パッケージ。
  5. 請求項１または２に記載の半導体パッケージにおいて、
    前記基板は前記裏面に複数の溝、及び前記溝の相互間に位置する凸部を有しており、
    前記基板の前記表面における、前記複数の溝が形成されている領域と重なる部分の少なくとも一部は前記内部グランド電極を構成しており、
    前記基板の前記裏面に形成された両端の前記凸部は前記外部グランド電極を構成しており、
    前記基板の前記裏面に形成された前記両端の凸部を除く凸部は前記サブグランド電極を構成している半導体パッケージ。
  6. 請求項１ないし５いずれかに記載の半導体パッケージにおいて、
    前記半導体装置は電界効果型トランジスタを有しており、前記内部グランド電極は前記電界効果型トランジスタのソースに接続されており、前記内部入力電極は前記電界効果型トランジスタのゲートに接続されており、前記内部出力電極は前記電界効果型トランジスタのドレインに接続されている半導体パッケージ。
  7. 請求項１ないし５いずれかに記載の半導体パッケージにおいて、
    前記半導体装置はバイポーラトランジスタを有しており、前記内部グランド電極は前記バイポーラトランジスタのエミッタに接続されており、前記内部入力電極は前記バイポーラトランジスタのベースに接続されており、前記内部出力電極は前記バイポーラトランジスタのコレクタに接続されている半導体パッケージ。
  8. 基板の表面に形成される内部グランド電極と、
    前記基板の裏面側に位置し、前記内部グランド電極に電気的に接続している２つの外部グランド電極と、
    平面視において前記２つの外部グランド電極の間に位置し、前記基板の裏面側に位置しており、前記内部グランド電極に電気的に接続している少なくとも１つのサブグランド電極と、
    前記基板の前記表面に形成された内部入力電極と、
    前記基板の前記表面に形成された内部出力電極と、
    を備えている基板。
  9. 実装基板と、
    前記実装基板に実装される半導体パッケージと、
    を備え、
    前記半導体パッケージは、
    半導体装置と、
    前記半導体装置を搭載する基板と、
    を備え、
    前記基板は、
    前記基板の表面に形成され、前記半導体装置と接続する内部グランド電極と、
    前記基板の裏面側に位置し、前記内部グランド電極に電気的に接続している２つの外部グランド電極と、
    平面視において前記２つの外部グランド電極の間に位置し、前記基板の前記裏面側に位置しており、前記内部グランド電極に電気的に接続している少なくとも１つのサブグランド電極と、
    前記基板の前記表面に形成され、前記半導体装置と接続する内部入力電極と、
    前記基板の前記表面に形成され、前記半導体装置と接続する内部出力電極と、
    を有し、
    前記内部グランド電極は前記２つの外部グランド電極と、前記サブグランド電極を介して実装基板に接続している電子部品。
  10. 半導体パッケージを実装基板に搭載する工程を備え、
    前記半導体パッケージは、
    半導体装置と、
    前記半導体装置を搭載する基板と、
    を備え、
    前記基板は、
    前記基板の表面に形成され、前記半導体装置と接続する内部グランド電極と、
    前記基板の裏面側に位置し、前記内部グランド電極に電気的に接続している２つの外部グランド電極と、
    平面視において前記２つの外部グランド電極の間に位置し、前記基板の前記裏面側に位置しており、前記内部グランド電極に電気的に接続している少なくとも１つのサブグランド電極と、
    前記基板の前記表面に形成され、前記半導体装置と接続する内部入力電極と、
    前記基板の前記表面に形成され、前記半導体装置と接続する内部出力電極と、
    を有し、
    前記搭載する工程において、
    前記内部グランド電極を前記２つの外部グランド電極と、前記サブグランド電極を介して実装基板に接続させる半導体パッケージの実装方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104538371B (zh) * 2015-01-13 2018-01-09 河北博威集成电路有限公司 一种高可靠性低成本的半导体芯片封装体
JP2020009953A (ja) * 2018-07-10 2020-01-16 住友電工デバイス・イノベーション株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56161659A (en) * 1980-05-16 1981-12-12 Nec Corp Semiconductor device
JPS61255041A (ja) * 1985-05-07 1986-11-12 Mitsubishi Electric Corp マイクロ波トランジスタ装置
JPH05251602A (ja) * 1991-06-18 1993-09-28 Oki Electric Ind Co Ltd ハイブリッドｉｃの製造方法
JPH11284094A (ja) * 1998-03-27 1999-10-15 Hitachi Ltd 半導体装置および半導体装置の製造方法
JP2000188359A (ja) * 1998-12-24 2000-07-04 Sumitomo Metal Electronics Devices Inc 半導体パッケージ
JP2001044328A (ja) * 1999-07-30 2001-02-16 Kyocera Corp 高周波半導体素子搭載用配線基板およびこれを用いた高周波用半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3691568A (en) * 1970-08-24 1972-09-19 William L Martz Ventilator for water closets
US5741729A (en) * 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
JP2638514B2 (ja) * 1994-11-11 1997-08-06 日本電気株式会社 半導体パッケージ
US5691568A (en) * 1996-05-31 1997-11-25 Lsi Logic Corporation Wire bondable package design with maxium electrical performance and minimum number of layers
US5942795A (en) * 1997-07-03 1999-08-24 National Semiconductor Corporation Leaded substrate carrier for integrated circuit device and leaded substrate carrier device assembly
US6064113A (en) * 1998-01-13 2000-05-16 Lsi Logic Corporation Semiconductor device package including a substrate having bonding fingers within an electrically conductive ring surrounding a die area and a combined power and ground plane to stabilize signal path impedances
JP4387076B2 (ja) * 2001-10-18 2009-12-16 株式会社ルネサステクノロジ 半導体装置
JP3908146B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56161659A (en) * 1980-05-16 1981-12-12 Nec Corp Semiconductor device
JPS61255041A (ja) * 1985-05-07 1986-11-12 Mitsubishi Electric Corp マイクロ波トランジスタ装置
JPH05251602A (ja) * 1991-06-18 1993-09-28 Oki Electric Ind Co Ltd ハイブリッドｉｃの製造方法
JPH11284094A (ja) * 1998-03-27 1999-10-15 Hitachi Ltd 半導体装置および半導体装置の製造方法
JP2000188359A (ja) * 1998-12-24 2000-07-04 Sumitomo Metal Electronics Devices Inc 半導体パッケージ
JP2001044328A (ja) * 1999-07-30 2001-02-16 Kyocera Corp 高周波半導体素子搭載用配線基板およびこれを用いた高周波用半導体装置

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