JP2010183100A - 半導体増幅器 - Google Patents

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和宏 弥政
Koji Yamanaka
宏治 山中
Masatoshi Nakayama
正敏 中山
Sunao Takagi
直 高木
Hiroshi Otsuka
浩志 大塚
Tetsuo Kunii
徹郎 國井
Makoto Matsunaga
誠 松永
Yukinori Tarui
幸宣 垂井
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Abstract

【課題】ソースパッドと接地間のインダクタンス成分を低減し、利得の低下を抑圧して、利得特性を改善することのできる半導体増幅器を提供する。
【解決手段】入力整合回路基板１７あるいは出力整合回路基板１８の少なくともいずれか一方と、トランジスタチップ１０との間に、金属キャリアに電気的な接地面を形成するトランジスタチップ１０の少なくともソースパッド４面と同程度の高さの突起３０を設け、ソースパッド４から、突起の頂部に、ワイヤボンディングをすることで電気的に接続した、トランジスタチップ１０のソース接地構造を実現する。
【選択図】図２４

Description

この発明は、例えば、地上マイクロ波、ミリ波通信装置、移動体通信装置、衛星通信装置、レーダ装置等の増幅器として用いる半導体増幅器に関するものであり、特に利得特性を改善するようにした半導体増幅器に関するものである。
高周波増幅器の高周波増幅部には、一般的にソース接地したトランジスタが用いられる。従来の高周波用途のトランジスタは、製造工程の制約等から、ソース電極に接続されるソースパッドから接地面に対して、ヴィアホールを設けることができない場合、ソースパッドから接地面へボンディングワイヤを配線してソース電極を接地していた。
ところで、高周波増幅器ではソース電極と接地間のインダクタンス成分が大きくなると利得が低下することが知られている（例えば、非特許文献１参照）。
そこで、ソース電極と接地間のインダクタンス成分を低減し、利得特性を改善する方法の一つとして、ゲートパッド、ドレインパッドの面積を小さくして、ソースパッドとの物理的な干渉をなくし、ソース電極からソースパッドへの引き出し線を短く、かつ、ソースパッドを小さくすることで、ソース電極からの引き出し線、パッド自身の有するインダクタンス成分を減らす半導体装置があった（例えば、特許文献１参照）。
特開平８−１２５１９８号公報
福田，平地，"ＧａＡｓ電界効果トランジスタの基礎"，電子情報通信学会，１９９２，ｐｐ．２１５−２１６
しかしながら、上記従来の半導体装置を用いた半導体増幅器では、ソースパッドと接地間のボンディングワイヤ自身が有するインダクタンス成分を減らすことはできない。また、実際にはソースパッドのインダクタンス成分よりも、むしろソースパッドと接地間に配線されるボンディングワイヤのインダクタンス成分のほうが支配的で、上記方法では利得特性の改善には限界があった。
また、ソースパッドから、半導体トランジスタの高さ分だけ高低差のある接地面に対してワイヤボンディングをするために、ボンディング装置の制約で、ボンディングワイヤにある程度の長さを必要とする。このため、ボンディングワイヤの長さが長くなり、ソースパッドと接地間のインダクタンス成分が大きくなるという問題があった。更に、整合回路基板とトランジスタチップ間の距離が長くなり、半導体増幅器が大きくなってしまうという問題があった。
この発明は、上記のような課題を解決するためになされたもので、ヴィアホールプロセスを用いることなく製造された半導体トランジスタを用いて半導体増幅器を構成する際に問題となる、ソースパッドと接地間のインダクタンス成分を低減し、利得の低下を抑圧して、利得特性を改善することのできる半導体増幅器を得ることを目的とする。
この発明に係る半導体増幅器は、１個以上のトランジスタセルを有する半導体トランジスタと、入力整合回路基板と、出力整合回路基板と、およびそれらを機械的に接合し、同時に電気的な接地面を形成する金属キャリアを備えた半導体増幅器において、入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方と、半導体トランジスタとの間に、金属キャリアに電気的な接地面を形成する半導体トランジスタの少なくともソースパッド面と同程度の高さの突起を設け、ソースパッドから、突起の頂部に、ワイヤボンディングをすることで電気的に接続し、半導体トランジスタのソース接地をとるようにしたものである。
この発明の半導体増幅器は、入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方と、半導体トランジスタとの間に、金属キャリアに電気的な接地面を形成する半導体トランジスタの少なくともソースパッド面と同程度の高さの突起を設け、ソースパッドから、突起の頂部に、ワイヤボンディングをすることで電気的に接続し、半導体トランジスタのソース接地をとるようにしたので、ソースと接地間のワイヤの長さを短くすることができるため、ワイヤのインダクタンス成分が少なくなり、利得特性を改善することができると共に、整合回路の基板厚みにより生じるヴィアホールのインダクタンス成分をなくすことができるため、利得特性を改善することができる効果がある。
この発明の実施の形態１による半導体増幅器を示す構成図である。 この発明の実施の形態１による半導体増幅器を横から見た状態を示す説明図である。 この発明の実施の形態１による半導体増幅器の入力整合回路部分の斜視図である。 この発明の実施の形態２による半導体増幅器の説明図である。 この発明の実施の形態３による半導体増幅器の要部を示す構成図である。 この発明の実施の形態４による半導体増幅器を示す構成図である。 この発明の実施の形態５による半導体増幅器を示す構成図である。 図７のＡ−Ａ’線断面図である。 この発明の実施の形態６による半導体増幅器を示す構成図である。 この発明の実施の形態６による半導体増幅器の入力整合回路基板におけるトランジスタチップとの接続部位を示す斜視図である。 この発明の実施の形態７による半導体増幅器を示す構成図である。 この発明の実施の形態７による半導体増幅器の入力整合回路基板におけるトランジスタチップとの接続部位を示す斜視図である。 この発明の実施の形態８による半導体増幅器を示す構成図である。 この発明の実施の形態８による半導体増幅器のシート抵抗設置部分の拡大図である。 この発明の実施の形態８による半導体増幅器の電気的な等価回路を示す回路図である。 この発明の実施の形態９による半導体増幅器を示す構成図である。 この発明の実施の形態９による半導体増幅器のシート抵抗設置部分を示す拡大図である。 この発明の実施の形態９による半導体増幅器の電気的な等価回路を示す回路図である。 この発明の実施の形態１０による半導体増幅器を示す構成図である。 この発明の実施の形態１０による半導体増幅器の入力整合回路基板におけるトランジスタチップとの接続部位を示す斜視図である。 この発明の実施の形態１０による半導体増幅器の図２０の矢印方向から見た各層を示す構成図である。 この発明の実施の形態１１による半導体増幅器を示す構成図である。 図２２におけるＡ−Ａ’線断面図である。 この発明の実施の形態１２による半導体増幅器を示す構成図である。 この発明の実施の形態１２による半導体増幅器を横から見た状態を示す説明図である。 この発明の実施の形態１３による半導体増幅器を示す構成図である。 この発明の実施の形態１３による半導体増幅器を横から見た状態を示す説明図である。
実施の形態１．
図１は、この発明の実施の形態１による半導体増幅器の構成図である。
図２は、この発明の実施の形態１による半導体増幅器を横から見た状態を示す説明図である。
図３は、この発明の実施の形態１による半導体増幅器の入力整合回路部分の斜視図である。
本実施の形態１における半導体増幅器は、その一例として、図１に示すように、４個のトランジスタセルが一つのトランジスタチップを構成し、このトランジスタセルを並列接続して高出力を得るようにしたものを示している。
本実施の形態１の半導体増幅器における半導体トランジスタは、ドレイン電極１とソース電極２を櫛状に交互に対向配置させた櫛形トランジスタである。また、ソース電極２は、エアブリッジ３と呼ばれる空中配線を介してソースパッド４に接続されている。
また、ゲートフィンガ（ゲート電極）５が１２本で一つのトランジスタセルを構成しており、この１２本のゲートフィンガ５に対して一つのゲートパッド６が設けられている。
ドレイン電極１は、ドレインパッド８からそれぞれ引き出され、ソース電極２は、ソースパッド４から引き出されている。そしてこれらドレイン電極１およびソース電極２は、ゲートフィンガ５を跨いで交互に対向配置されている。また、ゲートフィンガ５は、ゲートバス７を介して給電されるよう構成されている。更に、ソース電極２はゲートバス７に接触させないようにするため、上述したように、エアブリッジ３と呼ばれる空中配線を介してソースパッド４に接続されている。
また、これらドレイン電極１〜ドレインパッド８は、ＧａＡｓ等からなる半絶縁性基板（半導体基板）９上に形成され、トランジスタチップ（半導体トランジスタ）１０を構成している。
半導体増幅器は、トランジスタチップ１０、入力整合回路１１、出力整合回路１２、それらを実装する金属キャリア１３、更に、トランジスタチップ１０と入出力整合回路１１，１２および金属キャリア１３とを接続するためのボンディングワイヤとなるワイヤ１４、ワイヤ１５、ワイヤ１６から構成される。また、金属キャリア１３は接地面を構成する。
入力整合回路１１および出力整合回路１２の入力整合回路基板１７および出力整合回路基板１８上には、それぞれ入力整合回路電極パターン１９および出力整合回路電極パターン２０が形成されている。入力整合回路電極パターン１９とゲートパッド６は、ゲートパッド６と入力整合回路基板１７間を接続するワイヤ１５によって電気的に接続され、出力整合回路電極パターン２０とドレインパッド８は、ドレインパッド８と出力整合回路基板１８間を接続するワイヤ１６によって電気的に接続されている。
また、入力整合回路基板１７には、トランジスタチップ１０と電気的接続をする基板端部近傍に、一端が金属キャリア１３に接地されたヴィアホール２１が設けられている。そして、トランジスタチップ１０のソースパッド４からヴィアホール２１の他端（図面における基板の上面側）にワイヤ１４によってワイヤボンディングを行うことで電気的に接続し、トランジスタチップ１０をソース接地としている。このような構成により、ソース接地のためにワイヤを接地面と接続していた従来と比べて、ワイヤの長さを短くすることができる。
以上のように、実施の形態１の半導体増幅器によれば、１個以上のトランジスタセルを有する半導体トランジスタを用いた半導体増幅器において、入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方の、半導体トランジスタとの接続端部の近傍に、一端が接地されたヴィアホールを設け、半導体トランジスタのソースパッドからヴィアホールの他端にワイヤボンディングをすることで電気的に接続し、半導体トランジスタのソース接地をとるようにしたので、ソースと接地間のワイヤの長さを短くすることができるため、ワイヤのインダクタンス成分が少なくなり、利得特性を改善することができる効果がある。
また、入力整合回路１１とトランジスタチップ１０の距離が短くなるため、半導体増幅器の大きさが小さくなる効果がある。
尚、この実施の形態では、入力整合回路１１に接地する例を説明したが、出力整合回路１２の場合でも同様に適用することができる。即ち、このような場合は、ソース電極（ソースパッド４）をドレインパッド８側にエアブリッジで引き出し、そこから出力整合回路基板１８上に形成したヴィアホールに電気的接続をとることで同様の効果を得ることができる。
実施の形態２．
実施の形態２の半導体増幅器は、基本的な構成は実施の形態１と同様であるが、信号線路とヴィアホール２１および地導体で構成されるＧｒｏｕｎｄｅｄ Ｃｏｐｌａｎａｒ（グランデッドコプレーナ）構造部の特性インピーダンスを、以後に接続されるマイクロストリップ線路の特性インピーダンスＺｃの４倍にしたことを特徴としている。
図４は、この発明の実施の形態２による半導体増幅器の説明図である。
図示例は、トランジスタチップ１０として４個のトランジスタセルを用いた場合であり、入力整合回路基板１７とトランジスタチップ１０との接続部位を拡大したものを示している。
図面右側の点線で囲まれた部分はグランデッドコプレーナ構造部の拡大部分を示しており、この拡大部分に示すように、信号線路とヴィアホール２１、地導体（金属キャリア１３）で構成されるグランデッドコプレーナ構造部の特性インピーダンスを、以後に接続されるマイクロストリップ線路の特性インピーダンスＺｃの４倍としている。尚、拡大部分は断面図であり、Ｇはグランド、Ｓは信号線路を示している。
また、上記の例は、トランジスタセルが４個の場合であるが、これ以外の個数であっても同様に適用可能である。例えば、Ｍ個のトランジスタセルの場合は、グランデッドコプレーナ構造部の特性インピーダンスはＭ・Ｚｃとすることで、同様の効果が得られる。即ち、特性インピーダンスがＭ・Ｚｃのグランデッドコプレーナ構造部をＭ個並列接続した場合、全体での特性インピーダンスはＭ・Ｚｃ／Ｍ＝Ｚｃとなり、整合基板上のマイクロストリップ線路の特性インピーダンスとインピーダンス整合がとれることになる。
以上のように、実施の形態２の半導体増幅器によれば、実施の形態１の構成に加えて、信号線路とヴィアホール２１および地導体で構成されるＭ個のグランデッドコプレーナ構造部の特性インピーダンスを、以後に接続されるマイクロストリップ線路の特性インピーダンスＺｃのＭ倍にしたので、以後に接続されるマイクロストリップ線路の特性インピーダンスとインピーダンス整合をとることができることから、マイクロストリップ線路との変換の反射を低減することができ、更に、半導体増幅器としての利得特性を改善することができる効果がある。
実施の形態３．
実施の形態３は、トランジスタチップ１０から入力整合回路基板１７または出力整合回路基板１８へボンディングされるワイヤについて、信号線とＧＮＤ線を近接させて打つことを特徴とする半導体増幅器である。
図５は、実施の形態３の要部を示す構成図である。
この図５は、入力整合回路基板１７とトランジスタチップ１０の接続部位を拡大したものを示している。
図示のように、実施の形態３の半導体増幅器は、ゲートパッド６と入力整合回路電極パターン１９とを接続するワイヤ１５（信号線）と、ソースパッド４とヴィアホール２１とを接続するためのワイヤ１４（ＧＮＤ線）とが近接するよう配置している。これ以外の構成は、実施の形態１と同様である。
以上のように、実施の形態３の半導体増幅器によれば、実施の形態１の構成に加えて、トランジスタチップ１０から入力整合回路基板１７または出力整合回路基板１８へボンディングされるワイヤについて、信号線とＧＮＤ線を近接させて打つようにしたので、実施の形態１の効果に加えて、信号線からの不要放射を抑えて、発振を抑える効果がある。
実施の形態４．
実施の形態４は、４個のトランジスタセルを有する半導体トランジスタにおける各セルを電気的に分離するようにしたものである。
図６は、実施の形態４による半導体増幅器を示す構成図である。
本実施の形態４のトランジスタ（半導体トランジスタ）１０は、ドレイン電極１とソース電極２を櫛状に交互に対向配置させた櫛形トランジスタである。また、ソース電極２は、エアブリッジ３と呼ばれる空中配線を介してソースパッド４に接続されている。
また、ゲートフィンガ（ゲート電極）５が１２本で一つのトランジスタセルを構成しており、この１２本のゲートフィンガ５に対して一つのゲートパッド６が設けられている。
ドレイン電極１は、一つのドレインパッド８から１セルあたり７本引き出されており、ソース電極２は、一つのソースパッド４から１セルあたりで３本引き出されている。そしてこれらドレイン電極１およびソース電極２は、ゲートフィンガ５を跨いで交互に対向配置されている。また、ゲートフィンガ５は、ゲートバス７を介して給電されるよう構成されている。更に、ソース電極２はゲートバス７に接触させないようにするため、上述したように、エアブリッジ３と呼ばれる空中配線を介してソースパッド４に接続されている。
また、１個のセルを単位として、セルに設けられるドレインパッド８と、隣接するセルのドレインパッド８との間にソースパッド４が設けられると共に、ゲートパッド６はドレインパッド８とは対向する位置に配置され、かつ、ゲートパッド６側に配されたソースパッド４からの配線は、上述したドレインパッド８間に設けたソースパッド４と接続されるよう構成されている。また、これらドレイン電極１〜ドレインパッド８は、ＧａＡｓ等からなる半絶縁性基板（半導体基板）９上に形成されている。
本実施の形態４における半導体トランジスタでは、１個のセルを単位として（以下、１ブロックと称す）、ゲート側、ドレイン側のソースパッド間の配線によって各セル同士を分離することにより、トランジスタチップを構成することを特徴とするものである。即ち、このような構成により、セル同士を電気的に分離するようにしている。
また、入力整合回路基板１７側の構成と同様に、出力整合回路基板１８側にも、トランジスタチップ１０と電気的接続をする基板端部近傍に、一端が金属キャリア１３（図示省略している）に接地されたヴィアホール２１が設けられている。そして、トランジスタチップ１０におけるドレインパッド８側のソースパッド４からヴィアホール２１の他端（図面における上面側）にワイヤ１４によってワイヤボンディングを行うことで電気的に接続している。尚、入力整合回路基板１７の構成およびトランジスタチップ１０と入力整合回路基板１７を接続するワイヤ１４，１５の構成は、実施の形態１と同様である。
以上のように、実施の形態４の半導体増幅器によれば、複数のトランジスタセルを有する半導体トランジスタと、入力整合回路基板と、出力整合回路基板を備えた半導体増幅器において、半導体トランジスタを、１個以上のトランジスタセルを単位として、１単位のトランジスタセルに設けられるドレインパッドと、隣接する単位のトランジスタセルのドレインパッドとの間にソースパッドを設けると共に、ドレインパッドにゲートパッドを対向配置し、かつ、ゲートパッド側に配されたソースパッドからの配線を、ドレインパッド間に設けたソースパッドと接続してトランジスタセル同士を電気的に分離し、かつ、入力整合回路基板と出力整合回路基板の両方に、半導体トランジスタとの接続端部の近傍に、その一端が接地されたヴィアホールを設け、半導体トランジスタのゲートパッド側のソースパッドから入力整合回路基板に設けた前記ヴィアホールの他端にワイヤボンディングをして電気的に接続すると共に、ドレインパッド側のソースパッドから出力整合回路基板に設けたヴィアホールの他端にワイヤボンディングすることで電気的に接続し、半導体トランジスタのソース接地をとるようにしたので、実施の形態１の効果に加えて、実施の形態１の半導体増幅器に比べて、接地をとる端子が２倍となるので、実施の形態１の半導体増幅器よりもソースと接地間のインダクタンス成分を少なくすることができ、従って、更に利得特性の改善の効果がある。
実施の形態５．
図７は、この発明の実施の形態５による半導体増幅器の構成図である。
図８は、図７のＡ−Ａ’線断面図である。
実施の形態５では、入力整合回路基板１７は２層の多層基板となっており、基板上面から基板下面へ第２層、第１層、第０層としている。第１層と第０層はヴィアホール２１ａで接続され、第１層は接地面である第０層と電気的に接続されることで接地面を形成している。その他のトランジスタチップ１０の構成およびトランジスタチップ１０と入力整合回路基板１７および出力整合回路基板１８とを接続する構成は、実施の形態１と同様であるため、対応する部分に同一符号を付してその説明を省略する。
以上のように、実施の形態５の半導体増幅器によれば、入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方に多層基板を用い、入力整合回路の多層基板または出力整合回路の多層基板の少なくともいずれか一方の、半導体トランジスタとの接続端部の近傍にヴィアホールを設け、多層基板の中間層を接地面として形成し、接地面とヴィアホールとを電気的に接続することでヴィアホールの一端を接地し、他端をソースパッドとワイヤボンディングによって接続することでソース接地をとるようにしたので、実施の形態１の効果に加えて、回路基板としての基板厚をある程度確保した上で、ソースパッドからワイヤボンディングされる基板表面層と、接地層となる中間層との間隔を狭くすることができ、その結果、接地面までのヴィアホールの長さが短くなることで、ヴィアホール自身の有するインダクタンス成分を少なくすることができる。そのため、実施の形態１の半導体増幅器よりも、ソースと接地間のインダクタンス成分を少なくすることができ、従って、更に、利得特性の改善の効果がある。
実施の形態６．
図９は、この発明の実施の形態６による半導体増幅器の構成図である。
実施の形態６の半導体増幅器は、入力整合回路基板１７に多層基板を用い、この多層基板の最上位層（ワイヤボンディングされる基板表面層）の下層に接地面２２を形成する。そして、トランジスタチップ１０を接続する側の基板端部において、最上位層と接地面２２を形成する層にオフセットを設ける。即ち、基板端部の接地面２２を露出させる。更に、この接地面２２に電極部を形成し、この電極部とソースパッド４とをワイヤボンディングで接続してトランジスタのソース接地をとることを特徴とするものである。
図１０は、入力整合回路基板１７におけるトランジスタチップとの接続部位を示す斜視図である。
図示例では、２層の整合回路基板であり、最上位層の下層に接地面２２を形成しているものである。トランジスタチップ１０（図示省略）を接続する側の基板端部にオフセットを設け、接地面２２を形成する電極部を形成し、この電極部からソースパッド４へワイヤボンディングされる。また、最上位層に形成される信号線は、シグナル電極と接続される。尚、この場合、シグナル電極としては、入力整合回路１１に多層基板を用いた場合はゲート電極が該当する。また、出力整合回路１２に多層基板を用いた場合は、シグナル電極はドレイン電極が該当する。
それ以外の図中にある記号の定義は実施の形態１と同様である。
以上のように、実施の形態６の半導体増幅器によれば、多層基板内の接地面に対して、ソースパッドから直接ワイヤボンディングされるので、インダクタンス成分が小さくなる。これにより、実施の形態１の半導体増幅器よりも、ソースパッドと接地間のインダクタンス成分を少なくすることができることから、更に、利得特性の改善を図ることができる効果がある。
実施の形態７．
図１１は、この発明の実施の形態７による半導体増幅器の構成図である。
実施の形態７の半導体増幅器は、入力整合回路基板１７に多層基板を用い、この多層基板の最上位層（ワイヤボンディングされる基板表面層）の下層に接地面を形成し、トランジスタを接続する側の基板端部において最上位層と上記の接地面を形成する層に、ワイヤボンディングする箇所だけオフセットを設けて接地面２２となる電極部を形成し、この電極部とソースパッド４とをワイヤボンディングで接続してトランジスタのソース接地をとることを特徴とするものである。
図１２は、入力整合回路基板１７におけるトランジスタチップとの接続部位を示す斜視図である。
図示のように、ワイヤ１４が接続される電極部分のみ、接地面２２を形成している。これ以外の構成は実施の形態６の図１０で示す構成と同様である。
以上のように、実施の形態７の半導体増幅器によれば、実施の形態１の効果に加えて、ソースパッドにワイヤボンディングされる層と、接地面との間隔を狭くすることが可能で、接地面からワイヤボンディングされる層までのヴィアホールの長さが短くなることで、ヴィアホール自身の有するインダクタンス成分を少なくすることができる。これにより、実施の形態１の半導体増幅器よりも、ソースパッドと接地間のインダクタンス成分を少なくすることができることから、更に、利得特性の改善の効果がある。
また、実施の形態６に比べて、多層基板の整合回路とシグナル電極とを接続するワイヤ（ワイヤ１５）の長さを短くできるため、ワイヤのインダクタンス成分が小さくなり、設計の自由度が向上する効果がある。
尚、上記実施の形態５〜７においては、入力整合回路１１の場合を例として挙げたが、このような中間層を接地面とする構成を出力整合回路１２側に適用することも可能で、この場合でも同様の効果を得ることができる。
また、実施の形態４で示したトランジスタチップ１０を用いて、入力整合回路１１および出力整合回路１２の両方に多層基板を用いた上記実施の形態５〜７で示したインダクタンス成分の低減手法を適用してもよい。この場合、接地を確保する端子が２倍になるため、更にインダクタンス成分を小さくでき、更なる利得特性の改善の効果がある。
実施の形態８．
図１３は、この発明の実施の形態８による半導体増幅器の構成図である。
実施の形態８の半導体増幅器は、入力整合回路基板１７において、接地を確保するヴィアホールパターン近傍のトランジスタチップ１０側に、各トランジスタセルのゲートパッド６同士を並列に接続する抵抗回路を設けたものである。本実施の形態ではシート抵抗２３を設けている。
図１４は、シート抵抗２３設置部分の拡大図である。
図１４に示すように、シート抵抗２３と入力整合回路電極パターン１９とが電気的に接続される（矢印Ａで示す）ことにより、各トランジスタセルのゲートが並列に接続されることになる。これ以外の構成は、実施の形態１と同様であるため、対応する部分に同一符号を付してその説明を省略する。
図１５は、実施の形態８の半導体増幅器の電気的な等価回路を示している。
図示のように、トランジスタチップ１０のゲートはワイヤ１５を介してシート抵抗２３からなる抵抗回路に接続され、各トランジスタセルのゲートが並列に接続されている。尚、図中の伝送線路２４は、図１３における入力整合回路電極パターン１９のヴィアホールパターンが位置するトランジスタチップ１０側の部分、伝送線路２５は、それより外側の図面横方向に連続している部分、伝送線路２６は、出力整合回路電極パターン２０におけるワイヤ１６の接続部分に対応している。
尚、上記のシート抵抗２３と同様の構成を出力整合回路基板１８側に設け、ドレインパッド８同士を並列に接続するようにしてもよい。
以上のように、実施の形態８の半導体増幅器によれば、半導体トランジスタは、複数のトランジスタセルを有し、入力整合回路基板または出力整合回路基板に設けるソース接地を確保するヴィアホールパターンの半導体トランジスタ側に抵抗回路を設け、抵抗回路を介してトランジスタセルのゲート端子同士あるいはドレイン端子同士の少なくともいずれか一方を並列に接続するようにしたので、実施の形態１の効果に加えて、各トランジスタセルの電気的特性の不揃いに起因してトランジスタチップ内で生じる不平衡モード発振を抵抗回路で吸収し、この発振を抑圧できる効果がある。
実施の形態９．
図１６は、この発明の実施の形態９による半導体増幅器の構成図である。
実施の形態９の半導体増幅器は、入力整合回路基板１７に設けるソース接地を確保するヴィアホールパターン近傍の信号線路内に、トランジスタセルのゲート端子同士を並列に接続するための抵抗回路を設けたものである。本実施の形態では、抵抗回路としてシート抵抗２７を設けている。
図１７は、シート抵抗２７設置部分の拡大図である。
図１８は、実施の形態９の半導体増幅器の電気的な等価回路である。
図１７に示すように、シート抵抗２７は、入力整合回路電極パターン１９におけるヴィアホールパターン１９ａの外側に設けられ、それぞれの伝送線路２４（図１６では、隣り合うヴィアホールパターン１９ａとシート抵抗２７の間に位置するワイヤ１５が接続された入力整合回路電極パターン１９の部分に相当する）を接続し（矢印Ｂで示す）、トランジスタチップ１０のゲートを並列接続している。それ以外の構成は実施の形態１と同様であるため、対応する部分に同一符号を付してその説明を省略する。
尚、上記のシート抵抗２７と同様の構成を出力整合回路基板１８側に設け、ドレインパッド８同士を並列に接続するようにしてもよい。
以上のように、実施の形態９の半導体増幅器によれば、半導体トランジスタは、複数のトランジスタセルを有し、入力整合回路基板または出力整合回路基板に設けるソース接地を確保する部位の近傍の信号線路内に、トランジスタセルのゲート端子同士あるいはドレイン端子同士の少なくとも一方を並列に接続する抵抗回路を設けるようにしたので、実施の形態１の効果に加えて、各トランジスタセルの電気的特性の不揃いによって生じるチップ内の不平衡モード発振を抵抗回路で吸収し、発振を抑圧できる効果がある。
また、実施の形態８に比べて、ソースパッドと接地を確保するボンディングワイヤの長さを短くできるため、ソースと接地間のインダクタンス成分が少なくなり、利得特性の改善の効果がある。
実施の形態１０．
図１９は、この発明の実施の形態１０による半導体増幅器の構成図である。
実施の形態１０の半導体増幅器は、入力整合回路基板１７に多層基板を用い、トランジスタチップ１０のソースパッド４からワイヤボンディングされるヴィアホール２１が形成される整合回路の最上位層（ワイヤボンディングされる基板表面層）の下層に抵抗回路をシート抵抗で実現し、この抵抗回路が、トランジスタチップ１０との接続端部近傍に設けられたヴィアホール２１ｂを介してトランジスタセルのゲートパッド６同士を並列に接続することを特徴とする半導体増幅器である。
図２０は、入力整合回路基板１７におけるトランジスタチップとの接続部位を示す斜視図である。
また、図２１は、図２０の矢印方向から見た各層の構成図である。
図示例の整合回路は３層構成であり、最上位層を第３層とし、基板底面の接地面を第０層としている。ここで、図中の多層基板は、第２層に接地面をヴィアホール２１によって第０層と接続することで構成し、第１層にはシート抵抗で実装された抵抗体２８を設けている。また、第１層は最上位層の第３層のシグナル線（ワイヤ１５）と、トランジスタチップ１０の接続端部近傍に設けられたヴィアホール２１ｂで接続され、このヴィアホール２１ｂを介して、ゲート端子同士あるいはドレイン端子同士の少なくともいずれか一方を並列に接続する。
尚、図２１中、Ｓｉｇｎａｌ（シグナル）電極とあるのは、入力整合回路１１に多層基板を用いた場合は、ゲート電極（ゲートパッド６）が該当する。また、出力整合回路１２に多層基板を用いた場合は、Ｓｉｇｎａｌ電極はドレインパッド８が該当する。
これ以外の各構成は、実施の形態１と同様であるため、対応する部分に同一符号を付してその説明を省略する。
以上のように、実施の形態１０の半導体増幅器によれば、半導体トランジスタは、複数のトランジスタセルを有し、入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方に多層基板を用いて構成し、ソースパッドからワイヤボンディングされる多層基板の中間層において、半導体トランジスタとの接続端部の近傍に抵抗回路を設け、抵抗回路により、接続端部近傍に設けられたヴィアホールを介して、トランジスタセルのゲート端子同士あるいはドレイン端子同士の少なくともいずれか一方を並列に接続するようにしたので、実施の形態１の効果に加えて、各トランジスタセルの電気的特性の不揃いによって生じるチップ内の不平衡モード発振を抵抗回路で吸収し、発振を抑圧できる効果がある。また、抵抗回路を別の層に設けるので、設計の自由度が向上する効果がある。
尚、本実施の形態においては、多層基板に３層のものを例として説明したが、３層に限定されるものではない。
実施の形態１１．
図２２は、この発明の実施の形態１１による半導体増幅器の構成図である。
図２３は、図２２におけるＡ−Ａ’線断面図である。
尚、図２３中、Ｇとあるのはゲートパッドとの接続部、Ｓとあるのはソースパッドとの接続部を示している。
実施の形態１１の半導体増幅器は、トランジスタチップ（半導体トランジスタ）１０と、入力整合回路１１、出力整合回路１２およびそれらを実装する金属キャリア１３を有する半導体増幅器である。トランジスタチップ１０は、電極パッドを上面とした場合の下面をはんだ等によって金属キャリア１３に固定されている。尚、この固定手段は、はんだ以外の手段を用いても良い。また、入力整合回路１１および出力整合回路１２における入力整合回路基板１７および出力整合回路基板１８の、信号線（入力整合回路電極パターン１９および出力整合回路電極パターン２０）の裏面に構成される接地面２９とトランジスタチップ１０のソースパッドがフリップチップ接続されることでソース接地がなされている。
更に、これら整合回路基板１７，１８のトランジスタチップ１０との接続端部の近傍にヴィアホール２１ｃが設けられ、その一端を上記信号線（図２３では入力整合回路電極パターン１９）に接続し、もう一端を、入力整合回路１１と接続する場合はゲート端子、出力整合回路１２と接続する場合はドレイン端子と接続するようにしている。これ以外のトランジスタチップ１０の構成や入力整合回路１１、出力整合回路１２の構成は、上述したいずれかの実施の形態と同様である。
以上のように、実施の形態１１の半導体増幅器によれば、１個以上のトランジスタセルを有する半導体トランジスタを用いた半導体増幅器において、半導体トランジスタを、その電極パッドを一方の面とした場合の他方の面を金属キャリアに固定すると共に、入力整合回路基板および出力整合回路基板の少なくともいずれか一方の整合回路基板の、信号線の裏面に構成する接地面と半導体トランジスタのソースパッドの電極パッドをフリップチップ接続してソース接地とし、かつ、ソース接地を確保した整合回路基板の、半導体トランジスタとの接続端部の近傍にヴィアホールを設け、ヴィアホールの一端を信号線に接続し、他端を入力整合回路基板と接続する場合はゲート端子、出力整合回路基板と接続する場合はドレイン端子と接続するようにしたので、次のような効果がある。
即ち、ソースパッドと接地間の接続にフリップチップ実装を用いることで、ボンディングワイヤを用いず、ワイヤの有するインダクタンス成分をなくすことができるため、利得特性の改善の効果がある。また、従来のフリップチップ実装とは異なり、半導体トランジスタは金属キャリアに実装されているため、熱は金属キャリアを介して排熱され、自己発熱による利得の低下を改善する効果がある。
また、入力整合回路と出力整合回路を分けずに、整合回路基板を一体に構成することで、整合回路基板によって半導体トランジスタを覆う蓋の機能を持たせることができる。このように構成すれば、半導体トランジスタを保護するシールのための部品を減らす効果がある。
実施の形態１２．
図２４は、実施の形態１２による半導体増幅器の構成図である。
図２５は、実施の形態１２による半導体増幅器を横から見た状態を示す説明図である。
実施の形態１２の半導体増幅器は、入力整合回路基板１７とトランジスタチップ（半導体トランジスタ）１０との間に、金属キャリア１３に電気的な接地面を形成するトランジスタチップ１０の少なくともソースパッド４面と同程度の高さの突起３０を設け、ソースパッド４から、突起３０の頂部３０ａに、ワイヤ１４によってワイヤボンディングをすることで電気的に接続し、半導体トランジスタのソース接地をとるようにしたものである。これ以外の構成は、実施の形態１と同様であるため、対応する部分に同一符号を付してその説明を省略する。
尚、この実施の形態では、入力整合回路１１に接地する例を説明したが、出力整合回路１２の場合でも同様に適用することができる。即ち、このような場合は、トランジスタチップ１０と出力整合回路基板１８との間に、上記実施の形態と同様の突起３０を設け、かつ、ソース電極（ソースパッド４）をドレインパッド８側にエアブリッジで引き出し、そこから突起３０の頂部にワイヤボンディングすることで同様の効果を得ることができる。
以上のように、実施の形態１２の半導体増幅器によれば、１個以上のトランジスタセルを有する半導体トランジスタと、入力整合回路基板と、出力整合回路基板と、およびそれらを機械的に接合し、同時に電気的な接地面を形成する金属キャリアを備えた半導体増幅器において、入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方と、半導体トランジスタとの間に、金属キャリアに電気的な接地面を形成する半導体トランジスタの少なくともソースパッド面と同程度の高さの突起を設け、ソースパッドから、突起の頂部に、ワイヤボンディングをすることで電気的に接続し、半導体トランジスタのソース接地をとるようにしたので、ソースと接地間のワイヤの長さを短くすることができるため、ワイヤのインダクタンス成分が少なくなり、利得特性を改善することができると共に、例えば、実施の形態１の半導体増幅器に比較して、整合回路の基板厚みにより生じるヴィアホールのインダクタンス成分をなくすことができるため、更に、利得特性の改善の効果がある。
実施の形態１３．
図２６は、実施の形態１３による半導体増幅器の構成図である。
図２７は、実施の形態１４による半導体増幅器を横から見た状態を示す説明図である。
実施の形態１３の半導体増幅器は、複数のトランジスタセルを有するトランジスタチップ（半導体トランジスタ）１０と、入力整合回路基板１７と、出力整合回路基板１８と、およびそれらを機械的に接合し、同時に電気的な接地面を形成する金属キャリア１３を備え、入力整合回路基板１７とトランジスタチップ１０の間と、出力整合回路基板１８とトランジスタチップ１０との間の両方に、金属キャリア１３に電気的な接地面を形成する少なくともソースパッド４と同程度の高さの突起３１，３２を設けたものである。そして、ゲートパッド６側のソースパッド４から、突起３１の頂部３１ａにワイヤ１４によってワイヤボンディングをして電気的に接続し、かつ、ドレインパッド８側のソースパッド４から突起３２の頂部３２ａにワイヤ１４によってワイヤボンディングすることで電気的に接続して、トランジスタチップ１０のソース接地をとるようにしたものである。ここで、トランジスタチップ１０部分の構成およびワイヤ１５，１６による入力整合回路基板１７および出力整合回路基板１８側への電気的接続の構成は、実施の形態４と同様であるため、対応する部分に同一符号を付してその説明を省略する。
以上のように、実施の形態１３の半導体増幅器によれば、複数のトランジスタセルを有する半導体トランジスタと、入力整合回路基板と、出力整合回路基板と、およびそれらを機械的に接合し、同時に電気的な接地面を形成する金属キャリアを備えた半導体増幅器において、半導体トランジスタを、１個以上のトランジスタセルを単位として、当該１単位のトランジスタセルに設けられるドレインパッドと、隣接する単位のトランジスタセルのドレインパッドとの間にソースパッドを設けると共に、ドレインパッドにゲートパッドを対向配置し、かつ、ゲートパッド側に配されたソースパッドからの配線を、ドレインパッド間に設けたソースパッドと接続してトランジスタセル同士を電気的に分離し、かつ、入力整合回路基板と半導体トランジスタの間と、出力整合回路基板と半導体トランジスタとの間の両方に、金属キャリアに電気的な接地面を形成する半導体トランジスタの少なくともソースパッドと同程度の高さの突起を設け、ゲートパッド側のソースパッドから、入力整合回路基板と半導体トランジスタの間に設けた突起の頂部にワイヤボンディングをして電気的に接続し、かつ、ドレインパッド側のソースパッドから出力整合回路基板と半導体トランジスタの間に設けた突起の頂部にワイヤボンディングすることで電気的に接続し、半導体トランジスタのソース接地をとるようにしたので、ソースと接地間のワイヤの長さを短くすることができるため、ワイヤのインダクタンス成分が少なくなり、利得特性を改善することができると共に、例えば、実施の形態１２の半導体増幅器に比較して、接地を確保する端子が２倍になるので、ソースパッドと接地間のインダクタンス成分を少なくすることができ、更に利得特性の改善の効果がある。
４ ソースパッド、６ ゲートパッド、１０ トランジスタチップ（半導体トランジスタ）、１１ 入力整合回路、１２ 出力整合回路、１３ 金属キャリア、１４，１５，１６ ワイヤ、１７ 入力整合回路基板、１８ 出力整合回路基板、１９ 入力整合回路電極パターン、２０ 出力整合回路電極パターン、２１，２１ａ，２１ｂ，２１ｃ ヴィアホール、２２，２９ 接地面、２３，２７ シート抵抗（抵抗回路）、２８ 抵抗体（抵抗回路）、３０，３１，３２ 突起、３０ａ，３１ａ，３２ａ 頂部。

Claims (2)

  1. １個以上のトランジスタセルを有する半導体トランジスタと、入力整合回路基板と、出力整合回路基板と、およびそれらを機械的に接合し、同時に電気的な接地面を形成する金属キャリアを備えた半導体増幅器において、
    前記入力整合回路基板あるいは前記出力整合回路基板の少なくともいずれか一方と、前記半導体トランジスタとの間に、前記金属キャリアに電気的な接地面を形成する前記半導体トランジスタの少なくともソースパッド面と同程度の高さの突起を設け、
    前記ソースパッドから、前記突起の頂部に、ワイヤボンディングをすることで電気的に接続し、前記半導体トランジスタのソース接地をとることを特徴とする半導体増幅器。
  2. 複数のトランジスタセルを有する半導体トランジスタと、入力整合回路基板と、出力整合回路基板と、およびそれらを機械的に接合し、同時に電気的な接地面を形成する金属キャリアを備えた半導体増幅器において、
    前記半導体トランジスタを、１個以上のトランジスタセルを単位として、当該１単位のトランジスタセルに設けられるドレインパッドと、隣接する単位のトランジスタセルのドレインパッドとの間にソースパッドを設けると共に、前記ドレインパッドにゲートパッドを対向配置し、かつ、当該ゲートパッド側に配されたソースパッドからの配線を、前記ドレインパッド間に設けたソースパッドと接続してトランジスタセル同士を電気的に分離し、
    かつ、前記入力整合回路基板と前記半導体トランジスタの間と、前記出力整合回路基板と前記半導体トランジスタとの間の両方に、前記金属キャリアに電気的な接地面を形成する半導体トランジスタの少なくとも前記ソースパッドと同程度の高さの突起を設け、
    前記ゲートパッド側のソースパッドから、前記入力整合回路基板と前記半導体トランジスタの間に設けた突起の頂部にワイヤボンディングをして電気的に接続し、かつ、前記ドレインパッド側のソースパッドから前記出力整合回路基板と前記半導体トランジスタの間に設けた突起の頂部にワイヤボンディングすることで電気的に接続し、前記半導体トランジスタのソース接地をとることを特徴とする半導体増幅器。
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