JP2008263077A - 半導体装置および電子装置 - Google Patents
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Abstract
【課題】ノイズの低周波成分と高周波成分の両方にとって低インピーダンスのノイズパス(NP1とNP2)を含むことで小信号回路へのノイズ干渉を防止する。
【解決手段】小信号を扱う小信号回路(ビクティム回路10v)とノイズ源回路10pと、が主面側の異なる領域に形成されている半導体基板10と、主面と対向する裏面側を固定して半導体基板10の周囲を覆うパッケージと、を有する。ノイズ源回路10pに対し主面側から接地電位を供給する第1接地体(ワイヤ6p)と、半導体基板10裏面の一部に電気的に接続または容量結合し、かつ、ビクティム回路10vに対して接地電位を供給する他の接地体と物理的に離れた第2接地体(パッド部5p)とが、ノイズ源回路10pに接地電位を供給するパッケージ内導体に含まれる。
【選択図】図5
【解決手段】小信号を扱う小信号回路(ビクティム回路10v)とノイズ源回路10pと、が主面側の異なる領域に形成されている半導体基板10と、主面と対向する裏面側を固定して半導体基板10の周囲を覆うパッケージと、を有する。ノイズ源回路10pに対し主面側から接地電位を供給する第1接地体(ワイヤ6p)と、半導体基板10裏面の一部に電気的に接続または容量結合し、かつ、ビクティム回路10vに対して接地電位を供給する他の接地体と物理的に離れた第2接地体(パッド部5p)とが、ノイズ源回路10pに接地電位を供給するパッケージ内導体に含まれる。
【選択図】図5
Description
本発明は、小信号を扱う小信号回路と、小信号に対し高周波ノイズを発生するノイズ源回路とが形成されている半導体基板をパッケージ内に収容して成る半導体装置、および、電子装置に関する。
図1に、金属製のリードフレームのダイパッド上に半導体集積回路の基板(半導体基板)が搭載されてモールド樹脂製のパッケージに収容されたICデバイスの断面構造を示す。また、図2に、BGA(Ball Grid Array)など2次元平面配置の多数の外部端子を備えるICデバイスの断面構造を示す。
図1に図解するICデバイス100は、パッケージ基板2により支持されるリードフレームのダイパッド5上に、半導体基板10を搭載し、半導体基板10の周囲をモールド樹脂7で覆う構造を有する。
半導体基板10は、その裏面に裏面酸化膜10Bを有している。裏面酸化膜10Bが形成された側を不図示の銀ペーストなどの導電性接合剤によってダイパッド5と強固に接合することにより、半導体基板10とダイパッド5との機械的接合がとられている。
半導体基板10は、その裏面に裏面酸化膜10Bを有している。裏面酸化膜10Bが形成された側を不図示の銀ペーストなどの導電性接合剤によってダイパッド5と強固に接合することにより、半導体基板10とダイパッド5との機械的接合がとられている。
半導体基板10の裏面と対向する主面側に、互いに異なる導電型、濃度の不純物領域を作り分け、当該主面上に、対応する不純物領域に各々が接続する多層電極配線を形成することにより集積回路が形成されている。
集積回路として、小信号を扱う小信号回路としての、例えばアナログ回路と、当該アナログ回路を駆動する、あるいは、アナログ回路が増幅した大振幅の信号をディジタル信号に変換した後、所定の処理を施すことを目的とした、例えばディジタル回路とが、半導体基板10の主面の異なる領域に互いの距離をおいて形成されている。
ここで、一般に、ディジタル回路はパルス波形を扱うため高周波ノイズを発生しやすく、駆動周波数が高くなるにつれて高調波成分により多量のノイズを発生する。このため、小信号回路にとってはノイズ源を発生する回路とみなされる。よって、以下、ディジタル回路等を「ノイズ源回路10p」で表記し、小信号回路をノイズの犠牲になる回路という意味で「ビクティム(victim)回路10v」で表記する。
集積回路として、小信号を扱う小信号回路としての、例えばアナログ回路と、当該アナログ回路を駆動する、あるいは、アナログ回路が増幅した大振幅の信号をディジタル信号に変換した後、所定の処理を施すことを目的とした、例えばディジタル回路とが、半導体基板10の主面の異なる領域に互いの距離をおいて形成されている。
ここで、一般に、ディジタル回路はパルス波形を扱うため高周波ノイズを発生しやすく、駆動周波数が高くなるにつれて高調波成分により多量のノイズを発生する。このため、小信号回路にとってはノイズ源を発生する回路とみなされる。よって、以下、ディジタル回路等を「ノイズ源回路10p」で表記し、小信号回路をノイズの犠牲になる回路という意味で「ビクティム(victim)回路10v」で表記する。
図1にはノイズ源回路10pの接地電位が供給される電極パッド11pと、ビクティム回路10vの接地電位が供給される電極パッド11vとが示されている。
電極パッド11pは金属製のワイヤ6pによってダイパッド5に対し電気的に接続(ワイヤボンド)されている。同様に、電極パッド11vは金属製のワイヤ6vによってダイパッド5にワイヤボンドされている。
電極パッド11pは金属製のワイヤ6pによってダイパッド5に対し電気的に接続(ワイヤボンド)されている。同様に、電極パッド11vは金属製のワイヤ6vによってダイパッド5にワイヤボンドされている。
一方、パッケージ基板2は絶縁材料を主体としているが、その上層部に導電率が高い金属材料製で低インピーダンスとなるように比較的大きな断面積を有する内部配線3が埋め込まれ、その表面の殆どを絶縁層4が覆っている。内部配線3とダイパッド5は、絶縁層4に設けられたコンタクト部4p,4vを介して、低いコンタクト抵抗にて電気的に接続されている。
これにより集積回路の電極パッド11p,11vは、共通の接地体であるダイパッド5や内部配線3を介して相互に電気的に接続され、かつ、不図示の外部リードなどの外部端子に接続されている。集積化回路のその他の電極パッドは、特に図示していないが、他のリードフレーム部分にワイヤボンドされ、それぞれ対応する外部端子につながっている。
これらの外部端子は、ノイズ源回路10pとビクティム回路10vに電源電圧を供給する端子を含む。
これにより集積回路の電極パッド11p,11vは、共通の接地体であるダイパッド5や内部配線3を介して相互に電気的に接続され、かつ、不図示の外部リードなどの外部端子に接続されている。集積化回路のその他の電極パッドは、特に図示していないが、他のリードフレーム部分にワイヤボンドされ、それぞれ対応する外部端子につながっている。
これらの外部端子は、ノイズ源回路10pとビクティム回路10vに電源電圧を供給する端子を含む。
当該電源電圧を供給する外部端子は、ノイズ干渉を防止するために、ノイズ源回路10pとビクティム回路10vで分けられていることもあるが、その場合でも、接地電位を介するノイズ干渉が避けられない。
つまり、電源電圧がノイズ源回路10pに供給され、ノイズ源回路10pにより高周波ノイズの重畳がされると、その高周波ノイズが電極パッド11pから、ワイヤ6p、ダイパッド5、コンタクト部4p、内部配線3、コンタクト部4v、ダイパッド5、ワイヤ6v、電極パッド11vの順でビクティム回路10vに伝達される。このため、ビクティム回路10vが扱う小信号にノイズが重畳し、当該回路のS/N比が低下する事態を招いてしまう。
つまり、電源電圧がノイズ源回路10pに供給され、ノイズ源回路10pにより高周波ノイズの重畳がされると、その高周波ノイズが電極パッド11pから、ワイヤ6p、ダイパッド5、コンタクト部4p、内部配線3、コンタクト部4v、ダイパッド5、ワイヤ6v、電極パッド11vの順でビクティム回路10vに伝達される。このため、ビクティム回路10vが扱う小信号にノイズが重畳し、当該回路のS/N比が低下する事態を招いてしまう。
一方、図2に示すBGAタイプのICデバイス110においては、図1の内部配線3の代わりになるものが、IC内部に設けられているインターポーザーと称する相互配線多層基板の最上層の導電層121である。インターポーザー120は、絶縁層と、パターンニングされた内部配線層とを交互に積層したものであり、図1ではパッケージ周囲の4辺側にしか設けることができない外部端子を、インターポーザー120の下面に2次元配置されたBGAで実現するための部材である。なお、BGAは、図では破線の丸印部分に存在するが図示自体は省略している。
符号200は実装基板を表しており、実装基板200の上層部に接地電位のBGA(図では4箇所)を低インピーダンスで同電位とするための導電層201が設けられている。導電層201の表面は、BGAのランド部を露出させる箇所以外は絶縁層202により覆われている。
符号200は実装基板を表しており、実装基板200の上層部に接地電位のBGA(図では4箇所)を低インピーダンスで同電位とするための導電層201が設けられている。導電層201の表面は、BGAのランド部を露出させる箇所以外は絶縁層202により覆われている。
図2に示すICデバイス110は、インターポーザー120の導電層121上に、例えば半田レジスト111等の接合層を介して、半導体基板10が、その裏面酸化膜10Bの側から接合されている。ワイヤ6p,6vは、半田レジスト111が形成されていない導電層121の表面に対しワイヤボンドされている。そして、当該半導体基板10の周囲およびインターポーザー120のBGAが形成されている下面以外の周囲がモールド樹脂7により覆われている。
このICデバイス110は、図1に示すICデバイス100と同様に、ノイズパス(電源電流ループ0の一部)により、ノイズ源回路10pで発生した高周波ノイズがビクティム回路10vに伝達され、そのS/N比が低下するという不利益を被る。
そこで、図3に示す構造のICデバイス100Aのように、ノイズ干渉の対策が採られることがある。
図3に示すICデバイス110では、図1と異なり、内部配線3(図1)が2つの内部配線3p,3vに物理的に分離されている。内部配線3pはコンタクト部4pを介してノイズ源回路10p側のワイヤ6pと電気的接続がとられ、内部配線3vはコンタクト部4vを介してビクティム回路10v側のワイヤ6vと電気的接続がとられている。
これにより、低インピーダンスの内部配線3が内部配線3pと3vに物理的に分離され、内部配線3p,3v間が、電気的には非常に大きな寄生インダクタL3で高インピーダンスとなっているため、内部配線3p,3vの間でノイズパスが遮断される。
図3に示すICデバイス110では、図1と異なり、内部配線3(図1)が2つの内部配線3p,3vに物理的に分離されている。内部配線3pはコンタクト部4pを介してノイズ源回路10p側のワイヤ6pと電気的接続がとられ、内部配線3vはコンタクト部4vを介してビクティム回路10v側のワイヤ6vと電気的接続がとられている。
これにより、低インピーダンスの内部配線3が内部配線3pと3vに物理的に分離され、内部配線3p,3v間が、電気的には非常に大きな寄生インダクタL3で高インピーダンスとなっているため、内部配線3p,3vの間でノイズパスが遮断される。
一方、図3の構造と同じ考え方は既に公開された特許公報にも記載されている。
例えば特許文献1に記載されたICデバイス130では、図4に示すように、ガラスエポキシ樹脂あるいはテフロン(登録商標)からなる比較的厚い絶縁基板131上に半導体基板10を接合し、絶縁基板131の裏面に、互いに物理的に離れた2つのグランド端子132,133を設けている。グランド端子132は、半導体基板10の一方の電極パッドにワイヤ6pを介して接続され、グランド端子133は、半導体基板10の他方の電極パッドにワイヤ6vを介して接続されている。半導体基板10、および、絶縁基板131、グランド端子132,133の絶縁基板131との接触面側部分がモールド樹脂7により覆われている。
再公表特許;再表2004/010497号公報
例えば特許文献1に記載されたICデバイス130では、図4に示すように、ガラスエポキシ樹脂あるいはテフロン(登録商標)からなる比較的厚い絶縁基板131上に半導体基板10を接合し、絶縁基板131の裏面に、互いに物理的に離れた2つのグランド端子132,133を設けている。グランド端子132は、半導体基板10の一方の電極パッドにワイヤ6pを介して接続され、グランド端子133は、半導体基板10の他方の電極パッドにワイヤ6vを介して接続されている。半導体基板10、および、絶縁基板131、グランド端子132,133の絶縁基板131との接触面側部分がモールド樹脂7により覆われている。
図1または図2に示すICデバイス100,110は、ノイズ源回路10pで発生したノイズ成分の周波数が比較的低い低周波ノイズであれば、図示のようにワイヤ6p、低インピーダンス内部配線3、ワイヤ6vを経由するノイズパスで、ノイズ源回路10pからビクティム回路10vに伝達される。
このノイズパスを遮断するために、図3に示すように、内部配線3(図1)を内部配線3pと3vに物理的に分離して、両者間を高インピーダンスにする対策が採られる。
しかしながら、ノイズパスは、より低インピーダンスのダイパッド5を経由して流れるようになる。
しかしながら、ノイズパスは、より低インピーダンスのダイパッド5を経由して流れるようになる。
近年、ディジタル回路の高速化、アナログ回路の高周波化に伴い、ノイズ源回路10pで生じるノイズの周波数も高くなる傾向がある。
ノイズの高周波成分は、ワイヤ6p,6vがもつインダクタンス成分(jωL)がノイズの周波数が高くなるにともなって増大するため、ワイヤ6p,6vの経路が高インピーダンスとなり、その代わりに、図3に示すように、半導体基板10を厚さ方向に貫くノイズパスが支配的に作用し始める。半導体基板10内にはウェル分離等でPN接合が形成され、また、裏面酸化膜10Bを介してダイパッド5が半導体基板10に容量結合している。容量成分(1/jωC)は周波数とともに減少するため、この基板を貫く経路が低インピーダンスとなり、ノイズの高周波成分はノイズ源回路10pから半導体基板10を厚さ方向に通過してダイパッド5に入り、ダイパッド5を通ってビクティム回路10vの下方に達する。そして、このダイパッド5位置から、再び半導体基板10に入り、厚さ方向に通過してビクティム回路10vに伝達される。よって、この場合も、ノイズ干渉を有効に防止できない。
ノイズの高周波成分は、ワイヤ6p,6vがもつインダクタンス成分(jωL)がノイズの周波数が高くなるにともなって増大するため、ワイヤ6p,6vの経路が高インピーダンスとなり、その代わりに、図3に示すように、半導体基板10を厚さ方向に貫くノイズパスが支配的に作用し始める。半導体基板10内にはウェル分離等でPN接合が形成され、また、裏面酸化膜10Bを介してダイパッド5が半導体基板10に容量結合している。容量成分(1/jωC)は周波数とともに減少するため、この基板を貫く経路が低インピーダンスとなり、ノイズの高周波成分はノイズ源回路10pから半導体基板10を厚さ方向に通過してダイパッド5に入り、ダイパッド5を通ってビクティム回路10vの下方に達する。そして、このダイパッド5位置から、再び半導体基板10に入り、厚さ方向に通過してビクティム回路10vに伝達される。よって、この場合も、ノイズ干渉を有効に防止できない。
近年、アナログ回路は以前よりも高周波性能が改善されてきているが、そのことはグランド導体を経由した微弱な高周波ノイズの回り込みによっても簡単にS/N比が低下することを意味する。
そのため、裏面酸化膜(および半田レジスト等の接着層)を介して半導体基板10の裏面から内部配線3に抜ける高周波ノイズ成分が無視できなくなっている。
この高周波ノイズの伝達経路がチップ裏面の金属体である以上、ノイズに弱いアナログ回路等のビクティム回路10v)と、ノイズ発生源となるディジタル回路等のノイズ源回路10pの距離を半導体基板10内で幾ら遠くへ離しても、有効にノイズ低減ができない事態が発生している。
そのため、裏面酸化膜(および半田レジスト等の接着層)を介して半導体基板10の裏面から内部配線3に抜ける高周波ノイズ成分が無視できなくなっている。
この高周波ノイズの伝達経路がチップ裏面の金属体である以上、ノイズに弱いアナログ回路等のビクティム回路10v)と、ノイズ発生源となるディジタル回路等のノイズ源回路10pの距離を半導体基板10内で幾ら遠くへ離しても、有効にノイズ低減ができない事態が発生している。
一方、図4に示す特許文献1に記載のICデバイス130では、絶縁基板131が設けられているが、これは図3に示す内部配線3p,3vと同様な理由から、外部端子をグランド端子132,133で分けることに伴い設けられている。つまり、グランド端子132,133が分けられているためダイパッドの役目ができず、その代わりに絶縁基板131が設けられている。
絶縁基板131はガラスエポキシ樹脂あるいはテフロン(登録商標)からなり、ダイパッドの役目をするため機械的強度が必要で、よって絶縁基板131は比較的厚く形成されるものと推測される。
絶縁基板131はガラスエポキシ樹脂あるいはテフロン(登録商標)からなり、ダイパッドの役目をするため機械的強度が必要で、よって絶縁基板131は比較的厚く形成されるものと推測される。
しかしながら、比較的厚い絶縁基板131は、ノイズの周波数が高くても絶縁物として機能するため、半導体基板10を厚さ方向に抜けるノイズ伝達経路(ノイズパス)が形成されない。高周波では前述したようにワイヤ6pのインピーダンスが高く、ノイズ電流の抜け道が確保されないため、周波数によらずほぼ一定な半導体基板10の基板抵抗を介して高周波ノイズが直接、ビクティム回路側に伝達される。半導体基板10は通常、導電率が0.01〜数10[Ω・cm]のシリコン材料からなるが、この程度の導電率の低さでは、例えばギガヘルツ帯の高周波ノイズが容易に伝達される。そのため、回路間を離す、ガードバンドを設けるなどの対策が採られるが、チップ面積を大きくしてコスト面で不利な上、コストがかかる割には、大きなノイズ低減の効果が余り得られない。
また、絶縁基板131を必要とするため、材料費および組み立て工数が増えて、この面でもコスト上昇となる。
さらにノイズパスのインピーダンスがワイヤのL成分や基板抵抗の制限を受けて大きくなるため、ノイズ経路で消費される不要な電力消費が増大する。
さらにノイズパスのインピーダンスがワイヤのL成分や基板抵抗の制限を受けて大きくなるため、ノイズ経路で消費される不要な電力消費が増大する。
本発明は、ノイズの低周波成分と高周波成分の両方にとって低インピーダンスのノイズパスを含むことによって、ノイズ源回路側でノイズパスが閉ループを形成可能な構造の半導体装置、および、当該半導体装置の基板実装時に上記閉ループが形成されている電子装置を提供するものである。
本発明に係る半導体装置は、半導体基板と、前記半導体基板の前記主面と対向する裏面側を固定して当該半導体基板の周囲を覆うパッケージとを有する。
前記半導体基板には、小信号を扱う小信号回路と、前記小信号に対し高周波ノイズを発生するノイズ源回路と、が半導体基板の主面側の異なる領域に形成されている。
そして、前記ノイズ源回路に接地電位を供給する前記パッケージ内の導体に、第1および第2接地体を含む。前記第1接地体は、前記ノイズ源回路に対し前記主面側から接地電位を供給するように構成されている。前記第2接地体は、前記半導体基板の前記裏面の一部に電気的に接続または容量結合し、かつ、前記小信号回路に対して接地電位を供給する他の接地体と物理的に離れた部材として構成されている。
前記半導体基板には、小信号を扱う小信号回路と、前記小信号に対し高周波ノイズを発生するノイズ源回路と、が半導体基板の主面側の異なる領域に形成されている。
そして、前記ノイズ源回路に接地電位を供給する前記パッケージ内の導体に、第1および第2接地体を含む。前記第1接地体は、前記ノイズ源回路に対し前記主面側から接地電位を供給するように構成されている。前記第2接地体は、前記半導体基板の前記裏面の一部に電気的に接続または容量結合し、かつ、前記小信号回路に対して接地電位を供給する他の接地体と物理的に離れた部材として構成されている。
本発明では好適に、前記第2接地体は、前記ノイズ源回路と対向する前記半導体基板の裏面の対向領域に接し、または、当該裏面対向領域と容量結合し、前記半導体基板の前記裏面対向領域以外の領域に接し、または、当該裏面対向領域以外の領域と容量結合する前記他の接地体が、前記第2接地体と所定の距離だけ離れて形成されている。
本発明では好適に、前記半導体基板の前記裏面に無機薄膜が形成され、当該無機薄膜を介して前記半導体基板と前記第2接地体が容量結合する。
あるいは、本発明では好適に、前記半導体基板の前記裏面に無機薄膜が形成され、前記第2接地体上の薄膜部と、当該第2接地体による段差を埋める肉厚部とを有する絶縁性の接合膜を介して、前記半導体基板が前記無機薄膜側から前記接合膜上に接合され、前記接合膜の薄膜部と前記無機薄膜とを介して、前記第2接地体が前記半導体基板に容量結合している。
あるいは、本発明では好適に、前記半導体基板の前記裏面に無機薄膜が形成され、前記第2接地体上の薄膜部と、当該第2接地体による段差を埋める肉厚部とを有する絶縁性の接合膜を介して、前記半導体基板が前記無機薄膜側から前記接合膜上に接合され、前記接合膜の薄膜部と前記無機薄膜とを介して、前記第2接地体が前記半導体基板に容量結合している。
本発明に係る電子装置は、半導体デバイスと実装基板を有する。前記半導体デバイスは、小信号を扱う小信号回路と、前記小信号に対し高周波ノイズを発生するノイズ源回路と、が主面側の異なる領域に形成されている半導体基板が、前記主面と対向する裏面側を固定してパッケージ内に収容されている構造を有する。前記実装基板は前記半導体デバイスが実装されている基板であり、当該実装基板は、当該半導体デバイスの前記パッケージに設けられている複数の外部端子がそれぞれ電気的、機械的に接続されている複数の配線層を備える。
そして、前述した半導体装置と同様な第1および第2接地体をパッケージ内の導体として含み、前記第1接地体と前記第2接地体が前記パッケージ内部で、あるいは、パッケージ外部の前記実装基板の前記配線層を介して電気的に接続されることによって、前記ノイズ源回路に対し、前記第1接地体を経由する第1電流経路と、前記第2接地体を経由する第2電流経路とが並列に形成されている。
そして、前述した半導体装置と同様な第1および第2接地体をパッケージ内の導体として含み、前記第1接地体と前記第2接地体が前記パッケージ内部で、あるいは、パッケージ外部の前記実装基板の前記配線層を介して電気的に接続されることによって、前記ノイズ源回路に対し、前記第1接地体を経由する第1電流経路と、前記第2接地体を経由する第2電流経路とが並列に形成されている。
以上の構成によれば、以下の作用がある。
第1および第2接地体は導体であるため、通常、低周波では抵抗成分が、高周波ではインダクタ成分がインピーダンスを決める支配的な要素となる。インピーダンスのインダクタ成分は低周波では小さく、高周波ほど大きくなる。
一方、本発明は半導体基板内のノイズ経路を確保するため、半導体基板が直接に、あるいは、無機薄膜(さらには絶縁性の接合膜の薄膜部)を介して第2接地体と容量結合する。この半導体基板を透過するノイズパスでは、低周波では基板抵抗が、高周波では基板容量、上記無機薄膜等による容量結合の場合は当該結合容量(カップリング・キャパシタンス)と上記基板容量との直列容量成分がインピーダンスを決める支配的な要素となる。インピーダンスの容量成分は低周波では大きく、高周波ほど低下する。
第1および第2接地体は導体であるため、通常、低周波では抵抗成分が、高周波ではインダクタ成分がインピーダンスを決める支配的な要素となる。インピーダンスのインダクタ成分は低周波では小さく、高周波ほど大きくなる。
一方、本発明は半導体基板内のノイズ経路を確保するため、半導体基板が直接に、あるいは、無機薄膜(さらには絶縁性の接合膜の薄膜部)を介して第2接地体と容量結合する。この半導体基板を透過するノイズパスでは、低周波では基板抵抗が、高周波では基板容量、上記無機薄膜等による容量結合の場合は当該結合容量(カップリング・キャパシタンス)と上記基板容量との直列容量成分がインピーダンスを決める支配的な要素となる。インピーダンスの容量成分は低周波では大きく、高周波ほど低下する。
本発明では、第1接地体を通したノイズパスと、半導体基板を透過して第2接地体に抜けるノイズパスとが半導体基板のノイズ源回路に対して並列に設けられる。この2つのノイズパスはパッケージ内部で、反ノイズ源回路側が接続されていてもよいし、別々の外部端子に接続された未接続でもよい。別々の外部端子に接続されている場合、当該半導体装置の基板実装時には、ほぼ同電位の接地用の配線層を介してノイズ源回路に電源を供給する電源(回路)のグランド端子に接続される。
このため、ノイズ源回路で発生したノイズの低周波成分は主に第1接地体を通るパスからパッケージ外部に伝えられ、実装基板の配線層を通って上記電源(回路)のグランド端子に排出される。
一方、ノイズ源回路で発生したノイズの高周波成分は、高周波成分にとっては、より低インピーダンスのパスである、半導体基板を厚さ方向に貫通する電流パスを通ってパッケージ外部に伝えられ、同様に上記電源(回路)のグランド端子に排出される。
本発明では、このようにノイズの周波成分が高いか低いかに応じて、上記2つのノイズパスの主従関係が逆転して作用して、ノイズ源回路で発生したノイズが有効に、ノイズ源回路側の電源閉ループを通って排除される。したがって、半導体基板内を小信号回路側に抜けるパスが形成されない。このパスは基板抵抗を主体とした要素により形成され得るが、基板抵抗が十分高ければ、このパスのインピーダンスは周波数によらず高いままである。
一方、ノイズ源回路で発生したノイズの高周波成分は、高周波成分にとっては、より低インピーダンスのパスである、半導体基板を厚さ方向に貫通する電流パスを通ってパッケージ外部に伝えられ、同様に上記電源(回路)のグランド端子に排出される。
本発明では、このようにノイズの周波成分が高いか低いかに応じて、上記2つのノイズパスの主従関係が逆転して作用して、ノイズ源回路で発生したノイズが有効に、ノイズ源回路側の電源閉ループを通って排除される。したがって、半導体基板内を小信号回路側に抜けるパスが形成されない。このパスは基板抵抗を主体とした要素により形成され得るが、基板抵抗が十分高ければ、このパスのインピーダンスは周波数によらず高いままである。
本発明によれば、ノイズの低周波成分と高周波成分の両方にとって低インピーダンスのノイズパスを含むことによって、ノイズ源回路側でノイズパスが閉ループを形成可能な構造の半導体装置、および、当該半導体装置の基板実装時に上記閉ループが形成されている電子装置を提供することができる。
以下、本発明の実施形態を、高周波成分と低周波成分の2つのノイズパスがパッケージ内で接続される構成のICデバイス(半導体装置)を例として図面を参照して説明する。
《第1実施形態》
図5に、リードフレームタイプのICデバイス1Aの断面図を示す。
図5に図解するICデバイス1Aは、パッケージ基板2により支持されるリードフレームのダイパッド部上に、半導体基板10を搭載し、半導体基板10の周囲をモールド樹脂7で覆う構造を有する。
本発明の特徴の一つは、このダイパッドが、半導体基板10の全領域に対し、単一の導電層ではなく、2つの導電層を物理的に分離して配置し、その2つの導電層間を、高い周波数でも十分な絶縁性を確保できる高インピーダンスの絶縁層で連結したような構成を有する。
図5に、リードフレームタイプのICデバイス1Aの断面図を示す。
図5に図解するICデバイス1Aは、パッケージ基板2により支持されるリードフレームのダイパッド部上に、半導体基板10を搭載し、半導体基板10の周囲をモールド樹脂7で覆う構造を有する。
本発明の特徴の一つは、このダイパッドが、半導体基板10の全領域に対し、単一の導電層ではなく、2つの導電層を物理的に分離して配置し、その2つの導電層間を、高い周波数でも十分な絶縁性を確保できる高インピーダンスの絶縁層で連結したような構成を有する。
図6に、ICデバイス1Aを上から透視して見た平面図を示す。
パッケージ基板2のエッジより一回り小さい内側の領域にダイパッド部が設けられている。ダイパッド部は、本例では比較的小面積の、小信号回路としてのビクティム回路10vに対応した大きさを有するパッド部5vと、比較的大面積の、ノイズ源回路10pに対応した大きさのパッド部5pとを備え、その間の領域が上記連結部5cとなっている。パッド部5pはノイズ源回路10pの形成領域より一回り大きく形成することが望ましく、パッド部5vはビクティム回路10vの形成領域より一回り大きく形成することが望ましい。ただし、ノイズ源回路10pにおいては、パッド部5pが半導体基板10(図5)に上面視で重なる部分に、ノイズ源回路10pのノイズ発生源となる箇所が含まれていればよい(最低限の要件)。
パッケージ基板2のエッジより一回り小さい内側の領域にダイパッド部が設けられている。ダイパッド部は、本例では比較的小面積の、小信号回路としてのビクティム回路10vに対応した大きさを有するパッド部5vと、比較的大面積の、ノイズ源回路10pに対応した大きさのパッド部5pとを備え、その間の領域が上記連結部5cとなっている。パッド部5pはノイズ源回路10pの形成領域より一回り大きく形成することが望ましく、パッド部5vはビクティム回路10vの形成領域より一回り大きく形成することが望ましい。ただし、ノイズ源回路10pにおいては、パッド部5pが半導体基板10(図5)に上面視で重なる部分に、ノイズ源回路10pのノイズ発生源となる箇所が含まれていればよい(最低限の要件)。
このパッド部5p,5vの形状や面積比は、上記最低限の要件を満たせば、自由に変えられる。例えば、消費電力の大きさに応じて面積比を変えるとよい。パッド部5p,5vはヒートシンクの役目があるため、このような面積の最適化が望ましい。
ICデバイス1Aのパッケージ基板2周囲の4辺に多数の外部リード20が配置されている。そのうちの幾つか、ここでは2つの外部リード20p,20vが接地電位用である。
接地電位用の外部リード20pが、パッド部5pと連続した1つのリードフレーム部材の一部であり、他の外部リード20vが、パッド部5vと連続した他の1つのリードフレーム部材の一部である。
ここでパッド部5pが「第2接地体」の一態様に該当する。
接地電位用の外部リード20pが、パッド部5pと連続した1つのリードフレーム部材の一部であり、他の外部リード20vが、パッド部5vと連続した他の1つのリードフレーム部材の一部である。
ここでパッド部5pが「第2接地体」の一態様に該当する。
図5は、図6のノイズ源回路10pとビクティム回路10vのそれぞれに設けられている2つの接地電位の供給箇所を含む断面を表している。
半導体基板10は、その裏面に裏面酸化膜10Bを有している。裏面酸化膜10Bが形成された側を不図示の銀ペーストなどの導電性接合剤によってダイパッド5と強固に接合することにより、半導体基板10とダイパッド(パッド部5p,5vおよび連結部5c)との機械的接合がとられている。
この断面でも分かるように、ダイパッドがパッド部5p(第2接地体)と、パッド部5vと、両者間の連結部5cからなり、2つの導電層であるパッド部5p,5vが物理的に分離されている。
半導体基板10は、その裏面に裏面酸化膜10Bを有している。裏面酸化膜10Bが形成された側を不図示の銀ペーストなどの導電性接合剤によってダイパッド5と強固に接合することにより、半導体基板10とダイパッド(パッド部5p,5vおよび連結部5c)との機械的接合がとられている。
この断面でも分かるように、ダイパッドがパッド部5p(第2接地体)と、パッド部5vと、両者間の連結部5cからなり、2つの導電層であるパッド部5p,5vが物理的に分離されている。
半導体基板10の裏面と対向する主面側に、互いに異なる導電型、濃度の不純物領域を作り分け、当該主面上に、対応する不純物領域に各々が接続する多層電極配線を形成することにより集積回路が形成されている。
集積回路として、小信号を扱う小信号回路としての、例えばアナログ回路(ビクティム回路10v)と、当該アナログ回路を駆動する、あるいは、アナログ回路が増幅した大振幅の信号をディジタル信号に変換した後、所定の処理を施すことを目的とした、例えばディジタル回路(ノイズ源回路10p)とが、半導体基板10の主面の異なる領域に互いの距離をおいて形成されている。
ここで、一般に、ディジタル回路はパルス波形を扱うため高周波ノイズを発生しやすく、駆動周波数が高くなるにつれて高調波成分により多量のノイズを発生する。このため、小信号回路にとってはノイズ源を発生する回路とみなされる。よって、ディジタル回路をノイズ源回路10pと称し、小信号回路をノイズの犠牲になる回路という意味でビクティム(victim)回路10vと称するが、アナログ、ディジタルの別は必須ではない。例えば、アナログ回路がノイズ源となり、ディジタル回路がビクティム回路となる場合も存在する。以下、説明の統一性のため、ビクティム回路10vがアナログ回路、ノイズ源回路10pがディジタル回路であることを前提とする。
集積回路として、小信号を扱う小信号回路としての、例えばアナログ回路(ビクティム回路10v)と、当該アナログ回路を駆動する、あるいは、アナログ回路が増幅した大振幅の信号をディジタル信号に変換した後、所定の処理を施すことを目的とした、例えばディジタル回路(ノイズ源回路10p)とが、半導体基板10の主面の異なる領域に互いの距離をおいて形成されている。
ここで、一般に、ディジタル回路はパルス波形を扱うため高周波ノイズを発生しやすく、駆動周波数が高くなるにつれて高調波成分により多量のノイズを発生する。このため、小信号回路にとってはノイズ源を発生する回路とみなされる。よって、ディジタル回路をノイズ源回路10pと称し、小信号回路をノイズの犠牲になる回路という意味でビクティム(victim)回路10vと称するが、アナログ、ディジタルの別は必須ではない。例えば、アナログ回路がノイズ源となり、ディジタル回路がビクティム回路となる場合も存在する。以下、説明の統一性のため、ビクティム回路10vがアナログ回路、ノイズ源回路10pがディジタル回路であることを前提とする。
図5にはノイズ源回路10pの接地電位が供給される電極パッド11pと、ビクティム回路10vの接地電位が供給される電極パッド11vとが示されている。
電極パッド11pは金属製のワイヤ6pによってパッド部5pに対し電気的に接続(ワイヤボンド)されている。同様に、電極パッド11vは金属製のワイヤ6vによってパッド部5vにワイヤボンドされている。ワイヤ6pが「第1接地体」の一態様に該当する。
電極パッド11pは金属製のワイヤ6pによってパッド部5pに対し電気的に接続(ワイヤボンド)されている。同様に、電極パッド11vは金属製のワイヤ6vによってパッド部5vにワイヤボンドされている。ワイヤ6pが「第1接地体」の一態様に該当する。
一方、パッケージ基板2は絶縁材料を主体としているが、その上層部に導電率が高い金属材料製で低インピーダンスとなるように比較的大きな断面積を有する内部配線が埋め込まれ、その表面の殆どを絶縁層4が覆っている。内部配線は、図解するように、ノイズ源回路10p側とビクティム回路10v側で2つに物理的に分けられている。
ノイズ源回路10p側の内部配線3pは、絶縁層4に設けられているコンタクト部4pを介してパッド部5pに対し、低いコンタクト抵抗にて電気的に接続されている。同様に、ビクティム回路10v側の内部配線3vは、絶縁層4に設けられているコンタクト部4vを介してパッド部5vに対し、低いコンタクト抵抗にて電気的に接続されている。
ノイズ源回路10p側の内部配線3pは、絶縁層4に設けられているコンタクト部4pを介してパッド部5pに対し、低いコンタクト抵抗にて電気的に接続されている。同様に、ビクティム回路10v側の内部配線3vは、絶縁層4に設けられているコンタクト部4vを介してパッド部5vに対し、低いコンタクト抵抗にて電気的に接続されている。
これにより集積回路の電極パッド11pは、専用の第1接地体としてのワイヤ6pを経由した、第1ノイズパスNP1と、半導体基板10内部を厚さ方向に貫き第2接地体であるパッド部5pを経由した第2ノイズパスNP2とが、電極パッド11pに対して並列に形成される。第1および第2ノイズパスNP1,NP2は、第1接地体であるワイヤ6pが、第2接地体であるパッド部5pと直接接合されることにより、パッケージ内部で連結されている。
ただし、変形例としては、ワイヤ6pをパッド部5pとは別のリードフレーム部材にワイヤボンドして、図7に示す外部リード20pと異なる外部リード20に接続させるものでもよい、この場合の外部リード20も、接地電位用となる。
ただし、変形例としては、ワイヤ6pをパッド部5pとは別のリードフレーム部材にワイヤボンドして、図7に示す外部リード20pと異なる外部リード20に接続させるものでもよい、この場合の外部リード20も、接地電位用となる。
以上の構成から、ノイズ源回路10pで発生したノイズの低周波成分は、主に、第1接地体(ワイヤ6p)を通る第1ノイズパスNP1からパッケージ外部に伝えられる。
一方、ノイズ源回路10pで発生したノイズの高周波成分は、高周波成分にとっては、より低インピーダンスのパスである、半導体基板10を厚さ方向に貫通する第2ノイズパスNP2を主に通ってパッケージ外部に伝えられる。2つのパスがパッケージ内部接続であるか否かは別としても、最終的には、後述するように、同電位の実装基板の配線層から電源(回路)のグランド端子にノイズが排出される。
一方、ノイズ源回路10pで発生したノイズの高周波成分は、高周波成分にとっては、より低インピーダンスのパスである、半導体基板10を厚さ方向に貫通する第2ノイズパスNP2を主に通ってパッケージ外部に伝えられる。2つのパスがパッケージ内部接続であるか否かは別としても、最終的には、後述するように、同電位の実装基板の配線層から電源(回路)のグランド端子にノイズが排出される。
図7は、半導体基板10に形成された集積回路の一回路例を示す回路ブロック図である。
この図は、携帯電話や無線LAN等に多く採用されている無線受信回路の一部を示すものである。この図の構成は、90度の位相で直交変調されて電波に重畳して送られてくる情報を受信し、復調し処理する回路である。以下、説明を具体化するためにOFDM変調方式を例として、図7の構成および動作を説明する。
この図は、携帯電話や無線LAN等に多く採用されている無線受信回路の一部を示すものである。この図の構成は、90度の位相で直交変調されて電波に重畳して送られてくる情報を受信し、復調し処理する回路である。以下、説明を具体化するためにOFDM変調方式を例として、図7の構成および動作を説明する。
図解する受信回路は、アンテナ(ANT)31が接続される端子T31、バンドパスフィルタ(Filter)32、ローノイズアンプ(LNA)33、ミキサ(Mixer)34Iと34Q、フィルタ35Iと35Q、ゲイン可変アンプ36Iと36Q、受信信号を量子化するためのアナログ−ディジタル・コンバータ(ADC)37Iと37Q、ベースバンド処理回路としてのDSP(Digital Signal Processor)38、局部発振器(LO)39、および、LO39からの一定周波数の発振信号を90度直交変換する位相変換器(90deg)40を有する。
アンテナ31は、データ信号(ベースバンド信号)が高周波キャリア(搬送波)に搬送されて飛来する高周波信号を受信する。無線LANを例にとると、アンテナ31の受信信号は、IEEE802.11bに準拠したものでは2.4[GHz]帯のキャリアに搬送され、IEEE802.11aに準拠したものでは5[GHz]帯のキャリアに搬送される。受信信号はデータ信号をOFDM変調したものであり、たとえば2.4[GHz]帯または5[GHz]帯で、所定間隔で少しずつ周波数が異なる多数のサブキャリアにデータ信号が分散して搬送される。したがって、アンテナ31は、多数のサブキャリアが多重された状態の電波を受信する。
2.4[GHz]帯または5[GHz]帯と高い周波数の受信信号は、最初に、バンドパスフィルタ32を通して不要な帯域のノイズ成分が除去された後、LNA33により信号レベルが増幅(または減衰)され、2つのミキサ34Iと34Qの一方側の入力にそれぞれ送られる。2つのミキサ34Iと34Qの他方側の入力にLO39、例えば電圧制御発振器の発振信号が印加される。各ミキサ34I,34Qは、2つの入力信号(受信信号と発振信号)を混合することにより、その2つの入力信号の周波数差に応じて受信信号を中間周波数にダウンコンバートする。図7では、LO39は2つのミキサ34Iと34Qに共通に設けられ、その発振信号が位相変換器40を通して変換されることで、I−Q平面上で互いに直交する位相差(90度位相差)の発振信号を発生する。
中間周波数にダウンコンバートされた信号は、ゲイン可変アンプ36Iと36Qでそれぞれ所定のゲイン倍(増幅)された後、ADC37Iと37Qでディジタル信号に変換され、さらにDSP38でベースバンド処理が実行されて、次段の不図示の回路(バックエンド処理回路)に送られる。
図7に示す回路構成において、アナログ信号を扱う最終段のゲイン可変アンプ36Iと36Qから前段側を「小信号回路(ビクティム回路10v)」とし、主にディジタル信号を扱うADC37Iと37Q以降の後段側を「ノイズ源回路10p」とする。あるいは、ADC37Iと37QやDSP38よりさらに高周波ノイズを発生しやすい不図示のバックエンド回路を「ノイズ源回路10p」とし、それより前段側を「ビクティム回路10v」としてよい。
このように区分けする回路の定義は任意であり、ノイズ低減を意図する回路に対し、そのノイズ源を解析し、ノイズ源を含む回路をノイズ源回路と定義するとよい。
このように区分けする回路の定義は任意であり、ノイズ低減を意図する回路に対し、そのノイズ源を解析し、ノイズ源を含む回路をノイズ源回路と定義するとよい。
図8に、当該ICデバイス1Aを実装基板に実装したときの等価回路図を示す。図5および図6と同一構成は同じ符号を付している。
図8において破線で囲む部分がICデバイス1Aのパッケージに収容されている部分であり、その周囲が実装基板の配線層等を示している。パッケージ内で図5および図6に現れていない構成としては、半導体基板10のノイズ源回路10pに、電源電圧を供給するための電極パッド12pが設けられ、ビクティム回路10vに電源電圧を供給するための電極パッド12vが設けられている。
図8において破線で囲む部分がICデバイス1Aのパッケージに収容されている部分であり、その周囲が実装基板の配線層等を示している。パッケージ内で図5および図6に現れていない構成としては、半導体基板10のノイズ源回路10pに、電源電圧を供給するための電極パッド12pが設けられ、ビクティム回路10vに電源電圧を供給するための電極パッド12vが設けられている。
実装基板には、電極パッド12pに供給する電源電圧を発生する電源(回路)PSpと、電極パッド12vに供給する電源電圧を発生する電源(回路)PSvが搭載されている。
電源PSpのプラス側端子は、外部リード20(図6)の一つからリードフレーム部材、ワイヤを介して電極パッド12pに接続されている。図8では、電極パッド12pへの電源接続経路のインダクタンス成分を「Lp」により表示する。同様に、電源PSvから電極パッド12vまでの電源供給路のインダクタンス成分を「Lv」により表現する。
電源PSpのプラス側端子は、外部リード20(図6)の一つからリードフレーム部材、ワイヤを介して電極パッド12pに接続されている。図8では、電極パッド12pへの電源接続経路のインダクタンス成分を「Lp」により表示する。同様に、電源PSvから電極パッド12vまでの電源供給路のインダクタンス成分を「Lv」により表現する。
その他の回路記号は、他の導電層のインダクタンス成分、基板抵抗および容量を表すものである。
具体的には、ワイヤ6pを含む第1ノイズパスNP1のインダクタンス成分を「L6p」、第2ノイズパスNP2の半導体基板10の基板抵抗成分を「R10p」、容量成分を「Cp」により表している。このうち容量成分Cpは、基板容量と、裏面酸化膜10B等を介した半導体基板10と内部配線3pの結合容量との合成容量を示すものである。内部配線3pのインダクタンス成分は他に比べて小さいので無視しているが、内部配線3pを外部リード20(図6)の一つから、外部の実装基板に形成されているグランド配線層GLへ接続する部分のインダクタンス成分を、図8では「L3p」により表している。
ビクティム回路10v側のインダクタンス成分L6vとL3v、基板抵抗成分R10v、ならびに、容量成分Cvもほぼ同様に定義される。
また、図8ではグランド配線層GL全体のインダクタ成分を「Lgl」で表している。グランド配線層GLは、接地電位とすべき部分、即ちインダクタンス成分L3pとL3vを、電源PSpとPSvの両グランド端子に接続することで接地電位の安定化を図っている。
具体的には、ワイヤ6pを含む第1ノイズパスNP1のインダクタンス成分を「L6p」、第2ノイズパスNP2の半導体基板10の基板抵抗成分を「R10p」、容量成分を「Cp」により表している。このうち容量成分Cpは、基板容量と、裏面酸化膜10B等を介した半導体基板10と内部配線3pの結合容量との合成容量を示すものである。内部配線3pのインダクタンス成分は他に比べて小さいので無視しているが、内部配線3pを外部リード20(図6)の一つから、外部の実装基板に形成されているグランド配線層GLへ接続する部分のインダクタンス成分を、図8では「L3p」により表している。
ビクティム回路10v側のインダクタンス成分L6vとL3v、基板抵抗成分R10v、ならびに、容量成分Cvもほぼ同様に定義される。
また、図8ではグランド配線層GL全体のインダクタ成分を「Lgl」で表している。グランド配線層GLは、接地電位とすべき部分、即ちインダクタンス成分L3pとL3vを、電源PSpとPSvの両グランド端子に接続することで接地電位の安定化を図っている。
図8において、第1および第2ノイズパスNP1,NP2が、周波数成分によって主従関係が入れ替わることは既に述べたが、これは、以下の理由に因る。
図5に示す第1接地体(ワイヤ6p)および第2接地体(パッド部5p)は共に導体であるため、通常、低周波では抵抗が高周波ではインダクタ成分がインピーダンスを決める支配的な要素となる。インピーダンスのインダクタ成分は低周波では小さく、高周波ほど大きくなる。
一方、半導体基板10内のノイズ経路を確保するため、半導体基板10が直接に、あるいは、無機薄膜(例えば裏面酸化膜10B)、さらには絶縁性の接合膜の薄膜部(後述)を介して第2接地体(パッド部5p)と容量結合する。この半導体基板10を透過する第2ノイズパスNP2では、低周波では基板抵抗が、高周波では基板容量、上記無機薄膜等による容量結合の場合は当該結合容量(カップリング・キャパシタンス)と上記基板容量との直列容量成分(図8の容量成分Cp)がインピーダンスを決める支配的な要素となる。インピーダンスの容量成分は低周波では大きく、高周波ほど低下する。
そのため、ノイズの低周波成分はインダクタ成分が支配的な第1ノイズパスNP1を主に通り、その高周波成分は容量成分が支配的な第2ノイズパスNP2を通ることになる。
図5に示す第1接地体(ワイヤ6p)および第2接地体(パッド部5p)は共に導体であるため、通常、低周波では抵抗が高周波ではインダクタ成分がインピーダンスを決める支配的な要素となる。インピーダンスのインダクタ成分は低周波では小さく、高周波ほど大きくなる。
一方、半導体基板10内のノイズ経路を確保するため、半導体基板10が直接に、あるいは、無機薄膜(例えば裏面酸化膜10B)、さらには絶縁性の接合膜の薄膜部(後述)を介して第2接地体(パッド部5p)と容量結合する。この半導体基板10を透過する第2ノイズパスNP2では、低周波では基板抵抗が、高周波では基板容量、上記無機薄膜等による容量結合の場合は当該結合容量(カップリング・キャパシタンス)と上記基板容量との直列容量成分(図8の容量成分Cp)がインピーダンスを決める支配的な要素となる。インピーダンスの容量成分は低周波では大きく、高周波ほど低下する。
そのため、ノイズの低周波成分はインダクタ成分が支配的な第1ノイズパスNP1を主に通り、その高周波成分は容量成分が支配的な第2ノイズパスNP2を通ることになる。
図9に、ノイズループを併せて示す図8と等価な図を示す。
図9に示すループ1(LP1)とループ2(LP2)は、第1および第2ノイズパスNP1,NP2の一方を含む閉ループである。
ノイズ源回路10pでノイズが発生すると、そのノイズの低周波成分は第1ノイズパスNP1を通って電源PSpのグランド端子に排出される。一方、ノイズエネルギーは電源PSpのプラス端子から電極パッド12pを介してノイズ源回路10pに与えられるため、ノイズ電流のループとしてはループ1(LP1)のような閉ループとなる。
同様に、ノイズ発生源からのノイズの高周波成分は第2ノイズパスNP2を通って電源PSpのグランド端子に排出される。一方、この場合も同様に、ノイズエネルギーは電源PSpのプラス端子から与えられるため、ノイズ電流のループとしてはループ2(LP2)のような閉ループとなる。
図9に示すループ1(LP1)とループ2(LP2)は、第1および第2ノイズパスNP1,NP2の一方を含む閉ループである。
ノイズ源回路10pでノイズが発生すると、そのノイズの低周波成分は第1ノイズパスNP1を通って電源PSpのグランド端子に排出される。一方、ノイズエネルギーは電源PSpのプラス端子から電極パッド12pを介してノイズ源回路10pに与えられるため、ノイズ電流のループとしてはループ1(LP1)のような閉ループとなる。
同様に、ノイズ発生源からのノイズの高周波成分は第2ノイズパスNP2を通って電源PSpのグランド端子に排出される。一方、この場合も同様に、ノイズエネルギーは電源PSpのプラス端子から与えられるため、ノイズ電流のループとしてはループ2(LP2)のような閉ループとなる。
なお、図9で一点破線により示し、ノイズ干渉となるループ3(LP3)は、本実施形態で、内部配線3p,3vが分離されているため、大きな基板抵抗R10cを介して閉じざるを得ないため、上記2つのループ(LP1とLP2)が有効に働いている限り、当該ループ3(LP3)が形成されることはない。
本実施形態では、このようにノイズの周波成分が高いか低いかに応じて、2つの第1および第2ノイズパスNP1,NP2の主従関係が逆転して作用して、ノイズ源回路10pで発生したノイズが有効に、ノイズ源回路10p側の電源閉ループ(ループ1(LP1)またはループ2(LP2))を通って排除される。したがって、半導体基板10内を小信号回路側に抜けるループ3(LP3)が形成されない。このループ3(LP3)は基板抵抗R10cにより形成と非形成が主に決まるが、基板抵抗が十分高いため、このループのインピーダンスは周波数によらず高いままである。
このようにしてノイズ干渉を有効に阻止することが可能となる。
このようにしてノイズ干渉を有効に阻止することが可能となる。
《第2実施形態》
本実施形態は、第1実施形態と同様な技術思想を、BGAタイプのICデバイス1Bに適用した例に関する。
本実施形態は、第1実施形態と同様な技術思想を、BGAタイプのICデバイス1Bに適用した例に関する。
図10は、BGAタイプのICデバイス断面図である。
図10に示すBGAタイプのICデバイス1Bにおいては、図5の内部配線3p,3vの代わりになるものが、IC内部に設けられているインターポーザーと称する相互配線多層基板の最上層の導電層121p,121vである。インターポーザー120は、絶縁層と、パターンニングされた内部配線層とを交互に積層したものであり、図6ではパッケージ周囲の4辺側に配置領域が制限される外部リード20を、インターポーザー120の下面に2次元配置可能なBGAで実現するための部材である。なお、BGAは、図では省略している。
図10に示すBGAタイプのICデバイス1Bにおいては、図5の内部配線3p,3vの代わりになるものが、IC内部に設けられているインターポーザーと称する相互配線多層基板の最上層の導電層121p,121vである。インターポーザー120は、絶縁層と、パターンニングされた内部配線層とを交互に積層したものであり、図6ではパッケージ周囲の4辺側に配置領域が制限される外部リード20を、インターポーザー120の下面に2次元配置可能なBGAで実現するための部材である。なお、BGAは、図では省略している。
符号200は実装基板を表しており、実装基板200の上層部に接地電位のBGA(図では4箇所)を低インピーダンスで同電位とするための導電層201p,201vが設けられている。図解するように、導電層201p,201vは、ノイズ源回路10p側とビクティム回路10v側で2つに物理的に分けられている。導電層201p,201vの表面は、BGAのランド部を露出させる箇所以外が絶縁層202により覆われている。
図10に示すICデバイス1Bは、インターポーザー120の導電層121p,121v上に、例えば半田レジスト111等の接合層を介して、半導体基板10が、その裏面酸化膜10Bの側から接合されている。ワイヤ6p,6vは、半田レジスト111が形成されていない導電層121の表面に対しワイヤボンドされている。そして、当該半導体基板10の周囲およびインターポーザー120のBGAが形成されている下面以外の周囲がモールド樹脂7により覆われている。
図10に示すように、第1ノイズパスNP1を含むループ1(LP1)と、第2ノイズパスNP2を含むループ2(LP2)が、それぞれ第1実施形態と同様に、ノイズの周波数成分に応じて主従が逆転して形成され、それぞれが電源PSpを通る閉ループとなっているため、ノイズ干渉の原因となるループ3(LP3)が形成されない(図9参照)。このため、有効にノイズ干渉が防止される。
《第3実施形態》
第1実施形態の説明で明らかであるが、図9等に示す内部配線3vは削除することができる。本実施形態は、このような内部配線(第2接地体)の片側配置に関する。ここではBGAタイプを例として、主に第2接地体の片側配置について説明する。
第1実施形態の説明で明らかであるが、図9等に示す内部配線3vは削除することができる。本実施形態は、このような内部配線(第2接地体)の片側配置に関する。ここではBGAタイプを例として、主に第2接地体の片側配置について説明する。
図11は、第2接地体が片側配置のBGAタイプのICデバイス断面図である。図12は、ノイズループを併せて示す実装時の等価回路図である。
図11に図解するICデバイス1Cが、図10のICデバイス1Bと異なる点は、図10の導電層121vが省略され、第2接地体としての導電層121pのみの片側配置となっている。
図11に図解するICデバイス1Cが、図10のICデバイス1Bと異なる点は、図10の導電層121vが省略され、第2接地体としての導電層121pのみの片側配置となっている。
また、他の異なる点は、導電層121vが省略されているため、導電層121pのみでは、その段差によりダイパッドとしての機能が損なわれる。そのため、例えば半田レジスト等の絶縁材料からなる接合層122をインターポーザー120の上面に段差を平坦化するように形成し、その上に半導体基板10を、裏面酸化膜10B側から接合している。なお、図11には半田レジスト111が示されているが、接合層122と同じ材料なら、この半田レジスト111は省略される。
接合層122は、上記段差を埋める肉厚部122Aと、導電層121p上の薄膜部122Bとを有し、薄膜部122Bが裏面酸化膜10Bとともに結合容量の誘電体膜の機能を持つ。
ICデバイス1Cは、他の点では、図10に示すICデバイス1Bと共通する。
接合層122は、上記段差を埋める肉厚部122Aと、導電層121p上の薄膜部122Bとを有し、薄膜部122Bが裏面酸化膜10Bとともに結合容量の誘電体膜の機能を持つ。
ICデバイス1Cは、他の点では、図10に示すICデバイス1Bと共通する。
図11および図12に示すように、第1ノイズパスNP1を含むループ1(LP1)と、第2ノイズパスNP2を含むループ2(LP2)が、それぞれ第1実施形態と同様に、ノイズの周波数成分に応じて主従が逆転して形成され、それぞれが電源PSpを通る閉ループとなっているため、ノイズ干渉の原因となるループ3(LP3)が形成されない。
なお、本実施形態では、図12に示すように、基板抵抗R10cはノイズ源回路10pとビクティム回路10v間をダイレクトにノイズ電流が流れると仮定したときの基板抵抗である点で、第1および第2実施形態と異なる。いずれにしても、このようなループ3(LP3)が形成されないため、有効にノイズ干渉が防止される。
なお、本実施形態では、図12に示すように、基板抵抗R10cはノイズ源回路10pとビクティム回路10v間をダイレクトにノイズ電流が流れると仮定したときの基板抵抗である点で、第1および第2実施形態と異なる。いずれにしても、このようなループ3(LP3)が形成されないため、有効にノイズ干渉が防止される。
また、この点は第2実施形態でも同じであるが、インターポーザーの場合、図11に示すように、ノイズ発生源が複数あると、より低インピーダンスの配線を通ってループ(LP2´等)が形成される。ただし、パッケージ外部から見ると、図12のように同じループ2(LP2)である。
さらに片側配置の場合、ノイズ伝達については、ノイズ受信部(ビクティム回路10v)の裏面に金属体がないため、第1および第2実施形態、ならびに、背景技術に比べてノイズの伝達が減少するという利点もある。
さらに片側配置の場合、ノイズ伝達については、ノイズ受信部(ビクティム回路10v)の裏面に金属体がないため、第1および第2実施形態、ならびに、背景技術に比べてノイズの伝達が減少するという利点もある。
《第4実施形態》
本実施形態は、さらに高い十数[GHz]のノイズ成分が存在すると、第2ノイズパスNP2のみでは十分でなく、ノイズ電流の一部が半導体基板を通してビクティム回路10vに漏洩する可能性があることを考慮してガードバンドを付加するものである。ここでは代表してリードフレームタイプ(第3実施形態;図11)にガードバンドを付加した場合を説明するが、第1または第2実施形態の変更でもよい。なお、ガードバンド以外の構成は第3実施形態と同様であるため、上記第1〜第3実施形態と同一符号を付して説明を省略する。
本実施形態は、さらに高い十数[GHz]のノイズ成分が存在すると、第2ノイズパスNP2のみでは十分でなく、ノイズ電流の一部が半導体基板を通してビクティム回路10vに漏洩する可能性があることを考慮してガードバンドを付加するものである。ここでは代表してリードフレームタイプ(第3実施形態;図11)にガードバンドを付加した場合を説明するが、第1または第2実施形態の変更でもよい。なお、ガードバンド以外の構成は第3実施形態と同様であるため、上記第1〜第3実施形態と同一符号を付して説明を省略する。
図13は、第3実施形態の図11に対応する断面図、図14は、第1実施形態の図5に対応する平面図、図15は、第3実施形態の図12に対応する実装時等価回路図である。
ガードバンド30は、例えばPN接合ダイオードを逆接続して両方向に電流を遮断する、あるいは、電流方向が一方に決まっている場合はPN接合ダイオードを電流と逆向きに接続することにより電流を遮断するものである。ガードバンド30の平面パターンは、図14に示すように、ノイズ源回路10pとビクティム回路10v間を完全に遮蔽するような長さと幅を有し、このようなパターンのガードバンドに対して電極30Aが配置される。この電極30Aは、図15に示すように、インダクタンス成分(Lg)を介してグランド配線層GLに接続される。これにより、ノイズ源回路10pでもう一つの閉ループ(ループ4(LP4))が形成される。このときノイズ干渉のループ3(LP3)は、ガードバンドで電流が吸い取られ、2つの基板抵抗R10cvとR10cpが接続されないため、当該ループ形成が非常にされにくくなる。よって、さらに有効にノイズ干渉が防止される。
ガードバンド30は、例えばPN接合ダイオードを逆接続して両方向に電流を遮断する、あるいは、電流方向が一方に決まっている場合はPN接合ダイオードを電流と逆向きに接続することにより電流を遮断するものである。ガードバンド30の平面パターンは、図14に示すように、ノイズ源回路10pとビクティム回路10v間を完全に遮蔽するような長さと幅を有し、このようなパターンのガードバンドに対して電極30Aが配置される。この電極30Aは、図15に示すように、インダクタンス成分(Lg)を介してグランド配線層GLに接続される。これにより、ノイズ源回路10pでもう一つの閉ループ(ループ4(LP4))が形成される。このときノイズ干渉のループ3(LP3)は、ガードバンドで電流が吸い取られ、2つの基板抵抗R10cvとR10cpが接続されないため、当該ループ形成が非常にされにくくなる。よって、さらに有効にノイズ干渉が防止される。
なお、以上の第1〜第4実施形態では、高周波アナログ回路がビクティム回路10v、ディジタル回路がノイズ源回路10pである場合を説明したが、高周波アナログ回路が大振幅信号を扱い、その高周波成分が、小信号信号を扱うディジタル回路にとってノイズとなる場合もある。その場合でも、上記第1〜第4実施形態の説明がそのまま適用可能である。また、図6とは逆に、ビクティム回路10vの面積が、ノイズ源回路10pの面積より大きくてもよい。
以上の第1〜第4実施形態によれば、裏面がノイズ伝搬パスとなるような高い周波数(数10MHz以上)でのディジタルまたは大信号のノイズ源回路10pから、ビクティム回路10vのノイズ干渉を低減でき、これによりビクティム回路10vのS/N比の向上を図ることが可能となる。
1A等…ICデバイス、2…パッケージ基板、3等…内部配線、4…絶縁層、5p…第2接地体としてのパッド部、6p…第1接地体としてのワイヤ、樹脂7…モールド、10…半導体基板、10p…ノイズ源回路、10v…ビクティム回路(小信号回路)、NP1…第1ノイズパス、NP2…第2ノイズパス
Claims (10)
- 小信号を扱う小信号回路と、前記小信号に対し高周波ノイズを発生するノイズ源回路と、が主面側の異なる領域に形成されている半導体基板と、
前記半導体基板の前記主面と対向する裏面側を固定して当該半導体基板の周囲を覆うパッケージと、を有し、
前記ノイズ源回路に接地電位を供給する前記パッケージ内の導体に、
前記ノイズ源回路に対し前記主面側から接地電位を供給する第1接地体と、
前記半導体基板の前記裏面の一部に電気的に接続または容量結合し、かつ、前記小信号回路に対して接地電位を供給する他の接地体と物理的に離れた第2接地体と、
を含む半導体装置。 - 前記第2接地体は、前記ノイズ源回路と対向する前記半導体基板の裏面の対向領域に接し、または、当該裏面対向領域と容量結合し、
前記半導体基板の前記裏面対向領域以外の領域に接し、または、当該裏面対向領域以外の領域と容量結合する前記他の接地体が、前記第2接地体と所定の距離だけ離れて形成されている
請求項1に記載の半導体装置。 - 前記半導体基板の前記裏面に無機薄膜が形成され、
当該無機薄膜を介して前記半導体基板と前記第2接地体が容量結合する
請求項1または2に記載の半導体装置。 - 前記半導体基板の前記裏面に無機薄膜が形成され、
前記第2接地体上の薄膜部と、当該第2接地体による段差を埋める肉厚部とを有する絶縁性の接合膜を介して、前記半導体基板が前記無機薄膜側から前記接合膜上に接合され、
前記接合膜の薄膜部と前記無機薄膜とを介して、前記第2接地体が前記半導体基板に容量結合している
請求項1に記載の半導体装置。 - 前記小信号回路と前記ノイズ源回路とが形成されている前記半導体基板内の前記主面側に、前記小信号回路と前記ノイズ源回路と間の分離不純物領域としてガードバンドが形成され、
前記ガードバンドが、前記小信号回路と前記ノイズ源回路の一方の接地電位を供給する前記パッケージ内の導体に接続されている
請求項1に記載の半導体装置。 - 前記小信号回路が、小信号としての高周波アナログ信号を増幅し周波数変換する機能を持つ高周波アナログ回路であり、
前記ノイズ源回路が、前記周波数変換後の大振幅のアナログ信号をディジタル信号に変換して所定の処理を施すディジタル処理回路である
請求項1に記載の半導体装置。 - 前記ノイズ源回路の接地電位が与えられる回路端子に接続され、インダクタ成分を持つワイヤを、前記第1接地体に含み、
前記ノイズ源回路の電源電圧が与えられる他の回路端子に接続され、前記小信号回路への電源供給体とは非接続の電源供給体を、前記パッケージ内の導体に含む
請求項1に記載の半導体装置。 - 小信号を扱う小信号回路と、前記小信号に対し高周波ノイズを発生するノイズ源回路と、が主面側の異なる領域に形成されている半導体基板が、前記主面と対向する裏面側を固定してパッケージ内に収容されている半導体デバイスと、
前記半導体デバイスが実装され、当該半導体デバイスの前記パッケージに設けられている複数の外部端子がそれぞれ電気的、機械的に接続されている複数の配線層を備える実装基板と、を有し、
前記ノイズ源回路に接地電位を供給する前記パッケージ内の導体に、
前記ノイズ源回路に対し前記主面側から接地電位を供給する第1接地体と、
前記半導体基板の前記裏面の一部に電気的に接続または容量結合し、かつ、前記小信号回路に対して接地電位を供給する他の接地体と物理的に離れた第2接地体と、を含み、
前記第1接地体と前記第2接地体が前記パッケージ内部で、あるいは、パッケージ外部の前記実装基板の前記配線層を介して電気的に接続されることによって、前記ノイズ源回路に対し、前記第1接地体を経由する第1電流経路と、前記第2接地体を経由する第2電流経路とが並列に形成されている
電子装置。 - 前記半導体デバイス内において、
前記第2接地体は、前記ノイズ源回路と対向する前記半導体基板の裏面の対向領域に接し、または、当該裏面対向領域と容量結合し、
前記半導体基板の前記裏面対向領域以外の領域に接し、または、当該裏面対向領域以外の領域と容量結合する前記他の接地体が、前記第2接地体と所定の距離だけ離れて形成されている
請求項8に記載の電子装置。 - 前記半導体デバイス内の前記ノイズ源回路に設けられている前記第1および第2接地体、ならびに、前記小信号回路に対して接地電位を供給する他の接地体の相互間接続が、前記実装基板に形成されている一または複数の前記配線層によりパッケージ外部で達成されている
請求項8または9に記載の電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007105043A JP2008263077A (ja) | 2007-04-12 | 2007-04-12 | 半導体装置および電子装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011151367A (ja) * | 2009-12-25 | 2011-08-04 | Sony Corp | 回路基板積層モジュール及び電子機器 |
JP2015073135A (ja) * | 2015-01-13 | 2015-04-16 | 株式会社東芝 | 半導体装置の製造方法 |
JP2019176281A (ja) * | 2018-03-28 | 2019-10-10 | 住友電気工業株式会社 | 増幅器及びドハティ増幅回路 |
-
2007
- 2007-04-12 JP JP2007105043A patent/JP2008263077A/ja active Pending
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