JP2002280482A - マイクロ波用半導体装置 - Google Patents
マイクロ波用半導体装置Info
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- H01L2224/45001—Core members of the connector
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- H01L2924/13—Discrete devices, e.g. 3 terminal devices
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- H01L2924/3011—Impedance
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Abstract
(57)【要約】
【課題】 素子の特性のばらつきが小さく、作業性や生
産性を向上できるマイクロ波用半導体装置を提供するこ
と。 【解決手段】 パッケージ１２内にバイポーラトランジ
スタ１７などの電気素子を収納したマイクロ波用半導体
装置において、半導体基板の上面に上部電極が形成さ
れ、下面に下部電極が形成された第１半導体導通基板１
８や第２半導体導通基板１９の下部電極をパッケージ１
２内のランドパターン１６やグランドパターン１５に接
合している。
産性を向上できるマイクロ波用半導体装置を提供するこ
と。 【解決手段】 パッケージ１２内にバイポーラトランジ
スタ１７などの電気素子を収納したマイクロ波用半導体
装置において、半導体基板の上面に上部電極が形成さ
れ、下面に下部電極が形成された第１半導体導通基板１
８や第２半導体導通基板１９の下部電極をパッケージ１
２内のランドパターン１６やグランドパターン１５に接
合している。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波帯の電
力増幅器などに使用されるマイクロ波用半導体装置に関
する。
力増幅器などに使用されるマイクロ波用半導体装置に関
する。
【０００２】
【従来の技術】マイクロ波用半導体装置たとえばマイク
ロ波用電力増幅器は、電力増幅素子としてバイポーラト
ランジスタやＧａＡｓＦＥＴなどが使用されている。電
力増幅素子は、通常、インピーダンス整合回路などとと
もに、たとえば１つのパッケージ内に組み込まれて使用
される。このような内部整合型マイクロ波用電力増幅器
は通信機器の主要部品となっている。
ロ波用電力増幅器は、電力増幅素子としてバイポーラト
ランジスタやＧａＡｓＦＥＴなどが使用されている。電
力増幅素子は、通常、インピーダンス整合回路などとと
もに、たとえば１つのパッケージ内に組み込まれて使用
される。このような内部整合型マイクロ波用電力増幅器
は通信機器の主要部品となっている。
【０００３】ここで、従来のマイクロ波用半導体装置に
ついて、内部整合型マイクロ波用電力増幅器を例にとり
図５を参照して説明する。
ついて、内部整合型マイクロ波用電力増幅器を例にとり
図５を参照して説明する。
【０００４】図５（ａ）は上面図、図５（ｂ）は図５
（ａ）の線ｂ−ｂにおける断面図で、ベースプレート５
１上にパッケージ５２が配置されている。パッケージ５
２は、平板状の基板プレート５２ａおよび矩形状のセラ
ミック製側壁部５２ｂなどから構成されている。
（ａ）の線ｂ−ｂにおける断面図で、ベースプレート５
１上にパッケージ５２が配置されている。パッケージ５
２は、平板状の基板プレート５２ａおよび矩形状のセラ
ミック製側壁部５２ｂなどから構成されている。
【０００５】図示左側の側壁部５２ｂを貫通して入力用
電極５３が設けられ、側壁部５２ｂ外側の入力用電極５
３の部分に入力端子ＩＮが接続されている。図示右側の
側壁部５２ｂを貫通して出力用電極５４が設けられ、側
壁部５２ｂ外側の出力用電極５４の部分に出力端子ＯＵ
Ｔが接続されている。側壁部５２ｂで囲まれた基板プレ
ート５２ａ上に、右下がりの斜線で示したグランドパタ
ーン５５および左下がりの斜線で示したランドパターン
５６が設けられている。基板プレート５２ａ中央のラン
ドパターン５６上に、バイポーラトランジスタ５７が半
田などのろう材で固着実装されている。
電極５３が設けられ、側壁部５２ｂ外側の入力用電極５
３の部分に入力端子ＩＮが接続されている。図示右側の
側壁部５２ｂを貫通して出力用電極５４が設けられ、側
壁部５２ｂ外側の出力用電極５４の部分に出力端子ＯＵ
Ｔが接続されている。側壁部５２ｂで囲まれた基板プレ
ート５２ａ上に、右下がりの斜線で示したグランドパタ
ーン５５および左下がりの斜線で示したランドパターン
５６が設けられている。基板プレート５２ａ中央のラン
ドパターン５６上に、バイポーラトランジスタ５７が半
田などのろう材で固着実装されている。
【０００６】バイポーラトランジスタ５７および入力用
電極５３間のグランドパターン５５上に、整合回路を構
成する２つのコンデンサチップ５８、５９が配置されて
いる。バイポーラトランジスタ５７および出力用電極５
４間のグランドパターン５５上に、整合回路を構成する
コンデンサチップ６０が配置されている。
電極５３間のグランドパターン５５上に、整合回路を構
成する２つのコンデンサチップ５８、５９が配置されて
いる。バイポーラトランジスタ５７および出力用電極５
４間のグランドパターン５５上に、整合回路を構成する
コンデンサチップ６０が配置されている。
【０００７】入力用電極５３とコンデンサチップ５９、
コンデンサチップ５９とコンデンサチップ５８、コンデ
ンサチップ５８とバイポーラトランジスタ５７、ランド
パターン５６とコンデンサチップ６０、ランドパターン
５６と出力用電極５４は、それぞれ接続用のボンディン
グワイヤ（以後、接続用ワイヤという）Ｗ１で接続され
ている。バイポーラトランジスタ５７のべ一ス電極は、
たとえば４本の接地用のボンディングワイヤ（以後、接
地用ワイヤという）Ｗ２によってグランドパターン５５
に接地されている。
コンデンサチップ５９とコンデンサチップ５８、コンデ
ンサチップ５８とバイポーラトランジスタ５７、ランド
パターン５６とコンデンサチップ６０、ランドパターン
５６と出力用電極５４は、それぞれ接続用のボンディン
グワイヤ（以後、接続用ワイヤという）Ｗ１で接続され
ている。バイポーラトランジスタ５７のべ一ス電極は、
たとえば４本の接地用のボンディングワイヤ（以後、接
地用ワイヤという）Ｗ２によってグランドパターン５５
に接地されている。
【０００８】次に、従来のマイクロ波用半導体装置の他
の例について図６を参照して説明する。図６（ａ）は上
面図、図６（ｂ）は図６（ａ）の線ｂ−ｂにおける断面
図で、図６では、図５に対応する部分には同じ符号を付
し重複する説明を一部省略する。
の例について図６を参照して説明する。図６（ａ）は上
面図、図６（ｂ）は図６（ａ）の線ｂ−ｂにおける断面
図で、図６では、図５に対応する部分には同じ符号を付
し重複する説明を一部省略する。
【０００９】この従来例は、グランドパターン５５およ
びランドパターン５６の各パターン部分において、１つ
の直線上で飛び飛びの点状に削除し、半田の流れを防止
する抜きパターン６１を設けている。たとえばグランド
パターン５５では、バイポーラトランジスタ５７とコン
デンサチップ５８の間、および、バイポーラトランジス
タ５７とコンデンサチップ６０の間の２箇所に設けてい
る。ランドパターン５６では、バイポーラトランジスタ
５７の出力側に設けている。
びランドパターン５６の各パターン部分において、１つ
の直線上で飛び飛びの点状に削除し、半田の流れを防止
する抜きパターン６１を設けている。たとえばグランド
パターン５５では、バイポーラトランジスタ５７とコン
デンサチップ５８の間、および、バイポーラトランジス
タ５７とコンデンサチップ６０の間の２箇所に設けてい
る。ランドパターン５６では、バイポーラトランジスタ
５７の出力側に設けている。
【００１０】そして、バイポーラトランジスタ５７の４
本の接地用ワイヤＷ２をグランドパターン５５上の２つ
の抜きパターン６１の内側にボンディングしている。ま
た、ランドパターン５６とコンデンサチップ６０を接続
する接続用ワイヤＷ１を、ランドパターン５６上の抜き
パターン６１の外側とコンデンサチップ６０間に接続し
ている。
本の接地用ワイヤＷ２をグランドパターン５５上の２つ
の抜きパターン６１の内側にボンディングしている。ま
た、ランドパターン５６とコンデンサチップ６０を接続
する接続用ワイヤＷ１を、ランドパターン５６上の抜き
パターン６１の外側とコンデンサチップ６０間に接続し
ている。
【００１１】次に、従来のマイクロ波用半導体装置のも
う１つの例について図７を参照して説明する。図７
（ａ）は上面図、図７（ｂ）は図７（ａ）の線ｂ−ｂに
おける断面図で、図７では、図５に対応する部分には同
じ符号を付し重複する説明を一部省略する。
う１つの例について図７を参照して説明する。図７
（ａ）は上面図、図７（ｂ）は図７（ａ）の線ｂ−ｂに
おける断面図で、図７では、図５に対応する部分には同
じ符号を付し重複する説明を一部省略する。
【００１２】この従来例は、パッケージ５１の内部に、
ＧａＡｓＦＥＴ７１および入力側整合用コンデンサ７
２、入力側整合回路基板７３、出力側整合回路基板７４
が配置されている。また、ＧａＡｓＦＥＴ７１と出力側
整合回路基板７４との間にステージ７５が設けられてい
る。ＧａＡｓＦＥＴ７１と入力側整合用コンデンサ７
２、入力側整合用コンデンサ７２と入力側整合回路基板
７３、入力側整合回路基板７３と入力用電極５３、Ｇａ
ＡｓＦＥＴ７１と出力側整合回路基板７４、出力側整合
回路基板７４と出力用電極５４は、それぞれ接続用ワイ
ヤＷ１で接続されている。ＧａＡｓＦＥＴ７１の接地電
極は接地用ワイヤＷ２によってステージ７５に接続され
接地されている。
ＧａＡｓＦＥＴ７１および入力側整合用コンデンサ７
２、入力側整合回路基板７３、出力側整合回路基板７４
が配置されている。また、ＧａＡｓＦＥＴ７１と出力側
整合回路基板７４との間にステージ７５が設けられてい
る。ＧａＡｓＦＥＴ７１と入力側整合用コンデンサ７
２、入力側整合用コンデンサ７２と入力側整合回路基板
７３、入力側整合回路基板７３と入力用電極５３、Ｇａ
ＡｓＦＥＴ７１と出力側整合回路基板７４、出力側整合
回路基板７４と出力用電極５４は、それぞれ接続用ワイ
ヤＷ１で接続されている。ＧａＡｓＦＥＴ７１の接地電
極は接地用ワイヤＷ２によってステージ７５に接続され
接地されている。
【００１３】
【発明が解決しようとする課題】図５で示したマイクロ
波用半導体装置は、バイポーラトランジスタ５７や入力
側整合用コンデンサ５８、出力側整合用コンデンサ６０
などを半田付けで固着実装した場合、半田が周囲に流れ
るという問題がある。そのため、バイポーラトランジス
タ５７を接地する接地用ワイヤＷ２、あるいは、ランド
パターン５６と出力用電極５４、ランドパターン５６と
コンデンサチップ６０を接続する接続用ワイヤＷ１をボ
ンディングする場合に、ランドパターン５６上に流れた
半田を避けてボンディングしなければならず、ボンディ
ング位置がばらついてしまう。その結果、素子の特性に
ばらつきが生じ、あるいは、歩留まりが低下する。ま
た、半田が広い範囲に流れると、ボンディングができな
くなる。
波用半導体装置は、バイポーラトランジスタ５７や入力
側整合用コンデンサ５８、出力側整合用コンデンサ６０
などを半田付けで固着実装した場合、半田が周囲に流れ
るという問題がある。そのため、バイポーラトランジス
タ５７を接地する接地用ワイヤＷ２、あるいは、ランド
パターン５６と出力用電極５４、ランドパターン５６と
コンデンサチップ６０を接続する接続用ワイヤＷ１をボ
ンディングする場合に、ランドパターン５６上に流れた
半田を避けてボンディングしなければならず、ボンディ
ング位置がばらついてしまう。その結果、素子の特性に
ばらつきが生じ、あるいは、歩留まりが低下する。ま
た、半田が広い範囲に流れると、ボンディングができな
くなる。
【００１４】そのため、半田の流れ込みの恐れがある部
分にボンディングする場合、一般に用いられるＡｕワイ
ヤに代え、半田上でもボンディングできるＡｌワイヤな
どを用いる方法がある。この方法は、Ａｕワイヤおよび
Ａｌワイヤの両方が混在して使用されるため、作業性や
生産性が低下し、コストが上昇し、安価な素子を供給で
きなくなる。
分にボンディングする場合、一般に用いられるＡｕワイ
ヤに代え、半田上でもボンディングできるＡｌワイヤな
どを用いる方法がある。この方法は、Ａｕワイヤおよび
Ａｌワイヤの両方が混在して使用されるため、作業性や
生産性が低下し、コストが上昇し、安価な素子を供給で
きなくなる。
【００１５】図６で示したマイクロ波用半導体装置は、
半田の流れを抑えるための抜きパターン６１が設けられ
ている。この場合、ボンディング位置への半田の流れ込
みがなくなり、ボンディング位置が確保される。しか
し、抜きパターン６１を設けるためのスペースが必要と
なり、小型化できないという問題がある。また、抜きパ
ターン６１を跨いでボンディングするため、接地用ワイ
ヤＷ２や接続用ワイヤＷ１が長くなり回路特性が悪化す
る。
半田の流れを抑えるための抜きパターン６１が設けられ
ている。この場合、ボンディング位置への半田の流れ込
みがなくなり、ボンディング位置が確保される。しか
し、抜きパターン６１を設けるためのスペースが必要と
なり、小型化できないという問題がある。また、抜きパ
ターン６１を跨いでボンディングするため、接地用ワイ
ヤＷ２や接続用ワイヤＷ１が長くなり回路特性が悪化す
る。
【００１６】図７で示したマイクロ波用半導体装置は、
ＧａＡｓＦＥＴ７１と出力側整合回路基板７４との間に
ステージ７５が設けられている。この場合、ＧａＡｓＦ
ＥＴ７１および入力側整合用コンデンサ７２、入力整合
回路基板７３、出力整合回路基板７４、ステージ７５の
高さが同じになり、ＧａＡｓＦＥＴ７１とステージ７５
間を結ぶ接地用ワイヤＷ２が短くなるという利点があ
る。
ＧａＡｓＦＥＴ７１と出力側整合回路基板７４との間に
ステージ７５が設けられている。この場合、ＧａＡｓＦ
ＥＴ７１および入力側整合用コンデンサ７２、入力整合
回路基板７３、出力整合回路基板７４、ステージ７５の
高さが同じになり、ＧａＡｓＦＥＴ７１とステージ７５
間を結ぶ接地用ワイヤＷ２が短くなるという利点があ
る。
【００１７】しかし、ステージ７５は金属製であるため
加工が難しくコストが高くなる。加工技術上の制約から
ステージ７５の幅は狭くしても０．１ｍｍ程度で、ま
た、ステージ７５の根元部分も丸みを持った形になる。
その分、全体の構造が大きくなり小型化が困難になって
いる。また、ステージ７５の加工精度にばらつきがある
と各部品の実装状態が変化する。そのため、電気的性能
や熱抵抗などが変化し、信頼性および歩留まりが低下
し、コスト上昇の原因になる。
加工が難しくコストが高くなる。加工技術上の制約から
ステージ７５の幅は狭くしても０．１ｍｍ程度で、ま
た、ステージ７５の根元部分も丸みを持った形になる。
その分、全体の構造が大きくなり小型化が困難になって
いる。また、ステージ７５の加工精度にばらつきがある
と各部品の実装状態が変化する。そのため、電気的性能
や熱抵抗などが変化し、信頼性および歩留まりが低下
し、コスト上昇の原因になる。
【００１８】本発明は、上記した欠点を解決し、素子の
特性のばらつきが小さく、作業性や生産性を向上できる
マイクロ波用半導体装置を提供することを目的とする。
特性のばらつきが小さく、作業性や生産性を向上できる
マイクロ波用半導体装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明は、パッケージ内
に電気素子を収納したマイクロ波用半導体装置におい
て、半導体基板の上面に上部電極を設け、下面に下部電
極を設けて形成された半導体導通基板の前記下部電極を
前記パッケージ内の導電面に接合したことを特徴として
いる。
に電気素子を収納したマイクロ波用半導体装置におい
て、半導体基板の上面に上部電極を設け、下面に下部電
極を設けて形成された半導体導通基板の前記下部電極を
前記パッケージ内の導電面に接合したことを特徴として
いる。
【００２０】
【発明の実施の形態】本発明の実施形態について、内部
整合型マイクロ波用電力増幅器を例にとり図１を参照し
て説明する。図１（ａ）は上面図、図１（ｂ）は図１
（ａ）の線ｂ−ｂにおける断面図で、ベースプレート１
１上にパッケージ１２が配置されている。パッケージ１
２は、平板状の基板プレート１２ａおよび矩形状のセラ
ミック製側壁部１２ｂなどから構成されている。図示左
側の側壁部１２ｂを貫通して入力用電極１３が設けら
れ、側壁部１２ｂ外側の入力用電極１３の部分に入力端
子ＩＮが接続されている。図示右側の側壁部１２ｂを貫
通して出力用電極１４が設けられ、側壁部１２ｂ外側の
出力用電極１４の部分に出力端子ＯＵＴが接続されてい
る。
整合型マイクロ波用電力増幅器を例にとり図１を参照し
て説明する。図１（ａ）は上面図、図１（ｂ）は図１
（ａ）の線ｂ−ｂにおける断面図で、ベースプレート１
１上にパッケージ１２が配置されている。パッケージ１
２は、平板状の基板プレート１２ａおよび矩形状のセラ
ミック製側壁部１２ｂなどから構成されている。図示左
側の側壁部１２ｂを貫通して入力用電極１３が設けら
れ、側壁部１２ｂ外側の入力用電極１３の部分に入力端
子ＩＮが接続されている。図示右側の側壁部１２ｂを貫
通して出力用電極１４が設けられ、側壁部１２ｂ外側の
出力用電極１４の部分に出力端子ＯＵＴが接続されてい
る。
【００２１】側壁部１２ｂで囲まれた基板プレート１２
ａ上に導電面、たとえば右下がりの斜線で示したグラン
ドパターン１５および左下がりの斜線で示したランドパ
ターン１６が形成されている。ランドパターン１６上
に、バイポーラトランジスタ１７および第１半導体導通
基板１８が半田などのろう材により固着実装されてい
る。
ａ上に導電面、たとえば右下がりの斜線で示したグラン
ドパターン１５および左下がりの斜線で示したランドパ
ターン１６が形成されている。ランドパターン１６上
に、バイポーラトランジスタ１７および第１半導体導通
基板１８が半田などのろう材により固着実装されてい
る。
【００２２】第１半導体導通基板１８は、たとえばＳｉ
基板に不純物元素としてＡｓをドーピングした半導体基
板の上面に上部電極を設け、下面に下部電極を設け、た
とえば下部電極の部分をランドパターン１６に接合して
いる。半導体基板は導電性があり、上部電極と下部電極
間は電気的に導通している。
基板に不純物元素としてＡｓをドーピングした半導体基
板の上面に上部電極を設け、下面に下部電極を設け、た
とえば下部電極の部分をランドパターン１６に接合して
いる。半導体基板は導電性があり、上部電極と下部電極
間は電気的に導通している。
【００２３】バイポーラトランジスタ１７および入力用
電極１３間のグランドパターン１５上に、第１半導体導
通基板１８と同様の構造の第２半導体導通基板１９およ
び整合回路を構成する２つのコンデンサチップ２０、２
１が配置されている。バイポーラトランジスタ１７およ
び出力用電極１４間のグランドパターン１５上に、第１
半導体導通基板１８などと同様の構造の第３半導体導通
基板２２および整合回路を構成するコンデンサチップ２
３が配置されている。第２半導体導通基板１９および第
３半導体導通基板２２の上部電極はいずれもグランドパ
ターン１５と電気的に接続し接地状態になっている。
電極１３間のグランドパターン１５上に、第１半導体導
通基板１８と同様の構造の第２半導体導通基板１９およ
び整合回路を構成する２つのコンデンサチップ２０、２
１が配置されている。バイポーラトランジスタ１７およ
び出力用電極１４間のグランドパターン１５上に、第１
半導体導通基板１８などと同様の構造の第３半導体導通
基板２２および整合回路を構成するコンデンサチップ２
３が配置されている。第２半導体導通基板１９および第
３半導体導通基板２２の上部電極はいずれもグランドパ
ターン１５と電気的に接続し接地状態になっている。
【００２４】入力用電極１３とコンデンサチップ２１、
コンデンサチップ２１とコンデンサチップ２０、コンデ
ンサチップ２０とバイポーラトランジスタ１７、第１半
導体導通基板１８とコンデンサチップ２３、第１半導体
導通基板１８と出力用電極１４は、それぞれの間に接続
用ワイヤＷ１がボンディングされ接続されている。ま
た、バイポーラトランジスタ１７のたとえばべ一ス電極
は第２半導体導通基板１９および第３半導体導通基板２
２との間に、それぞれ４本の接地用ワイヤＷ２がボンデ
ィングされ接地されている。
コンデンサチップ２１とコンデンサチップ２０、コンデ
ンサチップ２０とバイポーラトランジスタ１７、第１半
導体導通基板１８とコンデンサチップ２３、第１半導体
導通基板１８と出力用電極１４は、それぞれの間に接続
用ワイヤＷ１がボンディングされ接続されている。ま
た、バイポーラトランジスタ１７のたとえばべ一ス電極
は第２半導体導通基板１９および第３半導体導通基板２
２との間に、それぞれ４本の接地用ワイヤＷ２がボンデ
ィングされ接地されている。
【００２５】上記した構成によれば、たとえばバイポー
ラトランジスタ１７のべ一ス電極を接地用ワイヤＷ２に
よって第１および第２の半導体導通基板１９、２２に接
続して接地している。また、バイポーラトランジスタ１
７の出力を取り出す接続用ワイヤＷ１を第１半導体導通
基板１８と出力用電極１４との間に接続している。
ラトランジスタ１７のべ一ス電極を接地用ワイヤＷ２に
よって第１および第２の半導体導通基板１９、２２に接
続して接地している。また、バイポーラトランジスタ１
７の出力を取り出す接続用ワイヤＷ１を第１半導体導通
基板１８と出力用電極１４との間に接続している。
【００２６】この場合、バイポーラトランジスタ１７お
よびコンデンサチップ２０、コンデンサチップ２３など
を実装する場合に半田が周囲に流れても、その影響を受
けることなく、接地用ワイヤＷ２を定位置の半導体導通
基板１９、２２にボンディングでき、ボンディング位置
のばらつきがなくなる。そのため、素子の特性にばらつ
きがなくなり、歩留まりが向上する。バイポーラトラン
ジスタ１７の出力を取り出す接続用ワイヤＷ１も所定の
ボンディング位置に接続できる。
よびコンデンサチップ２０、コンデンサチップ２３など
を実装する場合に半田が周囲に流れても、その影響を受
けることなく、接地用ワイヤＷ２を定位置の半導体導通
基板１９、２２にボンディングでき、ボンディング位置
のばらつきがなくなる。そのため、素子の特性にばらつ
きがなくなり、歩留まりが向上する。バイポーラトラン
ジスタ１７の出力を取り出す接続用ワイヤＷ１も所定の
ボンディング位置に接続できる。
【００２７】また、半田の流れを気にする必要がないた
め、部品を固着実装する作業性が向上する。さらに、接
続用ワイヤＷ１および接地用ワイヤＷ２に同じ材質のも
のを使用できるため、ボンディング作業の作業性および
生産性が向上する。また、バイポーラトランジスタ１７
と半導体導通基板１９、２２のボンディング位置の高さ
を同じにでき、接地用ワイヤＷ２の長さが短くなるとい
う利点がある。また、抜きパターンがないため小型化す
る。
め、部品を固着実装する作業性が向上する。さらに、接
続用ワイヤＷ１および接地用ワイヤＷ２に同じ材質のも
のを使用できるため、ボンディング作業の作業性および
生産性が向上する。また、バイポーラトランジスタ１７
と半導体導通基板１９、２２のボンディング位置の高さ
を同じにでき、接地用ワイヤＷ２の長さが短くなるとい
う利点がある。また、抜きパターンがないため小型化す
る。
【００２８】なお、半導体導通基板はダイシング技術で
裁断すれば３０μｍ程度の狭い幅で形成できる。また、
直線的な裁断が可能で根元部分の膨らみもないため、部
品を接近させて配置でき、半導体導通基板を用いても大
型化することがない。
裁断すれば３０μｍ程度の狭い幅で形成できる。また、
直線的な裁断が可能で根元部分の膨らみもないため、部
品を接近させて配置でき、半導体導通基板を用いても大
型化することがない。
【００２９】図１の実施形態では、半導体導通基板を構
成する半導体基板としてたとえばＡｓをドーピングした
Ｓｉ基板を使用している。しかし、Ｓｉ基板に代えて、
ＳｉをドーピングしたＧａＡｓ基板などを用いることも
できる。
成する半導体基板としてたとえばＡｓをドーピングした
Ｓｉ基板を使用している。しかし、Ｓｉ基板に代えて、
ＳｉをドーピングしたＧａＡｓ基板などを用いることも
できる。
【００３０】ここで、上記の第１〜第３の半導体導通基
板１８、１９、２２について図２を参照して説明する。
図２（ａ）は上面図、図２（ｂ）は図２（ａ）の線ｂ−
ｂにおける断面図で、Ｓｉ基板に不純物元素としてＡｓ
をドーピングした半導体基板２５の上面２５ａのたとえ
ば中央部に上部電極２６がＡｕなどの金属で形成され、
また、下面２５ｂ全体に下部電極２７がＡｕなどの金属
で形成されている。
板１８、１９、２２について図２を参照して説明する。
図２（ａ）は上面図、図２（ｂ）は図２（ａ）の線ｂ−
ｂにおける断面図で、Ｓｉ基板に不純物元素としてＡｓ
をドーピングした半導体基板２５の上面２５ａのたとえ
ば中央部に上部電極２６がＡｕなどの金属で形成され、
また、下面２５ｂ全体に下部電極２７がＡｕなどの金属
で形成されている。
【００３１】上記した半導体導通基板を構成する場合、
たとえばＳｉ基板にＡｓをドーピングした大きな面積の
半導体基板２５の上面に、Ａｕなどの金属からなる複数
の上部電極２６を縦方向および横方向にそれぞれ所定間
隔で並べて形成する。また、半導体基板２５の下面全体
にＡｕなどの金属で下部電極２７を形成する。その後、
それぞれの上部電極２６ごとにダイシング技術などで裁
断して構成する。なお、Ｓｉ基板にＡｓをドーピングし
た半導体基板２５は導電性があるため、上部電極２６と
下部電極２７は電気的に導通する。
たとえばＳｉ基板にＡｓをドーピングした大きな面積の
半導体基板２５の上面に、Ａｕなどの金属からなる複数
の上部電極２６を縦方向および横方向にそれぞれ所定間
隔で並べて形成する。また、半導体基板２５の下面全体
にＡｕなどの金属で下部電極２７を形成する。その後、
それぞれの上部電極２６ごとにダイシング技術などで裁
断して構成する。なお、Ｓｉ基板にＡｓをドーピングし
た半導体基板２５は導電性があるため、上部電極２６と
下部電極２７は電気的に導通する。
【００３２】次に、半導体導通基板の他の例について図
３の断面図を参照して説明する。図３では、図２に対応
する部分には同じ符号を付し重複する説明を一部省略す
る。
３の断面図を参照して説明する。図３では、図２に対応
する部分には同じ符号を付し重複する説明を一部省略す
る。
【００３３】図３（ａ）は、上部電極２６が形成されて
いない領域の半導体基板２５の上面２５ａに絶縁膜３１
を形成している。半導体基板２５は導電性があるため、
たとえば接続用ワイヤや接地用ワイヤが上部電極２６の
形成されていない部分に接触すると短絡などの事故が発
生する。絶縁膜３１を設けた場合、このような短絡事故
が防止される。
いない領域の半導体基板２５の上面２５ａに絶縁膜３１
を形成している。半導体基板２５は導電性があるため、
たとえば接続用ワイヤや接地用ワイヤが上部電極２６の
形成されていない部分に接触すると短絡などの事故が発
生する。絶縁膜３１を設けた場合、このような短絡事故
が防止される。
【００３４】図３（ｂ）は、上部電極２６の下方部分３
２のみに不純物をドーピングし導電性を持たせている。
この場合、上部電極２６の形成されていない領域は導電
性がなくなり、短絡事故が防止される。
２のみに不純物をドーピングし導電性を持たせている。
この場合、上部電極２６の形成されていない領域は導電
性がなくなり、短絡事故が防止される。
【００３５】図３（ｃ）は、まず、半導体基板２５の全
体に第１の不純物元素をドーピングし、半導体基板２５
を良好な導電性に形成する。その後、上部電極２６の下
方部分を除いた領域に対し、他の第２の不純物元素をド
ーピングし絶縁層３３にしている。この場合も短絡事故
が防止される。
体に第１の不純物元素をドーピングし、半導体基板２５
を良好な導電性に形成する。その後、上部電極２６の下
方部分を除いた領域に対し、他の第２の不純物元素をド
ーピングし絶縁層３３にしている。この場合も短絡事故
が防止される。
【００３６】絶縁層３３を形成する方法としては、たと
えば半導体基板２５がＳｉ基板の場合、第１の不純物元
素としてＡｓを用い、また、第２の不純物元素としてＢ
やＡｌなど第III 族の元素が用いられる。
えば半導体基板２５がＳｉ基板の場合、第１の不純物元
素としてＡｓを用い、また、第２の不純物元素としてＢ
やＡｌなど第III 族の元素が用いられる。
【００３７】次に、本発明の他の実施形態について図４
参照して説明する。図４（ａ）は上面図、図４（ｂ）は
図４（ａ）の線ｂ−ｂにおける断面図で、図４では、図
１に対応する部分には同じ符号を付し重複する説明を一
部省略する。
参照して説明する。図４（ａ）は上面図、図４（ｂ）は
図４（ａ）の線ｂ−ｂにおける断面図で、図４では、図
１に対応する部分には同じ符号を付し重複する説明を一
部省略する。
【００３８】この実施形態の場合、パッケージ１２内
に、ＧａＡｓＦＥＴ４１および入力側整合用コンデンサ
４２、入力側整合回路基板４３、半導体導通基板４４、
出力側整合回路基板４５などが半田付けで固着実装され
ている。
に、ＧａＡｓＦＥＴ４１および入力側整合用コンデンサ
４２、入力側整合回路基板４３、半導体導通基板４４、
出力側整合回路基板４５などが半田付けで固着実装され
ている。
【００３９】また、ＧａＡｓＦＥＴ４１とコンデンサ４
２、コンデンサ４２と入力側整合回路基板４３、入力側
整合回路基板４３と入力用電極１３、ＧａＡｓＦＥＴ４
１と出力側整合回路基板４３、出力側整合回路基板４３
と出力用電極１４は、それぞれの間が接続用ワイヤＷ１
で接続されている。ＧａＡｓＦＥＴ４１の接地電極は半
導体導通基板４４と接地用ワイヤＷ２で接続されてい
る。
２、コンデンサ４２と入力側整合回路基板４３、入力側
整合回路基板４３と入力用電極１３、ＧａＡｓＦＥＴ４
１と出力側整合回路基板４３、出力側整合回路基板４３
と出力用電極１４は、それぞれの間が接続用ワイヤＷ１
で接続されている。ＧａＡｓＦＥＴ４１の接地電極は半
導体導通基板４４と接地用ワイヤＷ２で接続されてい
る。
【００４０】上記の構成によれば、ＧａＡｓＦＥＴ４１
や出力側整合回路基板４３を固着実装する場合に半田が
周囲に流れ出しても、その影響を受けることなく、接地
用ワイヤＷ２を定位置の半導体導通基板４４にボンディ
ングできる。したがって、ボンディング位置のばらつき
が防止され、素子の特性のばらつきがなくなり、歩留ま
りが向上する。
や出力側整合回路基板４３を固着実装する場合に半田が
周囲に流れ出しても、その影響を受けることなく、接地
用ワイヤＷ２を定位置の半導体導通基板４４にボンディ
ングできる。したがって、ボンディング位置のばらつき
が防止され、素子の特性のばらつきがなくなり、歩留ま
りが向上する。
【００４１】
【発明の効果】本発明によれば、素子の特性のばらつき
が小さく、作業性や生産性を向上できるマイクロ波用半
導体装置が実現できる。
が小さく、作業性や生産性を向上できるマイクロ波用半
導体装置が実現できる。
【図１】本発明の実施形態を説明するための構造図であ
る。
る。
【図２】本発明の実施形態に使用される半導体導通基板
を説明するための構造図である。
を説明するための構造図である。
【図３】本発明の実施形態に使用される他の半導体導通
基板を説明するための構造図である。
基板を説明するための構造図である。
【図４】本発明の他の実施形態を説明するための構造図
である。
である。
【図５】従来例を説明するための構造図である。
【図６】他の従来例を説明するための構造図である。
【図７】他の従来例を説明するための構造図である。
１１…ベースプレート １２…パッケージ １２ａ…パッケージの基板プレート １２ｂ…パッケージの側壁部 １３…入力用電極 １４…出力用電極 １５…グランドパターン １６…ランドパターン １７…バイポーラトランジスタ １８…第１半導体導通基板 １９…第２半導体導通基板 ２０…コンデンサチップ ２１…コンデンサチップ ２２…第３半導体導通基板 ２３…コンデンサチップ
Claims (9)
- 【請求項１】 パッケージ内に電気素子を収納したマイ
クロ波用半導体装置において、半導体基板の上面に上部
電極を設け、下面に下部電極を設けて形成された半導体
導通基板の前記下部電極を前記パッケージ内の導電面に
接合したことを特徴とするマイクロ波用半導体装置。 - 【請求項２】 電気素子がパッケージ内の導電面に半田
付けされ、半導体導通基板が前記導電面と共通の導電面
の部分に接合された請求項１記載のマイクロ波用半導体
装置。 - 【請求項３】 電気素子がマイクロ波用増幅素子で、か
つ、半導体導通基板の下部電極が接合されたパッケージ
内の導電面が接地状態で、前記マイクロ波用増幅素子の
接地用電極と前記半導体導通基板の上部電極がボンディ
ングワイヤで接続された請求項１記載のマイクロ波用半
導体装置。 - 【請求項４】 半導体導通基板を構成する半導体基板が
Ｓｉ基板である請求項１記載のマイクロ波用半導体装
置。 - 【請求項５】 半導体導通基板を構成する半導体基板が
Ｓｉ基板で、不純物元素としてＡｓがドーピングされた
請求項１記載のマイクロ波用半導体装置。 - 【請求項６】 半導体導通基板を構成する半導体基板が
ＧａＡｓ基板で、不純物元素としてＳｉがドーピングさ
れた請求項１記載のマイクロ波用半導体装置。 - 【請求項７】 半導体導通基板を構成する半導体基板
は、上面の一部に上部電極が形成され、前記上部電極が
形成されていないその他の前記上面は絶縁膜が形成され
ている請求項１記載のマイクロ波用半導体装置。 - 【請求項８】 半導体導通基板を構成する半導体基板
は、上面の一部に上部電極が形成され、前記上部電極の
下方部分のみに不純物元素がドーピングされた請求項１
記載のマイクロ波用半導体装置。 - 【請求項９】 半導体導通基板を構成する半導体基板
は、上面の一部に上部電極が形成され、第１の不純物元
素のドーピングで全体が導電性に形成された前記半導体
基板の前記上部電極の下方部分を除いて第２の不純物元
素がドーピングされ絶縁層に形成されている請求項１記
載のマイクロ波用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001078619A JP2002280482A (ja) | 2001-03-19 | 2001-03-19 | マイクロ波用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001078619A JP2002280482A (ja) | 2001-03-19 | 2001-03-19 | マイクロ波用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002280482A true JP2002280482A (ja) | 2002-09-27 |
Family
ID=18935211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001078619A Pending JP2002280482A (ja) | 2001-03-19 | 2001-03-19 | マイクロ波用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002280482A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010183100A (ja) * | 2005-01-06 | 2010-08-19 | Mitsubishi Electric Corp | 半導体増幅器 |
-
2001
- 2001-03-19 JP JP2001078619A patent/JP2002280482A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010183100A (ja) * | 2005-01-06 | 2010-08-19 | Mitsubishi Electric Corp | 半導体増幅器 |
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