JP4579040B2 - 半導体増幅器 - Google Patents
半導体増幅器 Download PDFInfo
- Publication number
- JP4579040B2 JP4579040B2 JP2005118577A JP2005118577A JP4579040B2 JP 4579040 B2 JP4579040 B2 JP 4579040B2 JP 2005118577 A JP2005118577 A JP 2005118577A JP 2005118577 A JP2005118577 A JP 2005118577A JP 4579040 B2 JP4579040 B2 JP 4579040B2
- Authority
- JP
- Japan
- Prior art keywords
- matching circuit
- transistor
- semiconductor
- source
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/494—Connecting portions
- H01L2224/4943—Connecting portions the connecting portions being staggered
- H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
- H01L2924/30111—Impedance matching
Landscapes
- Amplifiers (AREA)
Description
そこで、ソース電極と接地間のインダクタンス成分を低減し、利得特性を改善する方法の一つとして、ゲートパッド、ドレインパッドの面積を小さくして、ソースパッドとの物理的な干渉をなくし、ソース電極からソースパッドへの引き出し線を短く、かつ、ソースパッドを小さくすることで、ソース電極からの引き出し線、パッド自身の有するインダクタンス成分を減らす半導体装置があった(例えば、特許文献1参照)。
図1は、この発明の参考例1による半導体増幅器の構成図である。
図2は、この発明の参考例1による半導体増幅器を横から見た状態を示す説明図である。
図3は、この発明の参考例1による半導体増幅器の入力整合回路部分の斜視図である。
また、これらドレイン電極1〜ドレインパッド8は、GaAs等からなる半絶縁性基板(半導体基板)9上に形成され、トランジスタチップ(半導体トランジスタ)10を構成している。
参考例2の半導体増幅器は、基本的な構成は参考例1と同様であるが、信号線路とヴィアホール21および地導体で構成されるGrounded Coplanar(グランデッドコプレーナ)構造部の特性インピーダンスを、以後に接続されるマイクロストリップ線路の特性インピーダンスZcの4倍にしたことを特徴としている。
図示例は、トランジスタチップ10として4個のトランジスタセルを用いた場合であり、入力整合回路基板17とトランジスタチップ10との接続部位を拡大したものを示している。
図面右側の点線で囲まれた部分はグランデッドコプレーナ構造部の拡大部分を示しており、この拡大部分に示すように、信号線路とヴィアホール21、地導体(金属キャリア13)で構成されるグランデッドコプレーナ構造部の特性インピーダンスを、以後に接続されるマイクロストリップ線路の特性インピーダンスZcの4倍としている。尚、拡大部分は断面図であり、Gはグランド、Sは信号線路を示している。
参考例3は、トランジスタチップ10から入力整合回路基板17または出力整合回路基板18へボンディングされるワイヤについて、信号線とGND線を近接させて打つことを特徴とする半導体増幅器である。
この図5は、入力整合回路基板17とトランジスタチップ10の接続部位を拡大したものを示している。
図示のように、参考例3の半導体増幅器は、ゲートパッド6と入力整合回路電極パターン19とを接続するワイヤ15(信号線)と、ソースパッド4とヴィアホール21とを接続するためのワイヤ14(GND線)とが近接するよう配置している。これ以外の構成は、参考例1と同様である。
参考例4は、4個のトランジスタセルを有する半導体トランジスタにおける各セルを電気的に分離するようにしたものである。
図6は、参考例4による半導体増幅器を示す構成図である。
本参考例4のトランジスタ(半導体トランジスタ)10は、ドレイン電極1とソース電極2を櫛状に交互に対向配置させた櫛形トランジスタである。また、ソース電極2は、エアブリッジ3と呼ばれる空中配線を介してソースパッド4に接続されている。
図7は、この発明の参考例5による半導体増幅器の構成図である。
図8は、図7のA−A’線断面図である。
参考例5では、入力整合回路基板17は2層の多層基板となっており、基板上面から基板下面へ第2層、第1層、第0層としている。第1層と第0層はヴィアホール21aで接続され、第1層は接地面である第0層と電気的に接続されることで接地面を形成している。その他のトランジスタチップ10の構成およびトランジスタチップ10と入力整合回路基板17および出力整合回路基板18とを接続する構成は、参考例1と同様であるため、対応する部分に同一符号を付してその説明を省略する。
図9は、この発明の実施の形態6による半導体増幅器の構成図である。
実施の形態6の半導体増幅器は、入力整合回路基板17に多層基板を用い、この多層基板の最上位層(ワイヤボンディングされる基板表面層)の下層に接地面22を形成する。そして、トランジスタチップ10を接続する側の基板端部において、最上位層と接地面22を形成する層にオフセットを設ける。即ち、基板端部の接地面22を露出させる。更に、この接地面22に電極部を形成し、この電極部とソースパッド4とをワイヤボンディングで接続してトランジスタのソース接地をとることを特徴とするものである。
図示例では、2層の整合回路基板であり、最上位層の下層に接地面22を形成しているものである。トランジスタチップ10(図示省略)を接続する側の基板端部にオフセットを設け、接地面22を形成する電極部を形成し、この電極部からソースパッド4へワイヤボンディングされる。また、最上位層に形成される信号線は、シグナル電極と接続される。尚、この場合、シグナル電極としては、入力整合回路11に多層基板を用いた場合はゲート電極が該当する。また、出力整合回路12に多層基板を用いた場合は、シグナル電極はドレイン電極が該当する。
それ以外の図中にある記号の定義は参考例1と同様である。
図11は、この発明の実施の形態7による半導体増幅器の構成図である。
実施の形態7の半導体増幅器は、入力整合回路基板17に多層基板を用い、この多層基板の最上位層(ワイヤボンディングされる基板表面層)の下層に接地面を形成し、トランジスタを接続する側の基板端部において最上位層と上記の接地面を形成する層に、ワイヤボンディングする箇所だけオフセットを設けて接地面22となる電極部を形成し、この電極部とソースパッド4とをワイヤボンディングで接続してトランジスタのソース接地をとることを特徴とするものである。
図示のように、ワイヤ14が接続される電極部分のみ、接地面22を形成している。これ以外の構成は実施の形態6の図10で示す構成と同様である。
また、参考例4で示したトランジスタチップ10を用いて、入力整合回路11および出力整合回路12の両方に多層基板を用いた上記参考例5、実施の形態6及び実施の形態7で示したインダクタンス成分の低減手法を適用してもよい。この場合、接地を確保する端子が2倍になるため、更にインダクタンス成分を小さくでき、更なる利得特性の改善の効果がある。
図13は、この発明の実施の形態8による半導体増幅器の構成図である。
実施の形態8の半導体増幅器は、入力整合回路基板17において、接地を確保するヴィアホールパターン近傍のトランジスタチップ10側に、各トランジスタセルのゲートパッド6同士を並列に接続する抵抗回路を設けたものである。本実施の形態ではシート抵抗23を設けている。
図14は、シート抵抗23設置部分の拡大図である。
図14に示すように、シート抵抗23と入力整合回路電極パターン19とが電気的に接続される(矢印Aで示す)ことにより、各トランジスタセルのゲートが並列に接続されることになる。これ以外の構成は、参考例1と同様であるため、対応する部分に同一符号を付してその説明を省略する。
図示のように、トランジスタチップ10のゲートはワイヤ15を介してシート抵抗23からなる抵抗回路に接続され、各トランジスタセルのゲートが並列に接続されている。尚、図中の伝送線路24は、図13における入力整合回路電極パターン19のヴィアホールパターンが位置するトランジスタチップ10側の部分、伝送線路25は、それより外側の図面横方向に連続している部分、伝送線路26は、出力整合回路電極パターン20におけるワイヤ16の接続部分に対応している。
尚、上記のシート抵抗23と同様の構成を出力整合回路基板18側に設け、ドレインパッド8同士を並列に接続するようにしてもよい。
図16は、この発明の実施の形態9による半導体増幅器の構成図である。
実施の形態9の半導体増幅器は、入力整合回路基板17に設けるソース接地を確保するヴィアホールパターン近傍の信号線路内に、トランジスタセルのゲート端子同士を並列に接続するための抵抗回路を設けたものである。本実施の形態では、抵抗回路としてシート抵抗27を設けている。
図17は、シート抵抗27設置部分の拡大図である。
図18は、実施の形態9の半導体増幅器の電気的な等価回路である。
図17に示すように、シート抵抗27は、入力整合回路電極パターン19におけるヴィアホールパターン19aの外側に設けられ、それぞれの伝送線路24(図16では、隣り合うヴィアホールパターン19aとシート抵抗27の間に位置するワイヤ15が接続された入力整合回路電極パターン19の部分に相当する)を接続し(矢印Bで示す)、トランジスタチップ10のゲートを並列接続している。それ以外の構成は参考例1と同様であるため、対応する部分に同一符号を付してその説明を省略する。
尚、上記のシート抵抗27と同様の構成を出力整合回路基板18側に設け、ドレインパッド8同士を並列に接続するようにしてもよい。
図19は、この発明の実施の形態10による半導体増幅器の構成図である。
実施の形態10の半導体増幅器は、入力整合回路基板17に多層基板を用い、トランジスタチップ10のソースパッド4からワイヤボンディングされるヴィアホール21が形成される整合回路の最上位層(ワイヤボンディングされる基板表面層)の下層に抵抗回路をシート抵抗で実現し、この抵抗回路が、トランジスタチップ10との接続端部近傍に設けられたヴィアホール21bを介してトランジスタセルのゲートパッド6同士を並列に接続することを特徴とする半導体増幅器である。
また、図21は、図20の矢印方向から見た各層の構成図である。
図示例の整合回路は3層構成であり、最上位層を第3層とし、基板底面の接地面を第0層としている。ここで、図中の多層基板は、第2層に接地面をヴィアホール21によって第0層と接続することで構成し、第1層にはシート抵抗で実装された抵抗体28を設けている。また、第1層は最上位層の第3層のシグナル線(ワイヤ15)と、トランジスタチップ10の接続端部近傍に設けられたヴィアホール21bで接続され、このヴィアホール21bを介して、ゲート端子同士あるいはドレイン端子同士の少なくともいずれか一方を並列に接続する。
これ以外の各構成は、参考例1と同様であるため、対応する部分に同一符号を付してその説明を省略する。
図22は、この発明の参考例11による半導体増幅器の構成図である。
図23は、図22におけるA−A’線断面図である。
尚、図23中、Gとあるのはゲートパッドとの接続部、Sとあるのはソースパッドとの接続部を示している。
図24は、参考例12による半導体増幅器の構成図である。
図25は、参考例12による半導体増幅器を横から見た状態を示す説明図である。
図26は、参考例13による半導体増幅器の構成図である。
図27は、参考例13による半導体増幅器を横から見た状態を示す説明図である。
Claims (3)
- 1個以上のトランジスタセルを有する半導体トランジスタを用いた半導体増幅器において、
入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方の、前記半導体トランジスタとの接続端部の近傍に、一端が接地されたヴィアホールを設け、
前記半導体トランジスタのソースパッドから前記ヴィアホールの他端にワイヤボンディングをすることで電気的に接続し、前記半導体トランジスタのソース接地をとり、
半導体トランジスタは、複数のトランジスタセルを有し、
入力整合回路基板または出力整合回路基板に設けるソース接地を確保するヴィアホールパターンの前記半導体トランジスタ側に抵抗回路を設け、当該抵抗回路を介して前記トランジスタセルのゲート端子同士あるいはドレイン端子同士の少なくともいずれか一方を並列に接続することを特徴とする半導体増幅器。 - 1個以上のトランジスタセルを有する半導体トランジスタを用いた半導体増幅器において、
入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方の、前記半導体トランジスタとの接続端部の近傍に、一端が接地されたヴィアホールを設け、
前記半導体トランジスタのソースパッドから前記ヴィアホールの他端にワイヤボンディングをすることで電気的に接続し、前記半導体トランジスタのソース接地をとり、
半導体トランジスタは、複数のトランジスタセルを有し、
入力整合回路基板または出力整合回路基板に設けるソース接地を確保する部位の近傍の信号線路内に、前記トランジスタセルのゲート端子同士あるいはドレイン端子同士の少なくとも一方を並列に接続する抵抗回路を設けることを特徴とする半導体増幅器。 - 1個以上のトランジスタセルを有する半導体トランジスタを用いた半導体増幅器において、
入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方の、前記半導体トランジスタとの接続端部の近傍に、一端が接地されたヴィアホールを設け、
前記半導体トランジスタのソースパッドから前記ヴィアホールの他端にワイヤボンディングをすることで電気的に接続し、前記半導体トランジスタのソース接地をとり、
半導体トランジスタは、複数のトランジスタセルを有し、
入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方に多層基板を用いて構成し、
ソースパッドからワイヤボンディングされる該多層基板の中間層において、前記半導体トランジスタとの接続端部の近傍に抵抗回路を設け、
前記抵抗回路により、前記接続端部近傍に設けられたヴィアホールを介して、トランジスタセルのゲート端子同士あるいはドレイン端子同士の少なくともいずれか一方を並列に接続することを特徴とする半導体増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005118577A JP4579040B2 (ja) | 2005-01-06 | 2005-04-15 | 半導体増幅器 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006550561 | 2005-01-06 | ||
JP2005118577A JP4579040B2 (ja) | 2005-01-06 | 2005-04-15 | 半導体増幅器 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010090476A Division JP2010183100A (ja) | 2005-01-06 | 2010-04-09 | 半導体増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007103391A JP2007103391A (ja) | 2007-04-19 |
JP4579040B2 true JP4579040B2 (ja) | 2010-11-10 |
Family
ID=38030090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005118577A Expired - Fee Related JP4579040B2 (ja) | 2005-01-06 | 2005-04-15 | 半導体増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4579040B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5181424B2 (ja) * | 2006-03-28 | 2013-04-10 | 富士通株式会社 | 高出力増幅器 |
CN116388706B (zh) * | 2022-12-13 | 2023-10-20 | 无锡前诺德半导体有限公司 | 半导体器件 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07226489A (ja) * | 1994-02-15 | 1995-08-22 | Toshiba Corp | マイクロ波半導体装置 |
JPH10233404A (ja) * | 1997-02-21 | 1998-09-02 | Mitsubishi Electric Corp | 半導体装置 |
JP2002190540A (ja) * | 2000-12-20 | 2002-07-05 | Kyocera Corp | 半導体素子収納用パッケージ |
JP2006019798A (ja) * | 2004-06-30 | 2006-01-19 | New Japan Radio Co Ltd | マイクロ波回路 |
-
2005
- 2005-04-15 JP JP2005118577A patent/JP4579040B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07226489A (ja) * | 1994-02-15 | 1995-08-22 | Toshiba Corp | マイクロ波半導体装置 |
JPH10233404A (ja) * | 1997-02-21 | 1998-09-02 | Mitsubishi Electric Corp | 半導体装置 |
JP2002190540A (ja) * | 2000-12-20 | 2002-07-05 | Kyocera Corp | 半導体素子収納用パッケージ |
JP2006019798A (ja) * | 2004-06-30 | 2006-01-19 | New Japan Radio Co Ltd | マイクロ波回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2007103391A (ja) | 2007-04-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2721093B2 (ja) | 半導体装置 | |
US6812575B2 (en) | Semiconductor device | |
US7247937B2 (en) | Mounting pad structure for wire-bonding type lead frame packages | |
US5883407A (en) | Semiconductor device | |
JP2005183770A (ja) | 高周波用半導体装置 | |
JP2002141463A (ja) | 半導体モジュール | |
JP3443408B2 (ja) | 配線基板及びそれを用いた半導体装置 | |
JP3708082B2 (ja) | 電力半導体装置 | |
JP2003521127A (ja) | 多重アース信号路ldmos電力用パッケージ | |
JP2003163310A (ja) | 高周波半導体装置 | |
JP4579040B2 (ja) | 半導体増幅器 | |
JP2010183100A (ja) | 半導体増幅器 | |
US9837386B2 (en) | Power device and preparation method thereof | |
JPWO2020170650A1 (ja) | 半導体モジュール、パワー半導体モジュールおよびそれらいずれかを用いたパワーエレクトロニクス機器 | |
JP2016006870A (ja) | 半導体装置 | |
JP2000021926A (ja) | 半導体装置 | |
US7042053B2 (en) | Semiconductor device with polymer insulation of some electrodes | |
CN114762115A (zh) | 半导体器件 | |
WO2006072984A1 (ja) | 半導体増幅器 | |
US20230268343A1 (en) | Semiconductor device | |
US20230163085A1 (en) | Semiconductor device | |
JPS6255721B2 (ja) | ||
JP2006186053A (ja) | 積層型半導体装置 | |
JP4164013B2 (ja) | 半導体装置 | |
JP2023006531A (ja) | 半導体装置およびパッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071009 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080220 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080723 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100209 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100409 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100601 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100716 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100817 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100825 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4579040 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |