JPWO2020170650A1 - 半導体モジュール、パワー半導体モジュールおよびそれらいずれかを用いたパワーエレクトロニクス機器 - Google Patents

半導体モジュール、パワー半導体モジュールおよびそれらいずれかを用いたパワーエレクトロニクス機器 Download PDF

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Abstract

半導体モジュール（１００）は、第１から第３の配線パターン（１１４，１１５，１１６）を有する放熱基板（１０１）、第１の配線パターン（１１４）上の第１の金属プレート（１０２）、第２の配線パターン（１１５）上の第２の金属プレート（１０３）、第１の金属プレート（１０２）上の第１の半導体チップ（１０９）と第１の中継基板（１１１）、第２の金属プレート（１０３）上の第２の半導体チップ（１１０）と第２の中継基板（１１２）を有する。第１の中継基板（１１１）上の第１の金属膜（１２１）と第１の半導体チップ（１０９）および第２の金属プレート（１０３）とが電気的に接続され、第２の中継基板（１１２）上の第２の金属膜（１２２）と第２の半導体チップ（１１０）および第３の配線パターン（１１６）とが電気的に接続される。

Description

本発明は、パワーエレクトロニクス用途の半導体モジュールおよびそれを用いたパワーエレクトロニクス機器に関するものである。
近年、パワーエレクトロニクス分野で利用されているパワー半導体トランジスタについて、従来のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の半導体トランジスタに置き換わり、例えば窒化ガリウム（以下ＧａＮ）等の小型で高速スイッチングが可能な半導体トランジスタが注目されつつある。このような半導体トランジスタのチップや、その半導体トランジスタを駆動するための駆動回路を有するチップ等を一体化した半導体モジュールにおいては、放熱改善や高周波特性改善が要求されている。
従来のパワーエレクトロニクス用途の半導体モジュールの構成は、図７に示すように、絶縁性の基板１上に第１の配線パターン２、第２の配線パターン３、および第３の配線パターン４の３つのパワー配線パターンを有し、第１の配線パターン２上には、ローサイド（以下ＬＳ）用の第１の半導体チップＱ１が実装され、第２の配線パターン３上には、ハイサイド（以下ＨＳ）用の第２の半導体チップＱ２が実装される。そして、図９のハーフブリッジ回路の出力（以下ＨＢ出力）をなす第１の半導体チップＱ１と第２の半導体チップＱ２との電気的な接続については、第１の半導体チップＱ１から第２の半導体チップＱ２までのワイヤ配線５にて行われている構成が広く利用されている（例えば、特許文献１参照）。なお、本明細書では、「電気的な接続」を単に「接続」とも表現する。
一方で、ワイヤ溶断を抑制する半導体パッケージとしては、図８に示すように、導電性プレート６上に半導体チップ７、導電性プレート８，９、および中継基板１０，１１が実装される。そして、中継基板１０によって、ワイヤ１２およびワイヤ１３の中継を行い、中継基板１１によって、ワイヤ１４およびワイヤ１５の中継を行う方法が開示されている（例えば、特許文献２参照）。
米国特許第９６４０４７１号明細書 特開２０１７−５９６５０号公報
しかしながら、従来の半導体モジュールの構成は、絶縁性の基板１上にある第１の配線パターン２の上に第１の半導体チップＱ１を配置し、第２の配線パターン３の上に第２の半導体チップＱ２を配置しているため、従来の半導体モジュールの構成を小型のＧａＮトランジスタに適用し、半導体チップをハイパワーでかつ高速動作（例えば、１３．５６ＭＨｚ以上）をさせるには、半導体チップの熱拡散が不十分で放熱特性が満たないという課題を有している。またさらに、従来の構成は、ハーフブリッジ回路の第１の半導体チップＱ１と第２の半導体チップＱ２との電気的な接続を第１の半導体チップＱ１から第２の半導体チップＱ２までの長いワイヤ配線５で行っているため、寄生インダクタが大きく高周波特性が満たせないという課題も有している。
そこで、本発明の目的は、半導体チップの面積を大きくすることなく、より高放熱で、かつ、より良好な高周波特性を確保できる半導体モジュール、パワー半導体モジュールおよびそれらを用いたパワーエレクトロニクス機器を提供することである。
上記目的を達成するために、本発明における半導体モジュールの一形態は、上面に導体層からなる少なくとも第１の配線パターンと第２の配線パターンと第３の配線パターンとを有する絶縁性の放熱基板と、前記第１の配線パターン上に接着された第１の金属プレートと、前記第２の配線パターン上に接着された第２の金属プレートと、前記第１の金属プレートの上に接着された、第１の半導体チップと第１の中継基板と、前記第２の金属プレートの上に接着された、第２の半導体チップと第２の中継基板と、を有し、前記第１の中継基板の上面には前記第１の金属プレートと電気的に絶縁された第１の金属膜が形成され、前記第２の中継基板の上面には前記第２の金属プレートと電気的に絶縁された第２の金属膜が形成され、前記第１の半導体チップの少なくとも１つの第１のドレイン電極パッドと前記第１の中継基板の上面に形成された前記第１の金属膜とが、複数の第１のワイヤで電気接続され、前記第２の半導体チップの少なくとも１つの第２のドレイン電極パッドと前記第２の中継基板の上面に形成された前記第２の金属膜とが、複数の第２のワイヤで電気接続され、前記第１の金属膜と前記第２の金属プレートとが複数の第３のワイヤを介して電気的に接続され、前記第２の金属膜と前記第３の配線パターンとが複数の第４のワイヤを介して電気的に接続され、ハーフブリッジ回路を構成している。
また、上記目的を達成するために、本発明におけるパワー半導体モジュールの一形態は、上記半導体モジュールと、前記放熱基板の下面に接着される冷却用のヒートシンクとを備える。
また、上記目的を達成するために、本発明におけるパワーエレクトロニクス機器の一形態は、上記パワー半導体モジュールを用いている。
本発明により、半導体チップの面積を大きくすることなく、より高放熱で、かつ、ワイヤ短縮化に伴う寄生インダクタの低減により、より良好な高周波特性を確保できる半導体モジュール、パワー半導体モジュールおよびそれらいずれかを用いたパワーエレクトロニクス機器が実現される。
図１Ａは、本発明の実施形態１における半導体モジュールの側面図である。 図１Ｂは、本発明の実施形態１における半導体モジュールの上面図である。 図２は、本発明の実施形態２における半導体モジュールの上面図である。 図３Ａは、本発明の実施形態３における半導体モジュールの側面図である。 図３Ｂは、本発明の実施形態３における半導体モジュールの上面図である。 図４は、本発明の実施形態４における半導体モジュールの上面図である。 図５は、本発明の実施形態５における半導体モジュールの上面図である。 図６は、本発明の実施形態６におけるパワー半導体モジュールの側面図である。 図７は、従来の半導体モジュールの側面図である。 図８は、他の従来の半導体モジュールの側面図である。 図９は、ハーフブリッジ回路の一般例を示す図である。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。ただし、実施形態１から実施形態６において、同一の構成要素には、同一の符号を付し、重複する説明は省略する。
図９は、ハーフブリッジ回路の一般例を示す図であり、本発明の実施形態１、実施形態２、実施形態３および図７に示す従来の半導体モジュールは、本回路を構成している。
（実施形態１）
図１Ａは、本発明の実施形態１における半導体モジュール１００の側面図である。図１Ｂは、本発明の実施形態１における半導体モジュール１００の上面図である。
図１Ａおよび図１Ｂを参照して、本発明の実施形態１における半導体モジュール１００は、放熱基板１０１、第１の金属プレート１０２、第２の金属プレート１０３、第３の金属プレート１０４、第４の金属プレート１０５、第５の金属プレート１０６、第６の金属プレート１０７、および第７の金属プレート１０８を有する。また、半導体モジュール１００は、第１の半導体チップ１０９、第２の半導体チップ１１０、第１の中継基板１１１、および第２の中継基板１１２を有する。
実施形態１では、放熱基板１０１を用いている。放熱基板１０１は、絶縁性の基板本体１１３を有する。基板本体１１３の材料は、特に限定はしないが放熱性の関係から、ＡｌＮ（窒化アルミ）、ＳｉＮ（窒化ケイ素）、ＢｅＯ（ベリリウムオキサイド）等が用いられる。
また、放熱基板１０１は、上面に導体層からなる第１の配線パターン１１４、第２の配線パターン１１５、第３の配線パターン１１６、ＬＳゲート配線パターン１１７、ＨＳゲート配線パターン１１８、ＬＳセンス配線パターン１１９、およびＨＳセンス配線パターン１２０を有する。具体的には、基板本体１１３上には、パワー系の配線パターンとして第１の配線パターン１１４、第２の配線パターン１１５、および第３の配線パターン１１６が接着され、駆動用の配線パターンとしてＬＳゲート配線パターン１１７、ＨＳゲート配線パターン１１８、ＬＳセンス配線パターン１１９、およびＨＳセンス配線パターン１２０が接着されている。
第１の配線パターン１１４上には、第１の金属プレート１０２が接着され、第１の金属プレート１０２上には、第１の半導体チップ１０９と第１の中継基板１１１とが接着されている。同様に、第２の配線パターン１１５上には、第２の金属プレート１０３が接着され、第２の金属プレート１０３上には、第２の半導体チップ１１０と第２の中継基板１１２とが接着されている。第３の配線パターン１１６上には、第３の金属プレート１０４が接着される。
第１の中継基板１１１の上面には、第１の金属プレート１０２と電気的に絶縁された第１の金属膜１２１が形成され、第１の中継基板１１１の下面にも金属膜が形成されている。同様に、第２の中継基板１１２の上面には、第２の金属プレート１０３と電気的に絶縁された第２の金属膜１２２が形成され、第２の中継基板１１２の下面にも金属膜が形成されている。
第１の半導体チップ１０９の上面に形成される１つの第１のドレイン電極パッド１２３と第１の金属膜１２１とが、複数の第１のワイヤ１２４で電気接続され、第２の半導体チップ１１０の上面に形成される１つの第２のドレイン電極パッド１２５と第２の金属膜１２２とが、複数の第２のワイヤ１２６で電気接続される。なお、第１の半導体チップ１０９の上面に複数の第１のドレイン電極パッドが形成され、複数の第１のドレイン電極パッドと第１の金属膜１２１とが、複数の第１のワイヤ１２４で電気接続されてもよい。また、第２の半導体チップ１１０の上面に複数の第２のドレイン電極パッドが形成され、複数の第２のドレイン電極パッドと第２の金属膜１２２とが、複数の第２のワイヤ１２６で電気接続されてもよい。
第１の金属膜１２１と第２の金属プレート１０３とが、複数の第３のワイヤ１２７を介して電気的に接続され、第２の金属膜１２２と第３の配線パターン１１６とが、複数の第４のワイヤ１２８および第３の金属プレート１０４を介して電気的に接続される。複数の第４のワイヤ１２８は、第２の金属膜１２２および第３の金属プレート１０４に接続される。
第１の半導体チップ１０９の上面に形成される１つの第１のソース電極パッド１２９と第１の金属プレート１０２とが、複数の第１３のワイヤ１３０で電気接続され、第２の半導体チップ１１０の上面に形成される１つの第２のソース電極パッド１３１と第２の金属プレート１０３とが、複数の第１４のワイヤ１３２で電気接続される。なお、第１の半導体チップ１０９の上面に複数の第１のソース電極パッドが形成され、複数の第１のソース電極パッドと第１の金属プレート１０２とが、複数の第１３のワイヤ１３０で電気接続されてもよい。また、第２の半導体チップ１１０の上面に複数の第２のソース電極パッドが形成され、複数の第２のソース電極パッドと第２の金属プレート１０３とが、複数の第１４のワイヤ１３２で電気接続されてもよい。
半導体モジュール１００は、上記構成によって、図９に示すハーフブリッジ回路のパワー電源（以下Ｐｏｗ．ＶＤＤ）からパワーグランド（以下Ｐｏｗ．ＧＮＤ）までのパワーラインを構成している。
さらに、半導体モジュール１００は、第１の金属プレート１０２の上に接着された第３の中継基板１３３（図１Ｂにおいて第３の金属膜１３５（後述）と重なるように設けられる）、および第２の金属プレート１０３の上に接着された第４の中継基板１３４（図１Ｂにおいて第４の金属膜１３６（後述）と重なるように設けられる）を有する。
第３の中継基板１３３の上面には、第１の金属プレート１０２と電気的に絶縁された第３の金属膜１３５が形成され、第３の中継基板１３３の下面にも金属膜が形成されている。また、第４の中継基板１３４の上面には、第２の金属プレート１０３と電気的に絶縁された第４の金属膜１３６が形成され、第４の中継基板１３４の下面にも金属膜が形成されている。
第１の半導体チップ１０９の上面に形成される１つの第１のゲート電極パッド１３７と第３の金属膜１３５とが、複数の第５のワイヤ１３８で電気接続され、第２の半導体チップ１１０の上面に形成される１つの第２のゲート電極パッド１３９と第４の金属膜１３６とが、複数の第６のワイヤ１４０で電気接続される。なお、第１の半導体チップ１０９の１つの第１のゲート電極パッド１３７と第３の金属膜１３５とは、少なくとも１本以上の第５のワイヤ１３８で電気接続されればよい。また、第２の半導体チップ１１０の１つの第２のゲート電極パッド１３９と第４の金属膜１３６とは、少なくとも１本以上の第６のワイヤ１４０で電気接続されればよい。また、第１の半導体チップ１０９の上面に複数の第１のゲート電極パッドが形成され、複数の第１のゲート電極パッドと第３の金属膜１３５とが、少なくとも１本以上の第５のワイヤ１３８で電気接続されてもよい。また、第２の半導体チップ１１０の上面に複数の第２のゲート電極パッドが形成され、複数の第２のゲート電極パッドと第４の金属膜１３６とが、少なくとも１本以上の第６のワイヤ１４０で電気接続されてもよい。
第３の金属膜１３５と第４の金属プレート１０５とが、複数の第７のワイヤ１４１で電気接続され、第４の金属膜１３６と第５の金属プレート１０６とが、複数の第８のワイヤ１４２で電気接続される。なお、第３の金属膜１３５と第４の金属プレート１０５とは、少なくとも１本以上の第７のワイヤ１４１で電気接続されればよい。また、第４の金属膜１３６と第５の金属プレート１０６とは、少なくとも１本以上の第８のワイヤ１４２で電気接続されればよい。
第４の金属プレート１０５が、放熱基板１０１上面のＬＳゲート配線パターン１１７へ接続され、第５の金属プレート１０６が、放熱基板１０１上面のＨＳゲート配線パターン１１８へ接続される。
このようにして、第１の半導体チップ１０９の第１のゲート電極パッド１３７から接続されている複数の第５のワイヤ１３８は、第３の金属膜１３５、第７のワイヤ１４１、および第４の金属プレート１０５を介して、放熱基板１０１上面のＬＳゲート配線パターン１１７へ電気的に接続される。また、第２の半導体チップ１１０の第２のゲート電極パッド１３９から接続されている複数の第６のワイヤ１４０は、第４の金属膜１３６、第８のワイヤ１４２、および第５の金属プレート１０６を介して、放熱基板１０１上面のＨＳゲート配線パターン１１８へ電気的に接続される。
半導体モジュール１００は、上記構成によって、図９に示すハーフブリッジ回路のＬＳとＨＳのゲート制御ラインを構成している。
第４の金属プレート１０５は、電気的に接続される第１の半導体チップ１０９の第１のゲート電極パッド１３７からみて、第１の金属プレート１０２の端が最短距離である方向（図１Ｂの矢印Ｘ方向）に配置される。さらに第５の金属プレート１０６は、電気的に接続される第２の半導体チップ１１０の第２のゲート電極パッド１３９からみて、第２の金属プレート１０３の端が最短距離である方向（図１Ｂの矢印Ｘ方向）に配置される。このように配置することで、ゲート制御ラインの寄生インダクタンスが大幅に低減可能となる。
さらに、半導体モジュール１００は、第１の金属プレート１０２の上に接着された第５の中継基板１４３（図１Ｂにおいて第５の金属膜１４５（後述）と重なるように設けられる）と、第２の金属プレート１０３の上に接着された第６の中継基板１４４（図１Ｂにおいて第６の金属膜１４６（後述）と重なるように設けられる）とを有する。
第５の中継基板１４３の上面には、第１の金属プレート１０２と電気的に絶縁された第５の金属膜１４５が形成され、第５の中継基板１４３の下面にも金属膜が形成されている。また、第６の中継基板１４４の上面には、第２の金属プレート１０３と電気的に絶縁された第６の金属膜１４６が形成され、第６の中継基板１４４の下面にも金属膜が形成されている。
第１の半導体チップ１０９の上面に形成される１つの第１のソース電極パッド１２９と第５の金属膜１４５とが、１本の第９のワイヤ１４７で電気接続され、第２の半導体チップ１１０の上面に形成される１つの第２のソース電極パッド１３１と第６の金属膜１４６とが、１本の第１０のワイヤ１４８で電気接続される。なお、第１の半導体チップ１０９の１つの第１のソース電極パッド１２９と第５の金属膜１４５とは、少なくとも１本以上の第９のワイヤ１４７で電気接続されればよい。また、第２の半導体チップ１１０の１つの第２のソース電極パッド１３１と第６の金属膜１４６とは、少なくとも１本以上の第１０のワイヤ１４８で電気接続されればよい。また、第１の半導体チップ１０９の上面に複数の第１のソース電極パッドが形成され、複数の第１のソース電極パッドと第５の金属膜１４５とが、少なくとも１本以上の第９のワイヤ１４７で電気接続されてもよい。また、第２の半導体チップ１１０の上面に複数の第２のソース電極パッドが形成され、複数の第２のソース電極パッドと第６の金属膜１４６とが、少なくとも１本以上の第１０のワイヤ１４８で電気接続されてもよい。
第５の金属膜１４５と第６の金属プレート１０７とが、複数の第１１のワイヤ１４９で電気接続され、第６の金属膜１４６と第７の金属プレート１０８とが、複数の第１２のワイヤ１５０で電気接続される。なお、第５の金属膜１４５と第６の金属プレート１０７とは、少なくとも１本以上の第１１のワイヤ１４９で電気接続されればよい。また、第６の金属膜１４６と第７の金属プレート１０８とは、少なくとも１本以上の第１２のワイヤ１５０で電気接続されればよい。
第６の金属プレート１０７が、放熱基板１０１上面のＬＳセンス配線パターン１１９へ接続され、第７の金属プレート１０８が、放熱基板１０１上面のＨＳセンス配線パターン１２０へ接続される。
このようにして、第１の半導体チップ１０９の第１のソース電極パッド１２９から接続されている１本の第９のワイヤ１４７は、第５の金属膜１４５、第１１のワイヤ１４９、および第６の金属プレート１０７を介して、放熱基板１０１上面のＬＳセンス配線パターン１１９へ電気的に接続される。また、第２の半導体チップ１１０の第２のソース電極パッド１３１から接続されている１本の第１０のワイヤ１４８は、第６の金属膜１４６、第１２のワイヤ１５０、および第７の金属プレート１０８を介して、放熱基板１０１上面のＨＳセンス配線パターン１２０へ電気的に接続される。
半導体モジュール１００は、上記構成によって、図９に示すハーフブリッジ回路のＬＳとＨＳのセンスラインを構成している。
第６の金属プレート１０７は、電気的に接続される第１の半導体チップ１０９の第１のソース電極パッド１２９からみて、第１の金属プレート１０２の端が最短距離である方向（図１Ｂの矢印Ｘ方向）に配置される。さらに、第７の金属プレート１０８は、電気的に接続される第２の半導体チップ１１０の第２のソース電極パッド１３１からみて、第２の金属プレート１０３の端が最短距離である方向（図１Ｂの矢印Ｘ方向）に配置される。このようにすることで、センスラインの寄生インダクタンスが大幅に低減可能となる。
なお、図面上は、必要最小限の配線パターンで記載しているが、半導体モジュールとしては同一端子名で複数の端子が存在していてもよい。
以上のように、実施形態１における半導体モジュール１００は、上面に導体層からなる第１の配線パターン１１４と第２の配線パターン１１５と第３の配線パターン１１６とを有する絶縁性の放熱基板１０１と、第１の配線パターン１１４上に接着された第１の金属プレート１０２と、第２の配線パターン１１５上に接着された第２の金属プレート１０３と、第１の金属プレート１０２の上に接着された、第１の半導体チップ１０９と第１の中継基板１１１と、第２の金属プレート１０３の上に接着された、第２の半導体チップ１１０と第２の中継基板１１２と、を有し、第１の中継基板１１１の上面には第１の金属プレート１０２と電気的に絶縁された第１の金属膜１２１が形成され、第２の中継基板１１２の上面には第２の金属プレート１０３と電気的に絶縁された第２の金属膜１２２が形成され、第１の半導体チップ１０９の１つの第１のドレイン電極パッド１２３と第１の中継基板１１１の上面に形成された第１の金属膜１２１とが、複数の第１のワイヤ１２４で電気接続され、第２の半導体チップ１１０の１つの第２のドレイン電極パッド１２５と第２の中継基板１１２の上面に形成された第２の金属膜１２２とが、複数の第２のワイヤ１２６で電気接続され、第１の金属膜１２１と第２の金属プレート１０３とが複数の第３のワイヤ１２７を介して電気的に接続され、第２の金属膜１２２と第３の配線パターン１１６とが複数の第４のワイヤ１２８を介して電気的に接続され、ハーフブリッジ回路を構成している。
これによって、放熱特性を改善するために、放熱基板１０１上面にある第１の配線パターン１１４と第１の半導体チップ１０９との接続間に、厚手の放熱用金属プレートである第１の金属プレート１０２が挿入され、同様に、第２の配線パターン１１５と第２の半導体チップ１１０との接続間に、第２の金属プレート１０３が挿入される。したがって、第１の半導体チップ１０９および第２の半導体チップ１１０の面積を大きくすることなく、第１の半導体チップ１０９および第２の半導体チップ１１０から発生する熱を拡散でき、効率良く放熱できる。また、第１の中継基板１１１および第２の中継基板１１２を設けることによって、第１のワイヤ１２４、第２のワイヤ１２６、第３のワイヤ１２７、および第４のワイヤ１２８の長さを短くできる。したがって、寄生インダクタンスを小さくでき、良好な高周波特性を確保できる。
効率的な熱拡散をするためには、放熱仕様に応じた第１の金属プレート１０２の厚み（Ｔ１）と第２の金属プレート１０３の厚み（Ｔ２）とに対して、実装しているチップの端から下面方向へ４５°以上の熱拡散が必要となる。そのため、第１の半導体チップ１０９の端から第１の金属プレート１０２の端までの最短距離（Ｌ１）と第１の金属プレート１０２の厚み（Ｔ１）との関係が、Ｌ１＞Ｔ１の関係にあり、第２の半導体チップ１１０の端から第２の金属プレート１０３の端までの最短距離（Ｌ２）と第２の金属プレートの厚み（Ｔ２）との関係が、Ｌ２＞Ｔ２の関係にあることが好ましい。
また、もう一つの放熱改善手法としては、放熱用の第１の金属プレート１０２と第１の配線パターン１１４との接着、および第１の金属プレート１０２と第１の半導体チップ１０９等（第１の金属プレート１０２に接着される部品）との接着は、放熱性の良いはんだ材料のＡｕＳｎ（金錫）を用いることが望ましく、製造フローの統一化を図るために同層の接着は同一はんだ材料がよい。第２の金属プレート１０３と第２の配線パターン１１５との接着、および第２の金属プレート１０３と第２の半導体チップ１１０等（第２の金属プレート１０３に接着される部品）との接着についても、同様である。
さらに、高周波特性を改善するためには、ハーフブリッジ回路のパワーラインに付加されるインダクタ成分と容量成分の低減が必要である。
寄生のインダクタ成分を低減するためには、ワイヤを並列接続することやワイヤを短くすることが重要である。本発明における実施形態１では、放熱用の第１の金属プレート１０２上に第１の中継基板１１１、第３の中継基板１３３、および第５の中継基板１４３を設け、第２の金属プレート１０３上に第２の中継基板１１２、第４の中継基板１３４、および第６の中継基板１４４を設けることによって、第１から第１２のワイヤ１２４，１２６，１２７，１２８，１３８，１４０，１４１，１４２，１４７，１４８，１４９，１５０の短縮化を行っている。
中継基板のワイヤの伸張方向における幅は、極力ワイヤを短くするために、第１の金属プレート１０２の厚み（Ｔ１）よりも、平面視での第１のワイヤ１２４および第３のワイヤ１２７の伸張方向（図１Ｂの矢印Ｙ方向）における第１の中継基板１１１の最大幅（Ｌ３）の方を大きくし、第２の金属プレート１０３の厚み（Ｔ２）よりも、平面視での第２のワイヤ１２６および第４のワイヤ１２８の伸張方向（図１Ｂの矢印Ｙ方向）における第２の中継基板１１２の最大幅（Ｌ４）の方を大きくして、第１の半導体チップ１０９と第１の中継基板１１１とを近づけ、第２の半導体チップ１１０と第２の中継基板１１２とを近づけることが望ましい。
また更なるワイヤ短縮化としては、第２の中継基板１１２の上面に形成された第２の金属膜１２２から放熱基板１０１上面の第３の配線パターン１１６への接続が打ち下ろしになることによる第４のワイヤ１２８の長さ増加を避けるために、第３の配線パターン１１６上の第３の金属プレート１０４を用いていることに特徴がある。このようにすることで、ワイヤボンディングの始点と終点とがほぼ同一の高さになり、第４のワイヤ１２８の高低差を低減できる。具体的な第３の金属プレート１０４の高さは、第２の金属プレート１０３の厚み（Ｔ２）よりも高く、第２の金属プレート１０３の厚み（Ｔ２）と第２の中継基板１１２の２倍の厚みとの総和よりも低くすればよい。
ワイヤ高低差の低減には、第１の半導体チップ１０９の厚みと、第１の中継基板１１１および第１の金属膜１２１の厚みの和とが等しく、第２の半導体チップ１１０の厚みと、第２の中継基板１１２および第２の金属膜１２２の厚みの和とが等しいことが望ましい。但し、第１の半導体チップ１０９および第２の半導体チップ１１０の実質的な厚みは、最大でも数１００μｍで十分小さいことから、第１の中継基板１１１の上の第１の金属膜１２１から第２の金属プレート１０３への接続を行う第３のワイヤ１２７は、直接接続してもかまわない。
また、第１の半導体チップ１０９および第２の半導体チップ１１０のボンディングパッドは、第１の中継基板１１１および第２の中継基板１１２に比べると単位面積当たりの寄生容量が大きくなるため、面積を大きく取らない設計を行う。一方で、第１の中継基板１１１および第２の中継基板１１２は、第１の半導体チップ１０９および第２の半導体チップ１１０よりも寄生容量が低いために面積が大きく取れる。そのために、ワイヤの本数に関しては、第１のワイヤ１２４の本数よりも第３のワイヤ１２７の本数を多く、第２のワイヤ１２６の本数よりも第４のワイヤ１２８の本数を多くすることが好ましい。そのようにすることで、寄生インダクタを減らすことができる。
また、パワーラインに付加される容量成分の低減には、半導体チップ内部の寄生容量（例えばＣｏｓｓ等）を減らすために極力サイズが小さい半導体チップを用いることが望ましい。そのためには、第１の半導体チップ１０９のチャネル（図示せず）が第１の半導体チップ１０９の基板（図示せず）と平行に延在し、第２の半導体チップ１１０のチャネル（図示せず）が第２の半導体チップ１１０の基板（図示せず）と平行に延在する、横型デバイスを用いたチップが、Ｃｏｓｓが小さくなる理由により好ましい。ここで、第１の半導体チップ１０９のチャネルとは、第１のゲート電極パッド１３７に電圧を加えたときに、第１の半導体チップ１０９の基板に形成される電流の通路のことをいう。また、第２の半導体チップ１１０のチャネルとは、第２のゲート電極パッド１３９に電圧を加えたときに、第２の半導体チップ１１０の基板に形成される電流の通路のことをいう。特に、横型デバイスとしては高周波特性に優れ、チップサイズが小さいＧａＮトランジスタが好ましい。ＧａＮトランジスタにおいては、導電性のＳｉ基板を用いた場合にスイッチング速度を高めるためにＳｉ基板をソース電位にする。従って、本構成のモジュール構造が適している。
さらには第１の中継基板１１１の上層から下層に生成される寄生容量が第１の半導体チップ１０９の寄生容量よりも小さく、第２の中継基板１１２の上層から下層に生成される寄生容量が第２の半導体チップ１１０の寄生容量よりも小さいことが望ましく、そうするためには以下の関係を満たす必要がある。
第１の中継基板１１１を構成する絶縁体の誘電率εｉ１は、第１の半導体チップ１０９の基板の誘電率εｓ１より低く、第２の中継基板１１２を構成する絶縁体の誘電率εｉ２は、第２の半導体チップ１１０の基板の誘電率εｓ２より低く、第１の中継基板１１１の厚みをｄｉ１、第２の中継基板１１２の厚みをｄｉ２、第１の半導体チップ１０９の厚みをｄｓ１、第２の半導体チップ１１０の厚みをｄｓ２とした場合に、
εｉ１／ｄｉ１＜εｓ１／ｄｓ１、
かつ、
εｉ２／ｄｉ２＜εｓ２／ｄｓ２
となる。
第１の半導体チップ１０９および第２の半導体チップ１１０の各電極パッドから、ＬＳゲート配線パターン１１７、ＨＳゲート配線パターン１１８、ＬＳセンス配線パターン１１９、ＨＳセンス配線パターン１２０への電気的な接続関係は、上述したパワーラインと同一の発明思想のため説明は省略する。
なお、第１から第１２のワイヤ１２４，１２６，１２７，１２８，１３８，１４０，１４１，１４２，１４７，１４８，１４９，１５０の材料は抵抗が低い金であることで、パワー損失が減らせる。また、全てのワイヤを金にすることで、パープルプレイグ等の信頼性な問題の発生を抑制することも可能である。
また、同様の信頼性の理由で、第１の半導体チップ１０９の第１のドレイン電極パッド１２３、第１のゲート電極パッド１３７、第１のソース電極パッド１２９、第２の半導体チップ１１０の第２のドレイン電極パッド１２５、第２のゲート電極パッド１３９、および第２のソース電極パッド１３１の上面の材料が金であることが好ましい。
さらに、同様の信頼性の理由で、第１から第７の金属プレート１０２，１０３，１０４，１０５，１０６，１０７，１０８の上面の材料と、第１から第６の金属膜１２１，１２２，１３５，１３６，１４５，１４６の上面の材料とが、金であることが好ましい。
（実施形態２）
図２は、本発明の実施形態２における半導体モジュール２００の上面図である。
図２を参照して、実施形態１における半導体モジュール１００との主な相違点は、実施形態１における第１の半導体チップ１０９および第２の半導体チップ１１０の各々の半導体チップを２つ以上使用している点である。実施形態２は、実施形態１における第１の半導体チップ１０９および第２の半導体チップ１１０の各々の半導体チップを２つ以上使用した場合の実施形態を示している。なお、図２は、実施形態１における第１の半導体チップ１０９および第２の半導体チップ１１０の各々を２つとして図示している。
また、図２上の第１の半導体チップ１０９の第１のゲート電極パッド１３７および第２の半導体チップ１１０の第１のゲート電極パッド１３９については、同一チップ内配線パターン上のゲート電極パッドを両サイドに設けたほうが複数チップ間の結線がしやすいため、第１の半導体チップ１０９および第２の半導体チップ１１０に追加のゲート電極パッドを設け、追加のゲート電極パッドの符号末尾にＸを用いる。
更に、実施形態１における第１の半導体チップ１０９および第２の半導体チップ１１０の各々が２つとなる場合の一方に対する他方の対応する部分には、符号末尾にＡを用いる。
第１の金属プレート１０２上には、第１の半導体チップ１０９と第１の半導体チップ１０９−Ａと第１の中継基板１１１とが接着されている。同様に、第２の金属プレート１０３上には、第２の半導体チップ１１０と第２の半導体チップ１１０−Ａと第２の中継基板１１２とが接着されている。
第１の半導体チップ１０９−Ａの第１のドレイン電極パッド１２３−Ａと第１の金属膜１２１とは、第１のワイヤ１２４−Ａを介して接続される。
同様に、第２の半導体チップ１１０−Ａの第２のドレイン電極パッド１２５−Ａと第２の金属膜１２２とは、第２のワイヤ１２６−Ａを介して接続される。
第１の半導体チップ１０９−Ａの第１のソース電極パッド１２９−Ａと第１の金属プレート１０２とは、ワイヤ１３０−Ａを介して接続される。
同様に、第２の半導体チップ１１０−Ａの第２のソース電極パッド１３１−Ａと第１の金属プレート１０３とは、ワイヤ１３２−Ａを介して接続される。
第１の半導体チップ１０９の両サイドにあるゲート電極パッドのうちの片方のゲート電極パッド１３７−Ｘと第１の半導体チップ１０９−Ａの両サイドにあるゲート電極パッドのうちの片方のゲート電極パッド１３７−Ａとは、ワイヤ１３８−Ａを介して接続される。
同様に、第２の半導体チップ１１０の両サイドにあるゲート電極パッドのうちの片方のゲート電極パッド１３９−Ｘと第２の半導体チップ１１０−Ａの両サイドにあるゲート電極パッドのうちの片方のゲート電極パッド１３９−Ａとは、ワイヤ１４０−Ａを介して接続される。
第１の半導体チップ１０９のソース電極パッド１２９と第１の半導体チップ１０９−Ａのソース電極パッド１２９−Ａとは、ワイヤ１４７−Ａを介して接続される。
同様に、第２の半導体チップ１１０のソース電極パッド１３１と第２の半導体チップ１１０−Ａのソース電極パッド１３１−Ａとは、ワイヤ１４８−Ａを介して接続される。
その他の構造は、図１Ａおよび図１Ｂと同様の構成であるため説明を省略する。実施形態２では、実施形態１の第１の半導体チップ１０９および第２の半導体チップ１１０の各々の半導体チップを２つ以上の使用をすることで、より小面積の半導体チップでの高放熱化が実現可能となる。
なお、より効率的な放熱を行うためには、第１の半導体チップ１０９と第１の半導体チップ１０９−Ａとのチップ間最短距離をＬ１の２倍の距離を確保し、第２の半導体チップ１１０と第２の半導体チップ１１０−Ａとのチップ間最短距離をＬ２の２倍の距離を確保する必要がある。
（実施形態３）
図３Ａは、本発明の実施形態３における半導体モジュール３００の側面図である。図３Ｂは、本発明の実施形態３における半導体モジュール３００の上面図である。
図３Ａおよび図３Ｂを参照して、実施形態１における半導体モジュール１００との相違点は、第１の半導体チップ１０９および第２の半導体チップ１１０の各々の電極パッドから、ＬＳゲート配線パターン１１７、ＨＳゲート配線パターン１１８、ＬＳセンス配線パターン１１９、およびＨＳセンス配線パターン１２０への電気的な接続で、中継基板（金属膜）を介していないことである。具体的には、半導体モジュール３００は、半導体モジュール１００における第３から第６の中継基板１３３，１３４，１４３，１４４を有しておらず、第５のワイヤ２０１は、第１のゲート電極パッド１３７と第４の金属プレート１０５とに接続され、第６のワイヤ２０２は、第２のゲート電極パッド１３９と第５の金属プレート１０６とに接続される。また、第９のワイヤ２０３は、第１のソース電極パッド１２９と第６の金属プレート１０７とに接続され、第１０のワイヤ２０４は、第２のソース電極パッド１３１と第７の金属プレート１０８とに接続される。ハーフブリッジ回路の高周波特性改善では、パワー系のラインよりもゲートやセンスの配線ラインの対策は、優先順位が低い。そのための実施例として実施形態３を掲載している。
（実施形態４）
図４は、本発明の実施形態４における半導体モジュール４００の上面図である。
図４を参照して、基本構成は、図１Ａ，Ｂのハーフブリッジ回路構成を同一の基板本体上に二組ならべた構成となっている。具体的には、半導体モジュール４００は、半導体モジュール１００の放熱基板１０１よりも大きい放熱基板３０１を有しており、放熱基板３０１の基板本体３０２上に、実施形態１のハーフブリッジ回路構成を折り返し対称に配置したような構成を有する。但し、パワーラインの電源と繋がる第３の配線パターンと、パワーラインのグランドと繋がる第１の配線パターンとは、共通で扱う必要があるため、単一扱いの図面としている。具体的には、半導体モジュール４００は、二組のハーフブリッジ回路において、共通で使用される単一の第１の配線パターン３０３および単一の第３の配線パターン３０４を有する。
なお、フルブリッジ回路構成については、実施形態１のハーフブリッジ回路構成の対応する部分の符号末尾にａを用いることによって、詳細な説明を省略する。
（実施形態５）
図５は、本発明の実施形態５における半導体モジュール５００の上面図である。
図５を参照して、基本構成は、図４のフルブリッジ回路構成に駆動回路を付加した構成となっており、第１の半導体チップ１０９、第２の半導体チップ１１０、第１の半導体チップ１０９ａ、第２の半導体チップ１１０ａ、の各々のゲートとソース（センス）間に駆動回路４０１，４０２，４０１ａ，４０２ａが設けられ、各駆動回路４０１，４０２，４０１ａ，４０２ａには個別の電源配線が設けられた構成となっている。具体的には、半導体モジュール５００は、半導体モジュール４００の放熱基板３０１よりも大きい放熱基板４０３を有しており、放熱基板４０３の基板本体４０４上に、実施形態４のフルブリッジ回路構成、および駆動回路４０１，４０２，４０１ａ，４０２ａが配置される。駆動回路４０１は、ＬＳゲート配線パターン１１７、ＬＳセンス配線パターン４０５、ＬＳ駆動回路電源配線パターン４０６、およびＬＳ駆動信号入力配線パターン４０７に接続される。駆動回路４０２は、ＨＳゲート配線パターン１１８、ＨＳセンス配線パターン４０８、ＨＳ駆動回路電源配線パターン４０９、およびＨＳ駆動信号入力配線パターン４１０に接続される。駆動回路４０１ａについては、ＬＳゲート配線パターン１１７、ＬＳセンス配線パターン４０５、ＬＳ駆動回路電源配線パターン４０６、およびＬＳ駆動信号入力配線パターン４０７と折り返し対称に配置される配線パターンに接続されるので、対応する部分の符号末尾にａを用いることによって、詳細な説明を省略する。駆動回路４０２ａについては、ＨＳゲート配線パターン１１８、ＨＳセンス配線パターン４０８、ＨＳ駆動回路電源配線パターン４０９、およびＨＳ駆動信号入力配線パターン４１０と折り返し対称に配置される配線パターンに接続されるので、対応する部分の符号末尾にａを用いることによって、詳細な説明を省略する。ここで言う駆動回路とは、入力信号を十分にゲートドライブできるように変換するドライバ回路部とドライバ回路出力の波形整形を行う回路と、これらを動作させるための電源端子と電源のノイズを除去するためのバイパスコンデンサを含む回路もしくは、これらの一部が集積化された回路である。なお、本図面はフルブリッジ回路構成で記載しているが、ハーフブリッジ回路構成で駆動回路を付加した構成も本発明の実施の形態に属する。
（実施形態６）
図６は、本発明の実施形態６におけるパワー半導体モジュール６００の側面図である。
図６を参照して、パワー半導体モジュール６００は、半導体モジュール１００と、放熱基板１０１の下面に接着される冷却用ヒートシンク５０１とを有する。このように、半導体モジュール１００を用いて、パワー半導体モジュール６００として実施することができる。なお、図２から図５に示す半導体モジュール２００，３００，４００，５００を用いても、同様に、パワー半導体モジュールとして実施することができる。
また、本発明の図１Ａから図５に示す半導体モジュール１００，２００，３００，４００，５００や、図６に示すパワー半導体モジュール６００が利用されるパワーエレクトロニクス機器としては、半導体製造装置やＣＯ２レーザ装置等に組込まれる高周波電源等がある。
上述した実施形態では、半導体モジュール１００，２００，３００，４００，５００が、第３から第７の金属プレート１０４，１０５，１０６，１０７，１０８を有する場合について説明したが、これに限定されない。半導体モジュールは、第３から第７の金属プレートを有していなくてもよい。
本発明にかかるパワーエレクトロニクスの半導体モジュールおよびこれを用いたパワーエレクトロニクス機器は、高放熱化と良好な高周波特性改善を可能とし、利用分野におけるハイパワー化や高速動作に貢献し、需要の拡大が見込まれる。パワーエレクトロニクス機器の一例としては、半導体製造装置やＣＯ２レーザ装置等に組込まれる高周波電源等がある。
１００，２００，３００，４００，５００ 半導体モジュール
１０１，３０１，４０３ 放熱基板
１０２ 第１の金属プレート
１０３ 第２の金属プレート
１０４ 第３の金属プレート
１０５ 第４の金属プレート
１０６ 第５の金属プレート
１０７ 第６の金属プレート
１０８ 第７の金属プレート
１０９，１０９−Ａ，１０９ａ 第１の半導体チップ
１１０，１１０−Ａ，１１０ａ 第２の半導体チップ
１１１ 第１の中継基板
１１２ 第２の中継基板
１１４，３０３ 第１の配線パターン
１１５ 第２の配線パターン
１１６，３０４ 第３の配線パターン
１１７ ＬＳゲート配線パターン
１１８ ＨＳゲート配線パターン
１１９，４０５ ＬＳセンス配線パターン
１２０，４０８ ＨＳセンス配線パターン
１２１ 第１の金属膜
１２２ 第２の金属膜
１２３ 第１のドレイン電極パッド
１２４ 第１のワイヤ
１２５ 第２のドレイン電極パッド
１２６ 第２のワイヤ
１２７ 第３のワイヤ
１２８ 第４のワイヤ
１２９ 第１のソース電極パッド
１３１ 第２のソース電極パッド
１３３ 第３の中継基板
１３４ 第４の中継基板
１３５ 第３の金属膜
１３６ 第４の金属膜
１３７，１３７−Ｘ 第１のゲート電極パッド
１３８，２０１ 第５のワイヤ
１３９，１３９−Ｘ 第２のゲート電極パッド
１４０，２０２ 第６のワイヤ
１４１ 第７のワイヤ
１４２ 第８のワイヤ
１４３ 第５の中継基板
１４４ 第６の中継基板
１４５ 第５の金属膜
１４６ 第６の金属膜
１４７，２０３ 第９のワイヤ
１４８，２０４ 第１０のワイヤ
１４９ 第１１のワイヤ
１５０ 第１２のワイヤ
４０１，４０２，４０１ａ，４０２ａ 駆動回路
４０６ ＬＳ駆動回路電源配線パターン
４０７ ＬＳ駆動信号入力配線パターン
４０９ ＨＳ駆動回路電源配線パターン
４１０ ＨＳ駆動信号入力配線パターン
５０１ 冷却用ヒートシンク
６００ パワー半導体モジュール

Claims (25)

  1. 上面に導体層からなる少なくとも第１の配線パターンと第２の配線パターンと第３の配線パターンとを有する絶縁性の放熱基板と、
    前記第１の配線パターン上に接着された第１の金属プレートと、
    前記第２の配線パターン上に接着された第２の金属プレートと、
    前記第１の金属プレートの上に接着された、第１の半導体チップと第１の中継基板と、
    前記第２の金属プレートの上に接着された、第２の半導体チップと第２の中継基板と、を有し、
    前記第１の中継基板の上面には前記第１の金属プレートと電気的に絶縁された第１の金属膜が形成され、
    前記第２の中継基板の上面には前記第２の金属プレートと電気的に絶縁された第２の金属膜が形成され、
    前記第１の半導体チップの少なくとも１つの第１のドレイン電極パッドと前記第１の中継基板の上面に形成された前記第１の金属膜とが、複数の第１のワイヤで接続され、
    前記第２の半導体チップの少なくとも１つの第２のドレイン電極パッドと前記第２の中継基板の上面に形成された前記第２の金属膜とが、複数の第２のワイヤで接続され、
    前記第１の金属膜と前記第２の金属プレートとが複数の第３のワイヤを介して接続され、
    前記第２の金属膜と前記第３の配線パターンとが複数の第４のワイヤを介して接続され、
    ハーフブリッジ回路を構成している、半導体モジュール。
  2. 前記第１の中継基板を構成する絶縁体の誘電率εｉ１は、前記第１の半導体チップの基板の誘電率εｓ１より低く、
    前記第２の中継基板を構成する絶縁体の誘電率εｉ２は、前記第２の半導体チップの基板の誘電率εｓ２より低く、
    前記第１の中継基板の厚みをｄｉ１、前記第２の中継基板の厚みをｄｉ２、前記第１の半導体チップの厚みをｄｓ１、前記第２の半導体チップの厚みをｄｓ２とした場合に、
    （εｉ１／ｄｉ１）＜（εｓ１／ｄｓ１）、
    かつ、
    （εｉ２／ｄｉ２）＜（εｓ２／ｄｓ２）
    の関係を満たす、請求項１に記載の半導体モジュール。
  3. 前記第３の配線パターンの上に接着された第３の金属プレートを有し、複数の前記第４のワイヤが前記第３の金属プレートに接続されている、請求項１または２に記載の半導体モジュール。
  4. 前記第３の金属プレートの高さは、前記第２の金属プレートの厚みＴ２よりも高く、前記第２の金属プレートの厚みＴ２と前記第２の中継基板の２倍の厚みとの総和よりも低い、請求項３に記載の半導体モジュール。
  5. 前記第１の半導体チップの端から前記第１の金属プレートの端までの最短距離Ｌ１と前記第１の金属プレートの厚みＴ１との関係が、Ｌ１＞Ｔ１の関係にあり、
    前記第２の半導体チップの端から前記第２の金属プレートの端までの最短距離Ｌ２と前記第２の金属プレートの厚みＴ２との関係が、Ｌ２＞Ｔ２の関係にある、請求項１から４のいずれかに記載の半導体モジュール。
  6. 前記第１の金属プレートの厚みＴ１が、平面視での前記第１のワイヤ、および前記第３のワイヤの伸張方向における前記第１の中継基板の最大幅Ｌ３よりも薄く、
    前記第２の金属プレートの厚みＴ２が、平面視での前記第２のワイヤ、および前記第４のワイヤの伸張方向における前記第２の中継基板の最大幅Ｌ４よりも薄い、請求項５に記載の半導体モジュール。
  7. 前記第１の半導体チップのチャネルは前記第１の半導体チップの基板と平行方向に延在し、
    前記第２の半導体チップのチャネルは前記第２の半導体チップの基板と平行方向に延在する、請求項１から６のいずれかに記載の半導体モジュール。
  8. 前記第１の半導体チップおよび、前記第２の半導体チップは、ＧａＮトランジスタを含んでいる、請求項７に記載の半導体モジュール。
  9. 前記第１のワイヤの本数よりも前記第３のワイヤの本数が多く、
    前記第２のワイヤの本数よりも前記第４のワイヤの本数が多い、請求項１から８のいずれかに記載の半導体モジュール。
  10. 前記第１の金属プレートに接着されている部品と、前記第２の金属プレートに接着されている部品とは、全て同じはんだ材で接着されている、請求項１から９のいずれかに記載の半導体モジュール。
  11. 前記はんだ材はＡｕＳｎである、請求項１０に記載の半導体モジュール。
  12. 前記第１の配線パターンと前記第１の金属プレートとの接着と、
    前記第２の配線パターンと前記第２の金属プレートとの接着とが、いずれもＡｕＳｎはんだ材でおこなわれている、請求項１から１１のいずれかに記載の半導体モジュール。
  13. 前記第１の半導体チップの第１のゲート電極パッドから接続されている少なくとも１本以上の第５のワイヤが、電気的に第４の金属プレートを介して前記放熱基板上面の導体層からなる前記ハーフブリッジ回路のローサイドゲート配線パターンへ接続され、
    前記第２の半導体チップの第２のゲート電極パッドから接続されている少なくとも１本以上の第６のワイヤが、電気的に第５の金属プレートを介して前記放熱基板上面の導体層からなる前記ハーフブリッジ回路のハイサイドゲート配線パターンへ接続される、請求項１から１２のいずれかに記載の半導体モジュール。
  14. 前記第１の金属プレートの上に接着された、第３の中継基板と、
    前記第２の金属プレートの上に接着された、第４の中継基板と、を有し、
    前記第３の中継基板の上面には前記第１の金属プレートと電気的に絶縁された第３の金属膜が形成され、
    前記第４の中継基板の上面には前記第２の金属プレートと電気的に絶縁された第４の金属膜が形成され、
    前記第１のゲート電極パッドと前記第３の中継基板の上面に形成された前記第３の金属膜とが、少なくとも１本以上の前記第５のワイヤで電気接続され、
    前記第２のゲート電極パッドと前記第４の中継基板の上面に形成された前記第４の金属膜とが、少なくとも１本以上の前記第６のワイヤで電気接続され、
    前記第３の中継基板の上面に形成された前記第３の金属膜と前記第４の金属プレートとが、少なくとも１本以上の第７のワイヤで電気接続され、
    前記第４の中継基板の上面に形成された前記第４の金属膜と前記第５の金属プレートとが、少なくとも１本以上の第８のワイヤで電気接続され、
    前記第４の金属プレートが、前記放熱基板上面の前記ローサイドゲート配線パターンへ接続され、
    前記第５の金属プレートが、前記放熱基板上面の前記ハイサイドゲート配線パターンへ接続される、請求項１３に記載の半導体モジュール。
  15. 前記第４の金属プレートが、電気的に接続される前記第１の半導体チップの前記第１のゲート電極パッドからみて、前記第１の金属プレートの端が最短距離である方向に配置され、
    前記第５の金属プレートが、電気的に接続される前記第２の半導体チップの前記第２のゲート電極パッドからみて、前記第２の金属プレートの端が最短距離である方向に配置される、請求項１３または１４に記載の半導体モジュール。
  16. 前記第１の半導体チップの第１のソース電極パッドから接続されている少なくとも１本以上の第９のワイヤが、電気的に第６の金属プレートを介して前記放熱基板上面の導体層からなるローサイドセンス配線パターンへ接続され、
    前記第２の半導体チップの第２のソース電極パッドから接続されている少なくとも１本以上の第１０のワイヤが、電気的に第７の金属プレートを介して前記放熱基板上面の導体層からなるハイサイドセンス配線パターンへ接続される、請求項１から１５のいずれかに記載の半導体モジュール。
  17. 前記第１の金属プレートの上に接着された、第５の中継基板と、
    前記第２の金属プレートの上に接着された、第６の中継基板と、を有し、
    前記第５の中継基板の上面には前記第１の金属プレートと電気的に絶縁された第５の金属膜が形成され、
    前記第６の中継基板の上面には前記第２の金属プレートと電気的に絶縁された第６の金属膜が形成され、
    前記第１の半導体チップの少なくとも１つの前記第１のソース電極パッドと前記第５の中継基板の上面に形成された前記第５の金属膜とが、少なくとも１本以上の前記第９のワイヤで電気接続され、
    前記第２の半導体チップの少なくとも１つの前記第２のソース電極パッドと前記第６の中継基板の上面に形成された前記第６の金属膜とが、少なくとも１本以上の前記第１０のワイヤで電気接続され、
    前記第５の中継基板の上面に形成された前記第５の金属膜と前記第６の金属プレートとが、少なくとも１本以上の第１１のワイヤで電気接続され、
    前記第６の中継基板の上面に形成された前記第６の金属膜と前記第７の金属プレートとが、少なくとも１本以上の第１２のワイヤで電気接続され、
    前記第６の金属プレートが、前記放熱基板上面の前記ローサイドセンス配線パターンへ接続され、
    前記第７の金属プレートが、前記放熱基板上面の前記ハイサイドセンス配線パターンへ接続される、請求項１６に記載の半導体モジュール。
  18. 前記第６の金属プレートが、電気的に接続される前記第１の半導体チップの前記第１のソース電極パッドからみて、前記第１の金属プレートの端が最短距離である方向に配置され、
    前記第７の金属プレートが、電気的に接続される前記第２の半導体チップの前記第２のソース電極パッドからみて、前記第２の金属プレートの端が最短距離である方向に配置される、請求項１６または１７に記載の半導体モジュール。
  19. 全ての前記ワイヤの材料が金である、請求項１から１８のいずれかに記載の半導体モジュール。
  20. 前記第１のドレイン電極パッドと前記第１の半導体チップの第１のゲート電極パッドと前記第１の半導体チップの第１のソース電極パッドと前記第２のドレイン電極パッドと前記第２の半導体チップの第２のゲート電極パッドと前記第２の半導体チップの第２のソース電極パッドの上面の材料が金である、請求項１から１９のいずれかに記載の半導体モジュール。
  21. 前記第１および第２の金属プレートの上面の材料と、前記第１および第２の金属膜の上面の材料とが、金である、請求項１から２０のいずれかに記載の半導体モジュール。
  22. 前記放熱基板上に、２組の前記ハーフブリッジ回路を用いたフルブリッジ回路を構成している、請求項１から２１のいずれかに記載の半導体モジュール。
  23. 前記ハーフブリッジ回路における２つのゲート駆動回路が、前記放熱基板上に集積化されている、請求項１から２２のいずれかに記載の半導体モジュール。
  24. 請求項１から２３のいずれかに記載の半導体モジュールと、前記放熱基板の下面に接着される冷却用のヒートシンクとを備える、パワー半導体モジュール。
  25. 請求項１から２３のいずれかに記載の半導体モジュール、もしくは請求項２４に記載のパワー半導体モジュールのいずれかを用いた、パワーエレクトロニクス機器。
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