WO2012144070A1 - 半導体装置 - Google Patents

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WO2012144070A1
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semiconductor element
sealing resin
electrode pattern
semiconductor device
resin
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寺井　護
平松　星紀
達雄 太田
生田　裕也
西村　隆
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三菱電機株式会社
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Definitions

  • the present invention relates to a mounting structure of a semiconductor device, particularly a semiconductor device that operates at a high temperature.
  • Patent Document 1 proposes a method in which a dam material is used to surround the periphery of the semiconductor element and the inside thereof is partially resin-sealed.
  • Patent Document 2 proposes a method of providing a dam around the semiconductor element in order to prevent the resin covering the semiconductor element from flowing and spreading.
  • the semiconductor element becomes a wide band gap semiconductor element such as SiC, and operates at a higher temperature than before, or in response to this, the heat cycle test is performed.
  • the temperature becomes high, there is a problem that the reliability of the semiconductor device is remarkably deteriorated because the sealing resin is cracked or peeled off from the substrate.
  • the present invention has been made to solve the above problems, and even when the semiconductor element repeatedly operates at a high temperature and undergoes a heat cycle, the sealing resin is cracked or peeled off from the substrate.
  • An object is to obtain a highly reliable semiconductor device that is difficult to cause.
  • the present invention provides a semiconductor element substrate having a surface electrode pattern on one side of an insulating substrate and a back electrode pattern on the other side of the insulating substrate, and a surface electrode pattern on the opposite side of the insulating substrate.
  • a semiconductor device comprising a semiconductor element fixed through a bonding material and a sealing resin covering the semiconductor element and the semiconductor element substrate, the same potential as the potential of the surface electrode pattern at the position where the semiconductor element is bonded
  • An insulating terminal block formed of a conductor relay terminal and an insulating member that insulates the relay terminal and the surface electrode pattern is provided at the position of the surface electrode pattern to be used, and the wiring from the semiconductor element to the outside is relayed. It is designed to be pulled out through a terminal.
  • the semiconductor device according to the present invention is configured as described above, during high temperature operation, peeling between the sealing resin and the surface electrode pattern or the insulating substrate is unlikely to occur, and the sealing resin is unlikely to crack. Thus, a highly reliable semiconductor device that hardly causes malfunction due to high-temperature operation can be obtained.
  • FIG. 1 is a perspective view showing a basic structure of a semiconductor device according to a first embodiment of the present invention with a part removed.
  • FIG. It is a three-plane figure which shows the insulated terminal block of the semiconductor device by Embodiment 2 of this invention.
  • FIG. 10 is a perspective view showing a basic structure in which a plurality of modules of a semiconductor device according to Embodiment 5 of the present invention are arranged to form one semiconductor device, with a part of sealing resin and parts removed.
  • FIG. 1 is a cross-sectional view showing the basic structure of a semiconductor device according to the first embodiment of the present invention
  • FIG. 2 is a perspective view showing the case side plate, base plate, etc., with the sealing resin removed.
  • FIG. 1 is a cross-sectional view taken along a plane perpendicular to the semiconductor element substrate including the AA line of FIG.
  • the semiconductor elements 5 and 6 are fixed to the surface of the surface electrode pattern 2 of the semiconductor element substrate 4 having the surface electrode pattern 2 on the upper surface of the insulating substrate 1 and the back electrode pattern 3 on the back surface by a bonding material 7 such as solder. .
  • the semiconductor element 5 is a power semiconductor element such as a MOSFET that controls a large current
  • the semiconductor element 6 is, for example, a free-wheeling diode provided in parallel with the power semiconductor element 5.
  • the semiconductor element substrate 4 has the back electrode pattern 3 side fixed to the base plate 10 with a bonding material 70 such as solder.
  • the base plate 10 serves as a bottom plate, and the base plate 10 and the case side plate 11 form a case.
  • the first sealing resin 12 is injected into the mold and molded.
  • Each semiconductor element is connected to a wiring 13 for electrically connecting an electrode of each semiconductor element to the outside, and a wiring 15 is connected to a terminal 14. Electrical connection is made to the outside of the semiconductor device via the terminal 14.
  • a terminal block for relaying the wiring is provided on the surface electrode pattern 2.
  • the terminal block is the insulated terminal block 8 configured so that the relay terminal 82 to which the wiring is connected is insulated from the surface electrode pattern 2.
  • the insulated terminal block 8 includes at least a conductor serving as a relay terminal 82 for relaying wiring and an insulating member 81 for insulating the conductor from the surface electrode pattern 2.
  • the shape of the insulating terminal block 8 is not particularly limited as long as the surface electrode pattern 2 on the semiconductor element substrate 4 and the relay terminal 82 to which the wiring is connected are insulated. Further, the insulated terminal block 8 is provided at the position of the surface electrode pattern having the same potential as the potential of the surface electrode pattern at the position where the semiconductor element is bonded.
  • the conductor used as the relay terminal 82 only needs to satisfy necessary electrical characteristics, and for example, copper, aluminum, iron, or the like can be used.
  • an epoxy resin is used, but the material is not limited to this, and any resin having desired heat resistance and adhesiveness can be used.
  • a silicone resin, a urethane resin, a polyimide resin, a polyamide resin, a polyamideimide resin, an acrylic resin, or the like is preferably used.
  • a cured resin material in which ceramic powder is dispersed can be used for adjusting the heat resistance and the coefficient of thermal expansion.
  • the ceramic powder used is Al 2 O 3 , SiO 2 , AlN, BN, Si 3 N 4, etc., but is not limited to this, even if diamond, SiC, B 2 O 3 , etc. are used good.
  • the powder shape is often spherical, but is not limited thereto, and a crushed shape, a granular shape, a flake shape, an aggregate, or the like may be used.
  • the filling amount of the powder may be an amount that can provide the necessary fluidity, insulation, and adhesiveness.
  • a copper foil serving as the relay terminal 82 is formed on the surface of an insulating member 81 formed of an insulating material.
  • a fixing copper foil 83 for fixing to the surface electrode pattern 2 with solder or the like is formed on the surface of the insulating member 81 on the surface electrode pattern 2 side.
  • the insulating terminal block 8 may be fixed to the surface electrode pattern 2 by not an solder but an insulating adhesive. In this case, the fixing copper foil 83 is not necessarily provided.
  • the relay terminal 82 can also be provided by forming a pattern in an island shape on the insulating member 81 by etching. Each island becomes a separate relay terminal and a terminal that relays different wiring.
  • the present invention is effective not only in the first embodiment but also in other embodiments when applied to a semiconductor element operating at a high temperature of 150 ° C. or more as a power semiconductor element.
  • the present invention is more effective when applied to a so-called wide band gap semiconductor, which is formed of a material such as silicon carbide (SiC), gallium nitride (GaN) -based material, or diamond and has a larger band gap than silicon (Si).
  • SiC silicon carbide
  • GaN gallium nitride
  • Si silicon
  • FIG. 2 only two semiconductor elements are mounted on one molded semiconductor device.
  • the present invention is not limited to this, and a required number of semiconductor elements are mounted depending on the intended use. be able to.
  • the front electrode pattern 2, the back electrode pattern 3, the base plate 10 and the terminal 14 are usually made of copper, but are not limited to this, and aluminum or iron may be used, or a composite material of these may be used. good.
  • the surface is usually nickel-plated, but the present invention is not limited to this, and gold or tin-plating may be performed, as long as a necessary current and voltage can be supplied to the semiconductor element. Further, a composite material such as copper / invar / copper may be used, and an alloy such as SiCAl or CuMo may be used. Further, since the terminal 14 and the surface electrode pattern 2 are embedded in the first sealing resin 12, a minute unevenness may be provided on the surface in order to improve the adhesion with the resin, so that they are chemically bonded. An adhesion auxiliary layer may be provided with a silane coupling agent or the like.
  • the semiconductor element substrate 4 refers to a ceramic insulating substrate 1 such as Al 2 O 3 , SiO 2 , AlN, BN, and Si 3 N 4 provided with a surface electrode pattern 2 and a back electrode pattern 3 of copper or aluminum. .
  • the semiconductor element substrate 4 is required to have heat dissipation and insulating properties, and is not limited to the above, and the insulating substrate 1 such as a cured resin in which ceramic powder is dispersed or a cured resin in which a ceramic plate is embedded.
  • a surface electrode pattern 2 and a back electrode pattern 3 may be provided.
  • the ceramic powder used for the insulating substrate 1 is Al 2 O 3 , SiO 2 , AlN, BN, Si 3 N 4, etc., but is not limited to this, and diamond, SiC, B 2 O 3 , Etc. may be used. Further, resin powder such as silicone resin and acrylic resin may be used.
  • the powder shape is often spherical, but is not limited thereto, and a crushed shape, a granular shape, a flake shape, an aggregate, or the like may be used.
  • the filling amount of the powder is not limited as long as the necessary heat dissipation and insulation are obtained.
  • the resin used for the insulating substrate 1 is usually an epoxy resin, but is not limited to this, and a polyimide resin, a silicone resin, an acrylic resin, or the like may be used as long as the material has both insulating properties and adhesiveness. It doesn't matter.
  • the wiring 13 and the wiring 15 use a wire body (hereinafter referred to as a wire) having a circular cross section made of aluminum or gold.
  • a wire body hereinafter referred to as a wire
  • the present invention is not limited to this.
  • a copper plate having a rectangular cross section is formed into a strip shape. (Also referred to as a ribbon) may be used.
  • a necessary number can be provided depending on the current density of the semiconductor element.
  • the wiring 13 may be a structure in which metal pieces such as copper and tin may be joined by molten metal, as long as a necessary current and voltage can be supplied to the semiconductor element.
  • the wiring shape and the wiring diameter of the wiring 13 and the wiring 15 can be appropriately selected and used depending on the amount of current, the wiring length, and the electrode pad area. For example, when the amount of current is large or the wiring length is long, a wiring having a large diameter, for example, a wire or ribbon bond having a diameter of 400 ⁇ m can be used. Further, the area of the SiC semiconductor element is reduced in terms of cost, and the electrode pad area is often small. In this case, a thin wire, for example, a wire having a diameter of 150 ⁇ m can be used.
  • a conductive pattern corresponding to the surface electrode pattern of the present application is used as a die pad for fixing a semiconductor element and a second pad for relaying a wiring.
  • the die pad and the second pad are insulated, and the circuit board is exposed between the die pad and the second pad.
  • These circuit boards, conductive patterns, and semiconductor elements are sealed with a sealing resin, but there is a large difference in the coefficient of thermal expansion between the sealing resin material and the circuit board material. In the part where the circuit board is exposed, a crack may occur between the sealing resin and the circuit board or peeling may occur.
  • the surface electrode pattern 2 has the same potential at least in the portion where the semiconductor element is bonded and the portion where the insulated terminal block is fixed, and the insulated terminal block. Since the insulating substrate 1 is not exposed between the semiconductor element 5 and the semiconductor element 5, there is no possibility that the sealing resin 12 is cracked or peeled off at this portion, and dielectric breakdown hardly occurs. Therefore, a highly reliable semiconductor device can be provided.
  • FIG. 3A is a top view of the insulated terminal block 8
  • FIG. 3B is a side view
  • FIG. 3C is a bottom view.
  • a conductor as the relay terminal 82 is formed on the upper surface of the insulating member 81, and a fixing copper foil 83 is formed on the lower surface.
  • two relay terminals 82 are provided as island-shaped patterns, and each relay terminal 82 serves as a relay terminal for separate wiring.
  • a sheet-like member is formed by attaching a conductor to both surfaces of an insulating resin to be the insulating member 81, and a necessary pattern to be the relay terminal 82 is formed on the conductor on the sheet using photolithography. Then, it cuts out by desired size and it is set as the insulated terminal block 8.
  • a semi-cured epoxy sheet is used as an insulating resin, and a copper foil is laminated on both sides by press molding to produce a double-sided copper-clad sheet.
  • the thickness of the copper foil is not particularly limited as long as necessary electrical characteristics can be obtained, but preferably has a thickness of 1 to 2000 ⁇ m, more preferably 20 to 400 ⁇ m. If the copper foil is too thin, the copper foil may be broken at the joint between the copper foil and the wire at the time of wire bonding to join the wiring. If the copper foil is too thick, it takes a long time to etch the pattern of the relay terminal. Productivity decreases.
  • the thickness of the insulating member 81 is not particularly limited as long as necessary insulating characteristics can be obtained, but is preferably adjusted to 1 to 5000 ⁇ m, more preferably 50 to 2000 ⁇ m.
  • a general glass epoxy substrate can be used as the sheet-like member.
  • the pattern of the relay terminal 82 is formed by applying a photosensitive composition (photoresist) and leaving only a necessary portion of the conductor to be the relay terminal 82 by pattern exposure and development. If no pattern is required for the relay terminal, that is, if there is only one relay terminal, this step can be omitted.
  • a photosensitive composition photoresist
  • the cutout of the insulated terminal block can be performed using a general singulation method such as laser cutting or router processing.
  • the size of the insulating terminal block can be appropriately selected depending on the size of the semiconductor element substrate to be mounted. Further, in the case of wiring connection by wire bonding, the shape is also defined by constraints such as the wire diameter to be used and the wire bonder down position accuracy.
  • the dimensions of the insulated terminal block are, for example, dimensions of 5 mm in length, 25 mm in width, and 1 mm in height (total thickness of copper foil and resin).
  • an insulated terminal block As a method for manufacturing an insulated terminal block other than the above, for example, a copper foil can be bonded to one surface of an insulating resin, and a desired relay terminal pattern can be formed by etching to produce an insulated terminal block.
  • the method of fixing the insulated terminal block to the semiconductor element substrate is a method of fixing to an arbitrary position of the semiconductor element substrate with an insulating adhesive such as epoxy resin, and heating above the softening point of the insulating resin. Then, a method of pressing to an arbitrary position and then fixing by cooling is preferable.
  • the relay terminal is configured by a block of a conductive material, and the block of the conductive material is fixed to the surface electrode pattern using an insulating adhesive as an insulating member.
  • an insulating adhesive such as an epoxy resin is used to ensure insulation from the surface electrode pattern of the semiconductor element substrate.
  • the insulating member that insulates the relay terminal of the insulating terminal block from the surface electrode pattern has the same linear expansion coefficient as that of the first sealing resin. If the linear expansion coefficients of the insulating member and the first sealing resin are significantly different, peeling may occur at the interface between the insulating member and the first sealing resin when the semiconductor element is repeatedly operated, that is, when a heat cycle occurs. There is. For this reason, it is desirable that the difference between the linear expansion coefficient of the insulating member and the linear expansion coefficient of the first sealing resin is 15 ppm or less.
  • FIG. 4 is a cross-sectional view showing the basic structure of a semiconductor device according to the third embodiment of the present invention.
  • FIG. 5 is a basic structure of the semiconductor device according to the third embodiment of the present invention with the sealing resin, wiring, and terminals removed.
  • FIG. 4 and 5 the same reference numerals as those in FIGS. 1 and 2 denote the same or corresponding parts.
  • FIG. 4 is a cross-sectional view cut at a position corresponding to the position AA in FIG. 5 and includes a sealing resin, wiring, and terminals.
  • a resin partition wall 9 is provided so as to surround the periphery of the semiconductor element substrate 4.
  • the interior delimited by the partition wall 9 is covered with a first sealing resin 120.
  • the first sealing resin 120 and the outside of the partition wall 9 are covered with a second sealing resin 121.
  • a silicone resin is used for the partition wall 9, but the present invention is not limited to this, and a urethane resin, an acrylic resin, or the like can also be used.
  • ceramic powder such as Al 2 O 3 and SiO 2 can be added, but this is not restrictive, and AlN, BN, Si 3 N 4 , diamond, SiC, B 2 O 3 etc.
  • resin powder such as a silicone resin and an acrylic resin.
  • the powder shape is often spherical, but is not limited thereto, and a crushed shape, a granular shape, a flake shape, an aggregate, or the like may be used.
  • the filling amount of the powder may be an amount that can provide the necessary fluidity, insulation, and adhesiveness.
  • the elastic modulus of the partition wall 9 must be smaller than the elastic modulus of the first sealing resin 120.
  • the first sealing resin 120 and the semiconductor element substrate 4 around the semiconductor element thermally expand, and when the semiconductor element stops operating, thermal contraction occurs. That is, a heat cycle occurs.
  • the first sealing resin 120 is adjusted so as to have a linear expansion coefficient close to the linear expansion coefficient of the material (for example, copper) of the surface electrode pattern 2 and the back electrode pattern 3 among the materials of the semiconductor element substrate 4.
  • the linear expansion coefficient is different from that of the insulating substrate 1.
  • the portion of the semiconductor element substrate where the front electrode pattern 2 and the back electrode pattern 3 are not formed is in direct contact with the sealing resin and the insulating substrate.
  • the same reference numerals as those in FIGS. 1 and 4 denote the same or corresponding parts.
  • the surface of the copper plate wiring 130 may use nickel plating for rust prevention or may be subjected to chemical treatment such as a rust prevention agent.
  • corrugation may be provided in the surface and you may perform chemical treatments, such as a silane coupling agent.
  • a copper plate is used as the wiring is shown, but it can be electrically connected to the terminal 14 and can also be electrically connected to the semiconductor element 5 and the semiconductor element 6 to ensure a necessary current capacity. It goes without saying that a metal other than copper may be used as long as it can be used.
  • the height of the partition wall 9 is equal to or higher than the height of the semiconductor element 5 or the semiconductor element 6 so that the first sealing resin 120 covers the semiconductor element 5 or the semiconductor element 6, and the height of the case side plate 11 of the semiconductor device. It does not matter as long as it does not exceed the height. Further, a method is employed in which the semiconductor element is completely sealed using the surface tension of the first sealing resin 120 in a state in which the first sealing resin 120 is accumulated above the height of the partition wall 9. You can also. Further, the width of the partition wall 9 is preferably about 1 to 2 mm because the size of the insulating substrate 1 is often 100 mm ⁇ 100 mm or less, but is not limited to this, and the first sealing resin 120 is not limited thereto. Any width may be used as long as it is necessary for partitioning.
  • a silicone resin is used as the second sealing resin 121, but the present invention is not limited to this, and a urethane resin, an acrylic resin, or the like can also be used.
  • ceramic powder such as Al 2 O 3 and SiO 2 can be added, but this is not restrictive, and AlN, BN, Si 3 N 4 , diamond, SiC, B 2 O 3 etc.
  • resin powder such as a silicone resin and an acrylic resin.
  • the powder shape is often spherical, but is not limited thereto, and a crushed shape, a granular shape, a flake shape, an aggregate, or the like may be used.
  • the filling amount of the powder may be an amount that can provide the necessary fluidity, insulation, and adhesiveness.
  • the partition wall 9 is provided in the peripheral portion of the semiconductor element substrate 4, the interior of the partition wall 9 is covered with the first sealing resin 120, and the partition wall 9 and the first sealing resin 120 are covered.
  • a second sealing resin 121 was provided so as to cover.
  • the partition wall 9 and the second sealing resin 121 are made of a material having a lower elastic modulus than the first sealing resin 120. Even when the sealing resin generates a thermal stress during curing shrinkage or heat cycle, the stress is relieved by the partition wall 9 having a low elastic modulus, so the stress load on the semiconductor element substrate 4 is reduced.
  • the base plate can be used rather than sealing with a resin having the same elastic modulus as the first sealing resin 120.
  • the stress load generated on the semiconductor element substrate is reduced.
  • FIG. 7 is a cross-sectional view showing the structure of the semiconductor device according to the fourth embodiment of the present invention. 7, the same reference numerals as those in FIGS. 1, 4 and 6 denote the same or corresponding parts.
  • the insulating terminal block 8 is configured by using a copper block for the relay terminal 84.
  • the relay terminal 84 of the copper block has a structure exposed from the first sealing resin 120 and is fixed to the semiconductor element substrate 4 with an insulating adhesive 85 such as an epoxy resin.
  • the insulating adhesive 85 constitutes an insulating member of the insulating terminal 8 and is not particularly limited as long as it has desired electrical insulation, heat resistance, and adhesion.
  • the wiring does not pass through the interface between the first sealing resin 120 and the second sealing resin 121, and the wiring is not easily disconnected even when repeatedly subjected to a heat cycle.
  • the surface may be provided with unevenness, and an adhesion improver such as a primer treatment is provided. May be.
  • the adhesion improver for example, a silane coupling agent, polyimide, epoxy resin or the like is used, but is not particularly limited as long as it improves the adhesion between the wiring 15 to be used and the first sealing resin 120.
  • FIG. FIG. 8 is a cross-sectional view showing the structure of the semiconductor device according to the fifth embodiment of the present invention. 8, the same reference numerals as those in FIGS. 1, 4, 6, and 7 denote the same or corresponding parts.
  • the socket 131 for connecting the wiring to the portion covered with the first sealing resin 120 such as the relay terminal 82 and the surface electrode pattern 2 is provided.
  • the socket 131 is provided so as to be exposed on the surface of the first sealing resin 120 so that wiring can be inserted into the socket 131 from the outside after being covered with the first sealing resin 120.
  • the socket is electrically connected to each other by inserting a metal pin into the metal on the pipe, but the method is not limited to this method, and the portion embedded in the first sealing resin 120 Any structure can be used as long as the wiring is electrically connected.
  • the surface of the socket 131 may be provided with irregularities on the surface in order to improve the adhesion with the first sealing resin 120 or the second sealing resin 121, and a chemical such as a silane coupling agent may be provided. Processing may be performed.
  • the electrical connection between the relay terminal 82 or the surface electrode pattern 2 and the socket 131 is usually performed using a solder material, but is not limited to this, and a silver paste or a material that is metal-bonded by sintering may be used. good.
  • the copper plate wiring 130 is used for the wiring to the socket 131, but it goes without saying that a normal linear wiring may be used.
  • FIG. 9 shows a conceptual diagram of a configuration in which a plurality of semiconductor devices are arranged as one semiconductor device. 9, the same reference numerals as those in FIG. 8 denote the same or corresponding parts.
  • FIG. 9 is a perspective view showing a state in which the second sealing resin 121, the terminal 14 and the wiring 130 are removed, and a part of the first sealing resin 120 is also removed, and the semiconductor element can be seen.
  • a bar 110 provided between the modules is a member for attaching a terminal (not shown in FIG. 9) for bridging the wiring from each module.
  • the current of each module 100 is energized from the socket 131.
  • An operation test can be performed. When a defective module is found in the operation test, the defective module can be replaced with a non-defective module by removing the bonding between the semiconductor element substrate 4 and the base plate 10, so that the yield of the semiconductor device can be improved.
  • FIG. 10 is a schematic view showing a method for manufacturing a semiconductor device of the present invention provided with partition walls 9.
  • the partition wall 9 can be produced by putting an uncured resin in a syringe and drawing it while extruding it to a required place, or performing printing using a screen mask. However, these methods take time to produce.
  • Various partition walls were provided by changing the position and shape of the groove by sandwiching the front electrode pattern and the back electrode pattern of the semiconductor element substrate with a jig provided with a groove and then injecting and curing an uncured resin. A substrate can be produced.
  • a semiconductor element substrate 4 having a surface electrode pattern 2 attached to one surface of an insulating substrate 1 and a back electrode pattern 3 attached to the other surface is prepared (FIG. 10A).
  • a split-type jig composed of an upper jig 21 and a lower jig 22 made of Teflon (registered trademark) is prepared (FIG. 10B).
  • the upper jig 21 is provided with a resin injection hole 23 for injecting resin.
  • the semiconductor element substrate 4 is placed at a predetermined position of the lower jig 22, and the upper jig 22 is covered so that the position does not shift, and a resin is injected later using a method such as screwing or hydraulic press.
  • the upper jig 21 and the lower jig 22 are prepared with sufficient flatness so that the resin does not flow on the surfaces of the surface electrode pattern 2 and the back electrode pattern 3.
  • the inside of the jig containing the semiconductor element substrate 4 is decompressed to 10 torr using the decompression chamber 31 or the like.
  • uncured resin 41 is injected from the resin injection hole 23 of the upper jig 21 with a pressing force of about 1 MPa.
  • KE1833 manufactured by Shin-Etsu Chemical which is a silicone resin
  • curing is performed at 120 ° C. for 1 hour.
  • the upper and lower jigs are divided and the substrate is taken out, whereby a substrate on which the partition wall 9 is molded can be manufactured (FIG. 10D).
  • the place where the partition wall 9 is provided must be connected by the space inside the jig so that the resin is injected into all the space portions from one resin injection hole 23.
  • the jig may be provided with a deaeration hole.
  • a mold release agent may be applied to the wall surface of the jig to improve the demolding property, and that the jig may be made of a material other than Teflon (registered trademark). Needless to say.
  • a cured resin having the same shape can be formed with high accuracy.
  • the resin is injected under pressure under reduced pressure, not only is it difficult for air bubbles to enter the partition wall, which is a low-elasticity resin, but adhesion to the insulating substrate, copper pattern, and back electrode pattern is improved, and during heat cycles It is difficult to peel off and the insulation is improved.
  • the electrode pattern and the back electrode pattern are sandwiched with a jig, the effect of surface oxidation due to the temperature during resin curing is reduced, and the reliability when a semiconductor element or a base plate is bonded with a bonding material is improved. Also play.
  • Embodiment 7 FIG. In this Embodiment 7, the result of having produced the semiconductor device module for a test with the partition wall and sealing resin which used various materials, and having performed the power cycle test and the heat cycle test is shown as an Example.
  • Example 1 the semiconductor device having the structure of FIG. 4 according to the third embodiment of the present invention and the semiconductor device of the comparative example shown in FIG. 12 are manufactured, and PDIV (PD Inception Voltage: partial discharge start voltage) measurement is performed before and after the heat cycle. Carried out.
  • the semiconductor device of the comparative example is a semiconductor device having a structure corresponding to the prior art as shown in FIG. In FIG. 12, the case side plate, the base plate, etc. are omitted and the sealing resin is removed as in FIG.
  • the semiconductor device shown in FIG. 12 of the comparative example does not use an insulating terminal block, is electrically insulated from the surface electrode pattern 2, and has a relay terminal pattern 21 formed on the insulating substrate 1 in the same manner as the surface electrode pattern 2. It has a structure that relays wiring.
  • the heat cycle test was performed by placing the entire semiconductor device in a thermostat capable of temperature control, and repeatedly changing the temperature of the thermostat from ⁇ 40 ° C. to 150 ° C.
  • the results are shown in FIG.
  • the semiconductor device having the structure of FIG. 4 of the present invention and the semiconductor device of the comparative example have excellent insulating characteristics in the initial state, but after the heat cycle, the semiconductor device having the structure of FIG. It was found that the partial discharge voltage was sufficiently excellent.
  • Example 2 In Example 2, semiconductor devices having partition walls 9 having various elastic moduli with the structure shown in FIG. 4 were manufactured, and a power cycle test and a heat cycle test were performed.
  • the first sealing resin 120 is partitioned using EX-550 manufactured by Sanyu Rec with an elastic modulus of 7.0 GPa, and SE1885 (elastic modulus 15 kPa) manufactured by Toray Dow Corning is used as the second sealing resin 121.
  • EX-550 manufactured by Sanyu Rec with an elastic modulus of 7.0 GPa
  • SE1885 elastic modulus 15 kPa
  • the result of the power cycle test and heat cycle test when changing the elastic modulus of the wall 9 is shown.
  • EI-6782GH manufactured by Sumitomo Bakelite is used as the insulating member 81 for the insulating terminal block 8
  • 105 micron copper foil 83 is attached to one side of the insulating member 81, processed to a desired size, and the pattern of the relay terminal 82 is etched.
  • the size of the base plate 10 is 50 ⁇ 92 ⁇ 3 mm
  • the size of the insulating substrate 1 using AlN is 23.2 ⁇ 23.4 ⁇ 1.12 mm
  • the size of the semiconductor element using SiC is 5 ⁇ 5 ⁇ 0.35 mm
  • We used Senju Metal M731 a case using polyphenylene sulfide (PPS), and wiring using aluminum with a diameter of 0.4 mm. In this test, only one SiC semiconductor element was mounted inside the module, and a power cycle test and a heat cycle test were performed.
  • Example 2-1 in FIG. 13 will be described.
  • the partition wall 9 is produced using SE1885 manufactured by Toray Dow Corning (elastic modulus: 15 kPa)
  • the first sealing resin 120 peels off after 110000 cycles
  • the heat cycle test the separation wall 9 is removed after 200 cycles. It was found that peeling and cracking of one sealing resin 120 occurred and the semiconductor device stopped operating.
  • Example 2-2 as a result of producing the partition wall 9 using Toray Dow Corning SE1886 (elastic modulus 30 kPa), it was found that the power cycle test was improved to 200,000 cycles, and the heat cycle test was also improved to 800 cycles. .
  • Example 2-3 as a result of producing the partition wall 9 using KE1833 (elastic modulus: 3.5 MPa) manufactured by Shin-Etsu Chemical, the power cycle test was improved to 210000 cycles, and the characteristics of the semiconductor device were more than 1200 cycles even in the heat cycle test. It was found to be maintained.
  • KE1833 elastic modulus: 3.5 MPa
  • Example 2-4 about 50 wt% of a glass filler was added to Shin-Etsu Chemical KER-4000, the elastic modulus was adjusted to 900 MPa, and the partition wall 9 was produced. As a result, the power cycle test was 200,000 cycles and the heat cycle test was 1200 It was found that the characteristics of the semiconductor device were maintained over the cycle.
  • Example 2-5 as a result of producing the partition wall 9 using SCR-1016 (modulus of elasticity 1400 MPa) manufactured by Shin-Etsu Chemical, it was found that the power cycle test was reduced to 180,000 cycles and the heat cycle test was also reduced to 500 cycles. did.
  • Example 2-6 about 54 wt% of glass filler was added to Shin-Etsu Chemical SCR-1016, the elastic modulus was adjusted to 3000 MPa, and the partition wall 9 was produced. As a result, the power cycle test decreased to 120,000 cycles, and the heat cycle The test was also found to drop to 250 cycles.
  • the elastic modulus N of the partition wall 9 is suitably in the range of 30 kPa or more and less than 3 GPa.
  • Example 3 In Example 3, semiconductor devices of the first sealing resin 120 having various elastic moduli with the structure of FIG. 4 were manufactured, and a power cycle test and a heat cycle test were performed. 14, Shin-Etsu Chemical KE1833 (elastic modulus 3.5 MPa) is used for the partition wall 9 and Toray Dow Corning SE1885 (elastic modulus 15 kPa) is used as the second sealing resin. The result of the power cycle test and heat cycle test when changing the elastic modulus is shown.
  • 105 micron copper foil was attached to one side of EI-6782GH made by Sumitomo Bakelite, processed to the desired size, and the relay terminal pattern was formed by etching. It was fixed to the semiconductor element substrate using 550.
  • Example 3-1 in FIG. 14 will be described.
  • a resin with approximately 50 wt% glass filler added to Shin-Etsu Chemical KER-4000 and an elastic modulus adjusted to 0.9 GPa was used as a first sealing resin.
  • the heat cycle test it was found that after 100 cycles, peeling and cracking of the sealing resin occurred and the semiconductor device did not operate.
  • Example 3-2 as a first sealing resin, a resin in which about 58 wt% of glass filler was added to Shin-Etsu Chemical KER-4000 and the elastic modulus was adjusted to 1 GPa was used. In the heat cycle test, it was found to improve up to 350 cycles.
  • Example 3-3 as a result of using San-Yurek EX-550 (elastic modulus 7.0 GPa) as the first sealing resin, it can be improved to 210000 cycles in the power cycle test and 1200 cycles or more in the heat cycle test. all right.
  • San-Yurek EX-550 elastic modulus 7.0 GPa
  • Example 3-4 15 wt% of silica filler was added to EX-550 manufactured by Sanyu Rec and the sealing resin was adjusted to have a modulus of elasticity of 12 GPa. As a result, 17,000 cycles in the power cycle test and 700 cycles in the heat cycle test I found out that
  • Example 3-5 a sealing resin in which 20 wt% of silica filler was added to EX-550 manufactured by Sanyu Rec and the elastic modulus was adjusted to 14 GP was used. As a result, 140,000 cycles were used in the power cycle test and 500 cycles were used in the heat cycle test. I found out that
  • Example 3-6 36 wt% of silica filler was added to San-Yurek EX-550 and the elastic modulus was adjusted to 20 GPa. As a result, the power cycle test was 110000 cycles and the heat cycle test was 450 cycles. I found out that
  • Example 3-7 40% by weight of silica filler was added to EX-550 manufactured by Sanyu Rec and the sealing resin was adjusted to an elastic modulus of 22 GPa. As a result, the power cycle test was 100,000 cycles and the heat cycle test was 200 cycles. I found out that
  • the elastic modulus M of the first sealing resin is appropriately in the range of 1 GPa to 20 GPa.
  • Example 4 In Example 4, the structure of FIG. 7, that is, the partition wall 9 is provided, a copper block is processed into a predetermined size as a relay terminal of the insulating terminal block 8, and is fixed to the semiconductor element substrate using EX-550 manufactured by Sanyu Rec. A power cycle test and a heat cycle test on the structure were performed. 15, Shin-Etsu Chemical KE1833 (elastic modulus 3.5 MPa) is used for the partition wall 9, and Toray Dow Corning SE1885 (elastic modulus 15 kPa) is used as the second sealing resin 121. The result of the power cycle test and heat cycle test when changing the elastic modulus of is shown.
  • the first sealing resins used in Examples 4-1 to 4-7 are the same as those in Examples 3-1 to 3-7, respectively.
  • the test results shown in Examples 4-1 to 4-7 in Table 3 in this structure, the number of cycles on the high elastic modulus side is changed as compared with Example 3, but the first As for the range of the elastic modulus of the sealing resin, the same results as in Example 3 were obtained. That is, also in Example 4, the elastic modulus M of the first sealing resin was found to be appropriate in the range of 1 GPa to 20 GPa.
  • Example 5 the size of the base plate is 85 ⁇ 120 ⁇ 3 mm, the size of the insulating substrate using Si 3 N 4 is 23.2 ⁇ 23.4 ⁇ 1.12 mm, and the size of the semiconductor element using SiC is 5 ⁇ 5 ⁇ 0.35 mm.
  • the power cycle by the test module of the semiconductor device with the structure of Fig. 5 using Senju Metal M731 as the bonding material, case side plate using polyphenylene sulfide (PPS), and wiring using aluminum with a diameter of 0.4mm as the member The result of a test and a heat cycle test is shown.
  • the fifth embodiment is a test in which the material of the insulating substrate is different from that of the third embodiment and the elastic modulus of the first sealing resin 120 is changed by a test module having a base plate size larger than that of the third embodiment.
  • KE1833 elastic modulus: 3.5 MPa
  • SE1886 manufactured by Toray Dow Corning was used for the second sealing resin 121.
  • the first sealing resins of Examples 5-1 to 5-7 are the same as those of Example 3-1 to Example 3-7 of Example 3, respectively. As can be seen by comparing the test result of FIG. 15 with the test result of FIG. 13, the same result as in Example 3 was obtained in this example.
  • the first sealing resin is a resin having an elastic modulus in the range of 1 GPa to 20 GPa, and the partition wall has an elastic modulus in the range of 30 kPa to 3 GPa. It was found that the use of this resin makes it possible to obtain a highly reliable semiconductor device that is less prone to peeling and cracking.
  • Insulating substrate 2 Surface electrode pattern 3: Back electrode pattern 4: Semiconductor element substrate 5, 6: Semiconductor element 7, 70: Bonding material 8: Insulating terminal block 9: Partition wall 10: Base plate 11: Case side plate 12, 120: First sealing resin 13 15: Wiring 14: Terminal 121: Second sealing resin 81, 85: Insulating member 82, 84: Relay terminal

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Abstract

半導体素子が繰り返し高温で動作してヒートサイクルを受ける場合も、封止樹脂に亀裂が生じたり、基板から剥離を起こしたりし難い信頼性の高い半導体装置を提供する。 絶縁基板の片面に表面電極パターンが、および絶縁基板の他の面に裏面電極パターンが、それぞれ形成された半導体素子基板と、表面電極パターンの、絶縁基板とは反対側の面に接合材を介して固着された半導体素子と、この半導体素子および半導体素子基板を覆う封止樹脂と、を備えた半導体装置において、半導体素子が接合されている位置の表面電極パターンの電位と同電位となる表面電極パターンの位置に、導電体の中継端子と、この中継端子と表面電極パターンとを絶縁する絶縁部材とで形成された絶縁端子台を設け、半導体素子から外部への配線を、中継端子を介して引き出すようにした。

Description

半導体装置
　この発明は、半導体装置、特に高温で動作する半導体装置の実装構造に関するものである。
　産業機器や電鉄、自動車の進展に伴い、それらに使用される半導体素子の使用温度も向上している。近年、高温でも動作する半導体素子の開発が精力的に行われ、半導体素子の小型化や高耐圧化、高電流密度化が進んでいる。特に、SiCやGaNなどのワイドバンドギャップ半導体は、Si半導体よりもバンドギャップが大きく、半導体装置の高耐圧化、小型化、高電流密度化、高温動作が期待されている。このような特徴を持つ半導体素子を装置化するためには、半導体素子が１５０℃以上の高温で動作する場合も、接合材のクラックや配線の劣化を抑えて半導体装置の安定な動作を確保する必要がある。
　一方、半導体装置において半導体素子を樹脂で封止する方法として、特許文献１には、ダム材を用いて半導体素子の周囲を囲い、その内側を部分的に樹脂封止する方法が提案されている。また、特許文献２には、半導体素子を覆う樹脂が流れ広がるのを防止するために、半導体素子の周囲にダムを設ける方法が提案されている。
特開２００３－１２４４０１号公報 特開昭５８－１７６４６号公報
　しかしながら、特許文献１および特許文献２に開示されている方法では、半導体素子がＳｉＣなどワイドバンドギャップ半導体素子になって、これまで以上に高温で動作したり、これに対応してヒートサイクル試験の温度が高温になったりすると、封止樹脂に亀裂が生じたり、基板から剥離を起こしたりして、半導体装置の信頼性を著しく損ねる課題があった。
　この発明は、上記のような問題点を解決するためになされたものであり、半導体素子が繰り返し高温で動作してヒートサイクルを受ける場合も、封止樹脂に亀裂が生じたり、基板から剥離を起こしたりし難い信頼性の高い半導体装置を得ることを目的とする。
　この発明は、絶縁基板の片面に表面電極パターンが、および絶縁基板の他の面に裏面電極パターンが、それぞれ形成された半導体素子基板と、表面電極パターンの、絶縁基板とは反対側の面に接合材を介して固着された半導体素子と、この半導体素子および半導体素子基板を覆う封止樹脂と、を備えた半導体装置において、半導体素子が接合されている位置の表面電極パターンの電位と同電位となる表面電極パターンの位置に、導電体の中継端子と、この中継端子と表面電極パターンとを絶縁する絶縁部材とで形成された絶縁端子台を設け、半導体素子から外部への配線を、中継端子を介して引き出すようにしたものである。
　この発明に係る半導体装置は上記のように構成されているため、高温動作に際して、封止樹脂と表面電極パターンや絶縁基板の間に剥離が発生したり、封止樹脂に亀裂が生じたりし難く、高温動作による動作不良を起こし難い信頼性の高い半導体装置を得ることができる。
この発明の実施の形態１による半導体装置の基本構造を示す断面図である。 この発明の実施の形態１による半導体装置の基本構造を、部品の一部を取り除いて示す斜視図である。 この発明の実施の形態２による半導体装置の絶縁端子台を示す三面図である。 この発明の実施の形態３による半導体装置の基本構造を示す断面図である。 この発明の実施の形態３による半導体装置の基本構造を、部品の一部を取り除いて示す上面図である。 この発明の実施の形態３による半導体装置の別の基本構造を示す断面図である。 この発明の実施の形態４による半導体装置の基本構造を示す断面図である。 この発明の実施の形態５による半導体装置の基本構造を示す断面図である。 この発明の実施の形態５による半導体装置のモジュールを複数配置して一つの半導体装置とする基本構造を、封止樹脂や部品の一部を取り除いて示す斜視図である。 この発明の実施の形態６による半導体装置の製造方法を示す模式図である。 この発明の実施例１による半導体装置のヒートサイクル試験結果示す図である。 比較例の半導体装置の基本構造を、部品の一部を取り除いて示す斜視図である。 この発明の実施例２による半導体装置のパワーサイクル試験およびヒートサイクル試験結果を示す図である。 この発明の実施例３による半導体装置のパワーサイクル試験およびヒートサイクル試験結果を示す図である。 この発明の実施例４による半導体装置のパワーサイクル試験およびヒートサイクル試験結果を示す図である。 この発明の実施例５による半導体装置のパワーサイクル試験およびヒートサイクル試験結果を示す図である。
実施の形態１．
　図１は、本発明の実施の形態１による半導体装置の基本構造を示す断面図、図２はケース側板、ベース板などを省略し、封止樹脂を取り除いて示す斜視図である。図１は図２のＡ－Ａ線を含んで半導体素子基板に垂直な面で切断した断面図である。絶縁基板１の上面に表面電極パターン２、裏面に裏面電極パターン３が貼られた半導体素子基板４の表面電極パターン２の表面に半導体素子５、６がはんだなどの接合材７で固着されている。ここで、例えば半導体素子５は大電流を制御するＭＯＳＦＥＴのような電力用半導体素子であり、半導体素子６は例えば電力用半導体素子５に並列に設けられる還流用のダイオードである。半導体素子基板４は裏面電極パターン３側がベース板１０にはんだなどの接合材７０で固着されており、このベース板１０が底板となり、ベース板１０とケース側板１１とでケースが形成され、このケース内に第一の封止樹脂１２を注入してモールドする。各半導体素子には各半導体素子の電極などを外部に電気接続するための配線１３が接続され、配線１５が端子１４に接続されている。端子１４を介して半導体装置の外部と電気接続が行われる。
　半導体素子５から端子１４への接続は、半導体素子５のチップ上はスペースの関係から細線ワイヤにより配線する必要があり、端子１４への配線は強度が必要なため太線ワイヤにより配線する必要がある。このため、配線を中継する端子台が必要となる。本発明では、配線を中継する端子台を、表面電極パターン２上に設けている。ここで、端子台は、配線が接続される中継端子８２が表面電極パターン２と絶縁されるように構成された絶縁端子台８としている。絶縁端子台８は、少なくとも配線を中継するための中継端子８２となる導電体と、この導電体を表面電極パターン２から絶縁するための絶縁部材８１とで構成される。絶縁端子台８の構造は、半導体素子基板４上の表面電極パターン２と、配線が接続される中継端子８２が絶縁される構造であれば形状は特に限定されない。また、絶縁端子台８は、半導体素子が接合されている位置の表面電極パターンの電位と同電位となる表面電極パターンの位置に設けている。
　中継端子８２となる導電体は、必要な電気特性を満たしていれば良く、例えば銅やアルミ、鉄等を用いることが出来る。また、絶縁部材８１の材料としては、例えばエポキシ樹脂を用いるが、これに限定するものではなく、所望の耐熱性と接着性を有している樹脂であれば用いることが出来る。例えばエポキシ樹脂の他に、シリコーン樹脂、ウレタン樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、アクリル樹脂、等が好適に用いられる。また、耐熱性・熱膨張率の調整のために、セラミック粉を分散させた樹脂硬化物なども用いることが出来る。使用するセラミック粉は、Al2O3、SiO2、AlN、BN、Si3N4などが用いられるが、これに限定するものではなく、ダイアモンド、SiC、B2O3、などを用いても良い。粉形状は、球状を用いることが多いが、これに限定するものではなく、破砕状、粒状、リン片状、凝集体などを用いても良い。粉体の充填量は、必要な流動性や絶縁性や接着性が得られる量であれば良い。
　絶縁端子台８は、例えば、絶縁材料で形成される絶縁部材８１の表面に、中継端子８２となる銅箔が形成されている。また、絶縁部材８１の表面電極パターン２側の面は、この表面電極パターン２にはんだなどで固着するための固着用銅箔８３が形成されている。絶縁端子台８の表面電極パターン２への固着は、はんだではなく、絶縁性接着剤によっても良く、この場合は、必ずしも固着用銅箔８３を設ける必要はない。中継端子８２は、絶縁部材８１上にエッチングにより島状にパターンを形成して設けることもできる。それぞれの島が別々の中継端子となり、別々の配線を中継する端子となる。
　本発明は、本実施の形態１のみならず他の実施の形態においても、電力用半導体素子として、１５０℃以上の高温で動作する半導体素子に適用すると効果が大きい。特に、炭化珪素（SiC）、窒化ガリウム（GaN）系材料またはダイアモンドといった材料で形成された、珪素（Si）に比べてバンドギャップが大きい、いわゆるワイドバンドギャップ半導体に適用すると効果が大きい。また、図２では、一つのモールドされた半導体装置に半導体素子が２個しか搭載されていないが、これに限定するものではなく、使用される用途に応じて必要な個数の半導体素子を搭載することができる。
　表面電極パターン２、裏面電極パターン３、ベース板１０および端子１４は、通常銅を用いるが、これに限定するものではなく、アルミや鉄を用いても良く、これらを複合した材料を用いても良い。また表面は、通常、ニッケルメッキを行うが、これに限定するものではなく、金や錫メッキを行っても良く、必要な電流と電圧を半導体素子に供給できる構造であれば構わない。また、銅/インバー/銅などの複合材料を用いても良く、SiCAl、CuMoなどの合金を用いても良い。また、端子１４及び表面電極パターン２は、第一の封止樹脂１２に埋設されるため、樹脂との密着性を向上させるため表面に微小な凹凸を設けても良く、化学的に結合するようにシランカップリング剤などで接着補助層を設けても良い。
　半導体素子基板４は、Al2O3、SiO2、AlN、BN、Si3N4などのセラミックの絶縁基板１に銅やアルミの表面電極パターン２および裏面電極パターン３を設けてあるものを指す。半導体素子基板４は、放熱性と絶縁性を備えることが必要であり、上記に限らず、セラミック粉を分散させた樹脂硬化物、あるいはセラミック板を埋め込んだ樹脂硬化物のような絶縁基板１に表面電極パターン２および裏面電極パターン３を設けたものでも良い。また、絶縁基板１に使用するセラミック粉は、Al2O3、SiO2、AlN、BN、Si3N4などが用いられるが、これに限定するものではなく、ダイアモンド、SiC、B2O3、などを用いても良い。また、シリコーン樹脂やアクリル樹脂などの樹脂製の粉を用いても良い。粉形状は、球状を用いることが多いが、これに限定するものではなく、破砕状、粒状、リン片状、凝集体などを用いても良い。粉体の充填量は、必要な放熱性と絶縁性が得られる量が充填されていれば良い。絶縁基板１に用いる樹脂は、通常エポキシ樹脂が用いられるが、これに限定するものではなく、ポリイミド樹脂、シリコーン樹脂、アクリル樹脂などを用いても良く、絶縁性と接着性を兼ね備えた材料であれば構わない。
　配線１３、配線１５は、アルミまたは金でできた断面が円形の線体（以下、ワイヤと称する。）を用いるが、これに限定するものではなく、例えば断面が方形の銅板を帯状にしたもの（リボンとも称する。）を用いても良い。また半導体素子の電流密度などにより、必要な本数を設けることができる。あるいは、配線１３は、銅や錫などの金属片を溶融金属で接合しても良く、必要な電流と電圧を半導体素子に供給できる構造であれば構わない。
　配線１３、配線１５の配線形状や配線径は、電流量・配線長・電極パッド面積により適宜自由に選択して用いることができる。例えば電流量が大きい場合や配線長が長い場合は径の太い配線、例えば直径400μｍのワイヤやリボンボンド等を用いることができる。また、SiC半導体素子はコスト面で小面積化が図られており、電極パッド面積が小さい場合が多く、この場合は径の細い配線、例えば直径150μｍのワイヤ等を用いることができる。
　従来の半導体装置では、例えば特許文献１の図１に示されているように、本願の表面電極パターンに相当する導電パターンを、半導体素子を固定するダイパッドと、配線を中継するためのセカンドパッドに分けて形成する。ダイパッドとセカンドパッドは絶縁されており、ダイパッドとセカンドパッドとの間は、回路用基板が露出している。これら回路用基板、導電パターンや半導体素子を封止樹脂で封止しているが、封止樹脂材料と回路用基板材料の熱膨張率に大きな差があるため、高温動作が繰り返されると、この回路用基板が露出している部分で封止樹脂と回路用基板の間にクラックが入ったり、剥離が生じたりすることがあった。この部分でクラックや剥離が発生すると、ダイパッドとセカンドパッドの間に高電圧が印加されるため、絶縁破壊が生じることがあった。一方、本発明の実施の形態１による半導体装置では、表面電極パターン２は少なくとも半導体素子が接合されている部分と絶縁端子台が固着されている部分では同電位となっており、また絶縁端子台８と半導体素子５の間で絶縁基板１が露出していないため、この部分で封止樹脂１２にクラックや剥離が発生する恐れがなく、絶縁破壊が生じ難い。よって、信頼性の高い半導体装置が提供できる。
実施の形態２．
　実施の形態２では、絶縁端子台８の構造や製造方法を説明する。絶縁端子台８の詳細構造の例を図３に示す。図３（Ａ）は絶縁端子台８の上面図、図３（Ｂ）は側面図、図３（Ｃ）は下面図である。絶縁部材８１の上面に中継端子８２である導電体が形成されており、下面に固着用銅箔８３が形成されている。図３では、中継端子８２が島状のパターンとして２個設けられており、それぞれの中継端子８２が別々の配線の中継端子となる。
　ここで、図３に示す絶縁端子台８の製造方法の一例を説明する。絶縁部材８１となる絶縁性樹脂の両面に導電体を張り合わせたシート状部材を形成し、このシート上の導電体に写真製版を用いて中継端子８２となる必要なパターンを形成する。その後、所望のサイズで切り出して絶縁端子台８とする。シート状部材は、例えば絶縁性樹脂として半硬化エポキシシートを用い、この両面に銅箔をプレス成形にて張り合わせ、両面銅貼りシートを作製することが出来る。銅箔の厚さは、必要な電気特性が得られれば特に限定はされないが、好ましくは１～２０００μｍ、さらに好ましくは２０～４００μｍのものが用いられる。銅箔が薄すぎると配線を接合するためのワイヤボンド時に、銅箔とワイヤの接合部で銅箔が裂損することがあり、厚すぎると中継端子のパターン形成時のエッチングに時間が掛かり、著しく生産性が低下する。絶縁部材８１の厚さは、必要な絶縁特性が得られれば特に限定されないが、好ましくは１～５０００μｍ、さらに好ましくは５０～２０００μｍで調整される。樹脂厚が薄いと必要な絶縁特性を得ることが出来ず、樹脂厚が厚いとワイヤボンド時の取り回しに難が生じたり、所望サイズでの切り出しが困難になったりする。また、シート状部材は一般的なガラスエポキシ基板を流用することもできる。
　中継端子８２のパターンは、感光性の組成物（フォトレジスト）を塗布して、パターン露光、現像により、中継端子８２となる導電体の必要な部分のみを残すことで形成される。なお、中継端子にパターンが必要ない場合、すなわち中継端子が一つだけの場合はこの工程は省略できる。
　絶縁端子台の切り出しは、レーザカットやルータ加工等の一般的な個片化の手法を用いて行うことが出来る。絶縁端子台のサイズは搭載する半導体素子基板のサイズによって適宜選択することができる。また、ワイヤボンドで配線接続する場合、用いるワイヤ径、ワイヤボンダーの打ち下ろし位置精度等の制約によっても形状が規定される。絶縁端子台の寸法は、例えば、タテ５ｍｍ、ヨコ２５ｍｍ、高さ(銅箔と樹脂の総厚)１ｍｍといった寸法のものが用いられる。
　上記以外の絶縁端子台の製造方法として、例えば、絶縁性樹脂の片面に銅箔を張り合わせ、所望の中継端子のパターンをエッチングにて形成して絶縁端子台を作製することも出来る。この絶縁端子台の場合、絶縁端子台の半導体素子基板への固定方法は、エポキシ樹脂等の絶縁性接着剤によって半導体素子基板の任意の位置に固着する方法、絶縁性樹脂の軟化点以上に加熱して任意の位置に押し付け、その後冷却することで固着させる方法、などが好適である。
　また、例えば後述の実施の形態４で説明するように、中継端子を導電性物質のブロックで構成し、絶縁部材として絶縁性接着剤を用いて導電性物質のブロックを表面電極パターンに固着する構造でも良い。導電性物質として、銅、鉄やアルミ等、またそれらの複合物質を用いることができる。ブロックの形状は用いる半導体装置に応じて任意に調整することができる。導電性物質で構成された中継端子を用いた場合は、半導体素子基板の表面電極パターンとの絶縁を確保するため、エポキシ樹脂等の絶縁性接着剤を用いる。
　なお、絶縁端子台の中継端子と表面電極パターンを絶縁する絶縁部材は、第一の封止樹脂と、線膨張率を合わせることが望ましい。絶縁部材と第一の封止樹脂の線膨張率が大きく異なると、半導体素子の動作の繰り返し、すなわちヒートサイクルが生じた場合に、絶縁部材と第一の封止樹脂の界面で剥離が生じる恐れがある。このため、絶縁部材の線膨張率と第一の封止樹脂の線膨張率との差が１５ｐｐｍ以下であることが望ましい。
実施の形態３．
　図４は、本発明の実施の形態３による半導体装置の基本構造を示す断面図、図５は封止樹脂、配線、および端子を取り除いて示す本発明の実施の形態３による半導体装置の基本構造の上面図である。図４および図５において、図１および図２と同一符号は、同一または相当する部分を示す。図４は図５のＡ－Ａ位置に相当する位置で切断した断面図であり、封止樹脂、配線および端子を含めて示している。図４および図５に示すように、本実施の形態２では、半導体素子基板４の周辺を囲むように、樹脂製の区画壁９を設けた。この区画壁９で区切られた内部を第一の封止樹脂１２０で覆っている。また第一の封止樹脂１２０および区画壁９の外部は、第二の封止樹脂１２１で覆っている。
　区画壁９には、例えばシリコーン樹脂を用いるが、これに限定するものではなく、ウレタン樹脂やアクリル樹脂なども用いる事ができる。また、Al2O3、SiO2などのセラミック粉を添加して用いることもできるが、これに限定するものではなく、AlN、BN、Si3N4、ダイアモンド、SiC、B2O3などを添加しても良く、シリコーン樹脂やアクリル樹脂などの樹脂製の粉を添加しても良い。粉形状は、球状を用いることが多いが、これに限定するものではなく、破砕状、粒状、リン片状、凝集体などを用いても良い。粉体の充填量は、必要な流動性や絶縁性や接着性が得られる量であれば良い。ただし、区画壁９の弾性率は、第一の封止樹脂１２０の弾性率よりも小さくなければならない。
　半導体素子が高温で動作すると、半導体素子の周囲にある第一の封止樹脂１２０や半導体素子基板４が熱膨張し、半導体素子が動作を止めると、熱収縮が起こる。すなわちヒートサイクルが生じる。第一の封止樹脂１２０は、半導体素子基板４の材料のうち表面電極パターン２や裏面電極パターン３の材料（例えば銅）の線膨張係数に近い線膨張係数となるように調整されているため、絶縁基板１とは線膨張係数が異なる。従来の半導体装置では、半導体素子基板の表面電極パターン２や裏面電極パターン３が形成されていない部分は、封止樹脂と絶縁基板が直接接しているため、ヒートサイクルを繰り返すうちに、両者の線膨張係数の違いにより、封止樹脂と絶縁基板との接触部分で、封止樹脂の剥離や亀裂が発生し、半導体装置の信頼性を著しく低下させていた。しかしながら、図４および図５に示す本発明の実施の形態３による半導体装置では、第一の封止樹脂１２０で覆う前の半導体素子基板４単体において絶縁基板１が露出している周辺部分に、第一の封止樹脂１２０よりも弾性率が低い樹脂の区画壁９を設けた。このため、ヒートサイクルが生じた場合、第一の封止樹脂１２０よりも低弾性、すなわち軟らかい区画壁９の部分で、膨張係数の違いにより発生する応力が緩和され、第一の封止樹脂１２０の剥離や亀裂が生じ難くなり、信頼性の高い半導体装置を得ることができる。
　さらに、配線に銅板配線１３０を用いた例を図６に示す。図６において、図１および図４と同一符号は、同一または相当する部分を示す。銅板配線１３０の表面は、防錆のためにニッケル鍍金を用いてもよく、防錆剤などの化学的処理を行っても良い。また、各封止樹脂との密着性を高めるために、表面に凹凸を設けても良く、シランカップリング剤などの化学的処理を行っても良い。ここでは、配線として銅板を用いた例を示したが、端子１４と電気的に接続することができ、半導体素子５や半導体素子６とも電気的に接続することができ、必要な電流容量を確保できる材料であれば、銅以外の金属を用いても良い事は言うまでも無い。
　区画壁９の高さは、第一の封止樹脂１２０が半導体素子５や半導体素子６を覆うように、半導体素子５や半導体素子６の高さ以上であり、半導体装置のケース側板１１の高さを超えない高さであれば構わない。また、第一の封止樹脂１２０の表面張力を利用して、区画壁９の高さ以上に第一の封止樹脂１２０を液盛りした状態で半導体素子が完全に封止する方法をとることもできる。また、区画壁９の幅は、絶縁基板１の大きさが100mm×100mm以下のサイズが多い事から、1～2mm程度が良いが、これに限定するものではなく、第一の封止樹脂１２０を区画するのに必要な幅であれば構わない。
　第二の封止樹脂１２１には、例えばシリコーン樹脂を用いるが、これに限定するものではなく、ウレタン樹脂やアクリル樹脂なども用いる事ができる。また、Al2O3、SiO2などのセラミック粉を添加して用いることもできるが、これに限定するものではなく、AlN、BN、Si3N4、ダイアモンド、SiC、B2O3などを添加しても良く、シリコーン樹脂やアクリル樹脂などの樹脂製の粉を添加しても良い。粉形状は、球状を用いることが多いが、これに限定するものではなく、破砕状、粒状、リン片状、凝集体などを用いても良い。粉体の充填量は、必要な流動性や絶縁性や接着性が得られる量であれば良い。
　本実施の形態３では、半導体素子基板４の周辺部分に区画壁９を設けて、区画壁９の内部を第一の封止樹脂１２０で覆い、区画壁９および第一の封止樹脂１２０を覆うように第二の封止樹脂１２１を設けた。区画壁９や第二の封止樹脂１２１を、第一の封止樹脂１２０よりも弾性率が低い材料で構成している。封止樹脂が硬化収縮やヒートサイクル時の熱応力を発生する際も、弾性率の低い区画壁９で応力緩和するため、半導体素子基板４への応力負荷が小さくなる。また、半導体素子基板４の外部を弾性率の低い第二の封止樹脂１２１で封止することで、第一の封止樹脂１２０と同等の弾性率の樹脂で封止するよりも、ベース板や半導体素子基板に発生する応力負荷が小さくなる。この結果、第一の封止樹脂１２０が半導体素子基板４から剥離したり亀裂が生じたりするのを防止することができ、信頼性の高い半導体装置を得ることができる。
実施の形態４．
　図７は、本発明の実施の形態４による半導体装置の構造を示す断面図である。図７において、図１、図４および図６と同一符号は、同一または相当する部分を示す。図７に示すように、本実施の形態４では、中継端子８４に銅ブロックを用いて絶縁端子台８を構成している。銅ブロックの中継端子８４は、第一の封止樹脂１２０から露出した構造となっており、半導体素子基板４へはエポキシ樹脂等の絶縁性接着剤８５によって固着されている。絶縁性接着剤８５は絶縁端子８の絶縁部材を構成しており、所望の電気的絶縁と耐熱性、密着性を有していれば良く、特に限定されない。
　この構造であれば、中継端子８４を介して、表面電極パターン２の、区画壁９の外部となる部分から端子１４などへ配線を接続することにより、モジュール内からモジュール外への電気接続を行うことで、第一の封止樹脂１２０と第二の封止樹脂１２１の界面を配線が通過することが無く、繰り返しヒートサイクルを受けても配線が断線しにくくなる。この時、中継端子８４と、表面電極パターン２の上には、封止樹脂との密着性を向上させるために、表面に凹凸を設けても良く、またプライマー処理等の密着性向上剤を設けても良い。密着性向上剤は、例えばシランカップリング剤やポリイミド、エポキシ樹脂等が用いられるが、用いる配線１５と、第一の封止樹脂１２０との密着性を向上させるものであれば特に限定されない。
実施の形態５．
　図８は、本発明の実施の形態５による半導体装置の構造を示す断面図である。図８において、図１、図４、図６および図７と同一符号は、同一または相当する部分を示す。本実施の形態５では、中継端子８２や表面電極パターン２といった第一の封止樹脂１２０に覆われた部分に配線を接続するためのソケット１３１を設けた。第一の封止樹脂１２０で覆った後に外部からソケット１３１に配線を差し込むことができるよう、ソケット１３１は、第一の封止樹脂１２０の表面に露出するように設けられている。
　通常、ソケットは、パイプ上の金属に金属状のピンを挿入することで両者の電気的な接続を行うが、この方法に限定するものではなく、第一の封止樹脂１２０に埋め込まれた部分と配線を電気的に繋げる構造であれば構わない。また、ソケット１３１の表面は、第一の封止樹脂１２０や第二の封止樹脂１２１との密着性を向上させるために表面に凹凸を設けても良く、シランカップリング剤などの化学的な処理を行っても良い。中継端子８２や表面電極パターン２とソケット１３１の電気的な接続は、通常、はんだ材を用いて接続するがこれに限定するものではなく、銀ペーストや焼結により金属結合する材料を用いても良い。図８では、ソケット１３１への配線は銅板配線１３０を用いているが、通常の線状の配線を用いても良いのは言うまでもない。
　図８の破線で示した部分、すなわち区画壁９の内部に第一の封止樹脂１２０を注入して半導体素子５、６を封止したものをモジュール１００として、このモジュール１００をケース側板１１内に複数個配置して一つの半導体装置とした構成の概念図を図９に示す。図９において、図８と同一符号は同一または相当する部分を示す。図９では、第二の封止樹脂１２１、端子１４および配線１３０を取り除き、さらに一部は第一の封止樹脂１２０も取り除き半導体素子が見える状態を示す斜視図である。図９において、各モジュールの間に設けられているバー１１０は、各モジュールからの配線を橋渡しするための端子（図９では取り除いて示している。）を取り付けるための部材である。
　この構造では、第一の封止樹脂１２０で半導体素子５、６を封止した後、第二の封止樹脂１２１でモジュールを封止する前に、ソケット１３１から通電することにより各モジュール１００の動作試験を行うことができる。動作試験において不良モジュールが判明した場合、不良モジュールについては、半導体素子基板４とベース板１０の間の接合を取り除き、良品モジュールと置き換えることができるため、半導体装置の歩留まりの向上が図れる。
実施の形態６．
　図１０は、区画壁９を設けた本発明の半導体装置の製造方法を示す模式図である。区画壁９は、注射器に未硬化の樹脂を入れて、必要な箇所に押し出しながら描画したり、スクリーンマスクを用いて印刷を行ったりして作製できる。しかし、これらの方法では作製に時間がかかる。半導体素子基板の表面電極パターンと裏面電極パターンを、溝を設けた治具で挟み、その後に未硬化の樹脂を注入硬化すれば、溝の位置や形状を変えることで多様な区画壁を設けた基板を作製できる。
　まず、絶縁基板１の片面に表面電極パターン２、他方の面に裏面電極パターン３、が貼りつけられた半導体素子基板４を準備する（図１０（Ａ））。また、テフロン（登録商標）で作製された上治具２１と下治具２２で構成される分割式の治具を準備する（図１０（Ｂ））。上治具２１には樹脂を注入するための樹脂注入穴２３が設けられている。下治具２２の所定の位置に半導体素子基板４を置き、位置がずれない様に上治具２２を用いて蓋をし、ねじ留めや油圧プレス等の方法を用いて、後に樹脂が注入された際に上下の治具から樹脂が漏れないよう十分締め付ける。上治具２１および下治具２２は、表面電極パターン２および裏面電極パターン３の表面に樹脂が流れないよう、十分な平面度をもって作製しておく。次に半導体素子基板４を内包した治具の内部を減圧チャンバー３１等を用いて10torrまで減圧する。その後、図１０（Ｃ）の矢印で示すように未硬化の樹脂４１を上治具２１の樹脂注入穴２３から約１MPaの押圧力で注入する。治具の空間部分の全部に樹脂が注入されたら、760torr（大気）に戻し、樹脂を熱硬化させる。例えば、樹脂にシリコーン樹脂である信越化学製KE1833を用いる場合は、120℃で1時間の硬化を行う。熱硬化後は、治具を室温まで冷却してから、上下の治具を分割して、基板を取り出せば、区画壁９が成型された基板が作製できる（図１０（Ｄ））。
　この時、１か所の樹脂注入穴２３から全ての空間部分に樹脂が注入されるよう、区画壁９を設ける箇所は、治具内部の空間で繋がっていなければならない。ここで、治具には、脱気用の穴を設けても良い。また、治具の壁面に、脱型性を向上させるために、離型剤を塗布しても良いことは言うまでもなく、治具の材質もテフロン（登録商標）以外の材料を用いて良い事はいうまでも無い。
　以上のように、本発明の実施の形態６による半導体装置の製造方法によれば、治具を使用しているので、同一形状の樹脂硬化物を精度良く形成できる。また、減圧下で圧力をかけて樹脂注入するため、低弾性樹脂である区画壁に気泡が入りにくいだけでなく、絶縁基板や銅パターンや裏面電極パターンとの密着性が向上し、ヒートサイクル時にも剥離しにくく、絶縁性も向上する。更に、電極パターンや裏面電極パターンを治具で挟み込んだため、樹脂硬化時の温度による表面酸化の影響が少なくなり、半導体素子やベース板を接合材で接合した時の信頼性が向上するという効果も奏する。
実施の形態７．
　本実施の形態７では、試験用の半導体装置モジュールを、種々の材料を用いた区画壁や封止樹脂により作製し、パワーサイクル試験やヒートサイクル試験を行った結果を実施例として示す。
実施例１．
　まず、本発明の実施の形態３による図４の構造の半導体装置、および図１２に示す比較例の半導体装置を作製し、ヒートサイクル実施前後でＰＤＩＶ（PD Inception Voltage：部分放電開始電圧）測定を実施した。比較例の半導体装置は、図１２に示すような、従来技術に相当する構造の半導体装置である。図１２は、図２と同様、ケース側板、ベース板などを省略し、封止樹脂を取り除いて示している。比較例の図１２に示す半導体装置は、絶縁端子台を用いず、表面電極パターン２とは電気的に絶縁され、絶縁基板１上に表面電極パターン２と同様に形成された中継端子パターン２１により配線を中継する構造となっている。
　ヒートサイクル試験は、半導体装置全体を、温度制御が可能な恒温曹に入れ、恒温曹の温度を－４０℃～１５０℃の間で繰り返し変化させて実施した。ＰＤＩＶは、部分放電試験機を使用して測定した。電極パターン間に電極を繋ぎ、不活性液体中２５℃にて、交流周波数６０Ｈｚで昇圧し、１０ｐＣ以上の部分放電が発生した時の電圧を読み取った。ｎ＝５で実施し、その平均値で評価した。結果を図１１に示す。本発明の図４の構造の半導体装置、および比較例の半導体装置共に初期状態では優れた絶縁特性を有しているが、ヒートサイクル実施後は比較例に比べ、図４の構造の半導体装置の部分放電電圧は十分に優れていることがわかった。
　以下の実施例２～実施例５では、絶縁端子台と半導体素子を図４または図７に示すような構成で半導体素子基板に設置し、配線にて各実装品を接続した半導体装置を作製し、パワーサイクル試験およびヒートサイクル試験を実施した結果を説明する。パワーサイクル試験は、半導体素子の温度が２００℃になるまで通電し、その温度に達したら通電を止め、半導体素子の温度が１２０℃になるまで冷却し、冷却された後に再び通電した。またヒートサイクル試験は、半導体装置全体を、温度制御が可能な恒温曹に入れ、恒温曹の温度を－４０℃～１５０℃の間で繰り返し変化させて実施した。
実施例２．
　本実施例２では、図４の構造で、種々の弾性率の区画壁９の半導体装置を作製し、パワーサイクル試験およびヒートサイクル試験を実施した。図１３には、第一の封止樹脂１２０に弾性率が7.0GPaのサンユレック製ＥＸ-550を用い、第二の封止樹脂１２１として東レダウコーニング社製SE1885（弾性率15kPa）を用いて区画壁９の弾性率を変えたときのパワーサイクル試験およびヒートサイクル試験の結果を示す。
　絶縁端子台８には、絶縁部材８１として住友ベークライト製EI-6782GHを用い、105ミクロンの銅箔８３を絶縁部材８１の片面に貼り付け、所望のサイズに加工し、中継端子８２のパターンをエッチングにより形成したものを用い、サンユレック製ＥＸ-550を用いて半導体素子基板へ固定した。半導体装置には、ベース板１０のサイズが50×92×3mm、AlNを用いた絶縁基板１のサイズが23.2×23.4×1.12mm、SiCを用いた半導体素子のサイズが5×5×0.35mm、接合材には千住金属製M731、ポリフェニレンサルファイド（PPS）を用いたケース、直径が0.4mmのアルミを用いた配線を使用した。また、本試験では、モジュール内部にSiC半導体素子を１個のみ搭載し、パワーサイクル試験およびヒートサイクル試験を行った。
　図１３の例２－１について説明する。東レダウコーニング製SE1885（弾性率15kPa）を用いて区画壁９を作製した場合、パワーサイクル試験では、110000サイクル後に第一の封止樹脂１２０に剥離が発生し、ヒートサイクル試験でも200サイクル後に第一の封止樹脂１２０の剥離と亀裂が発生して半導体装置が動作しなくなることがわかった。
　例２－２では、東レダウコーニング製SE1886（弾性率30kPa）を用いて区画壁９を作製した結果、パワーサイクル試験は200000サイクルまで改善され、ヒートサイクル試験でも800サイクルまで改善することが判明した。
　例２－３では、信越化学製KE1833（弾性率3.5MPa）を用いて、区画壁９を作製した結果、パワーサイクル試験は210000サイクルまで改善され、ヒートサイクル試験でも1200サイクル以上半導体装置の特性が維持されることが判明した。
　例２－４では、信越化学製KER-4000にガラスフィラーを約50wt%添加し、弾性率を900MPaに調整し、区画壁９を作製した結果、パワーサイクル試験は200000サイクル、ヒートサイクル試験でも1200サイクル以上半導体装置の特性が維持されることがわかった。
　例２－５では、信越化学製SCR-1016(弾性率1400MPa)を用いて区画壁９を作製した結果、パワーサイクル試験は180000サイクルに低下し、ヒートサイクル試験も500サイクルに低下することが判明した。
　例２－６では、信越化学製SCR-1016にガラスフィラーを約54wt%添加し、弾性率を3000MPaに調整し、区画壁９を作製した結果、パワーサイクル試験は120000サイクルに低下し、ヒートサイクル試験も250サイクルに低下することがわかった。
　以上の結果より、区画壁９の弾性率Ｎは、30kPa以上3GPa未満の範囲が適切であることがわかった。
実施例３．
　本実施例３では、図４の構造で、種々の弾性率の第一の封止樹脂１２０の半導体装置を作製し、パワーサイクル試験およびヒートサイクル試験を実施した。図１４に、区画壁９に信越化学製KE1833（弾性率3.5MPa）を用い、第二の封止樹脂として、東レダウコーニング製SE1885（弾性率15kPa）を用いて、第一の封止樹脂の弾性率を変えたときのパワーサイクル試験およびヒートサイクル試験の結果を示す。ここで、絶縁端子台には、105ミクロンの銅箔を住友ベークライト製EI-6782GHの片面に貼り付け、所望のサイズに加工し、中継端子パターンをエッチングにより形成したものを用い、サンユレック製ＥＸ-550を用いて半導体素子基板へ固定した。
　図１４の例３－１について説明する。第一の封止樹脂として、信越化学製KER-4000にガラスフィラーを約50wt%添加し、弾性率を0.9GPaに調整した樹脂を用いた結果、パワーサイクル試験では、100000サイクル後に封止樹脂に剥離が発生し、ヒートサイクル試験でも100サイクル後に封止樹脂の剥離と亀裂が発生して半導体装置が動作しなくなることがわかった。
　例３－２では、第一の封止樹脂として、信越化学製KER-4000にガラスフィラーを約58wt%添加し、弾性率を1GPaに調整した樹脂を用いた結果、パワーサイクル試験では、170000サイクル、ヒートサイクル試験では、350サイクルまで改善することがわかった。
　例３－３では、サンユレック製EX-550（弾性率7.0GPa）を第一の封止樹脂に用いた結果、パワーサイクル試験では、210000サイクル、ヒートサイクル試験では、1200サイクル以上まで改善することがわかった。
　例３－４では、サンユレック製EX-550にシリカフィラーを15wt%添加し、弾性率を12GPaに調整した封止樹脂を使用した結果、パワーサイクル試験では、170000サイクル、ヒートサイクル試験では、700サイクルになることがわかった。
　例３－５では、サンユレック製EX-550にシリカフィラーを20wt%添加し、弾性率を14ＧＰに調整した封止樹脂を使用した結果、パワーサイクル試験では、140000サイクル、ヒートサイクル試験では、500サイクルになることがわかった。
　例３－６では、サンユレック製EX-550にシリカフィラーを36wt%添加し、弾性率を20GPaに調整した封止樹脂を使用した結果、パワーサイクル試験では、110000サイクル、ヒートサイクル試験では、450サイクルになることがわかった。
　例３－７では、サンユレック製EX-550にシリカフィラーを40wt%添加し、弾性率を22GPaに調整した封止樹脂を使用した結果、パワーサイクル試験では、100000サイクル、ヒートサイクル試験では、200サイクルになることがわかった。
この結果より、第一の封止樹脂の弾性率Ｍは、1GPa以上20GPa以下の範囲が適切であることが判明した。
実施例４．
　本実施例４では、図７の構造、すなわち区画壁９を設け、絶縁端子台８の中継端子として銅ブロックを所定のサイズに加工し、サンユレック製ＥＸ-550を用いて半導体素子基板へ固定した構造におけるパワーサイクル試験およびヒートサイクル試験を実施した。図１５に、区画壁９に信越化学製KE1833（弾性率3.5MPa）を用い、第二の封止樹脂１２１として東レダウコーニング製SE1885（弾性率15kPa）を用いて、第一の封止樹脂１２０の弾性率を変えたときのパワーサイクル試験およびヒートサイクル試験の結果を示す。
　例４－１～例４－７で用いた第一の封止樹脂は、それぞれ例３－１～例３－７と同様である。表３の例４－１～例４－７に示す試験結果からわかるように、この構造では、実施例３に比較して、高弾性率側のサイクル数に変化がみられるが、第一の封止樹脂の弾性率の範囲については実施例３と同様の結果が得られた。すなわち、実施例４においても、第一の封止樹脂の弾性率Ｍは、1GPa以上20GPa以下の範囲が適切であることが判明した。
実施例５．
　図１６には、ベース板のサイズが85×120×3mm、Si3N4を用いた絶縁基板のサイズが23.2×23.4×1.12mm、SiCを用いた半導体素子のイズが5×5×0.35mm、接合材には千住金属製M731、ポリフェニレンサルファイド（PPS）を用いたケース側板、直径が0.4mmのアルミを用いた配線を部材に使用した、図５の構造の半導体装置の試験モジュールによるパワーサイクル試験およびヒートサイクル試験の結果を示す。本実施例５は、実施例３と絶縁基板の材料が異なり、ベース板のサイズが実施例３のものより大きい試験モジュールによる、第一の封止樹脂１２０の弾性率を変化させた試験である。区画壁９には信越化学製KE1833（弾性率3.5MPa）を、第二の封止樹脂１２１には、東レダウコーニング製SE1886を用いた。例５－１～例５－７の第一の封止樹脂は、それぞれ実施例３の例３－１～例３－７と同じである。図１５の試験結果を図１３の試験結果と比較してわかるように、本実施例においても実施例３とほぼ同様の結果が得られた。
　以上の、実施例２～５の試験結果より、第一の封止樹脂には、1GPa以上20GPa以下の範囲の弾性率の樹脂を用い、区画壁には、30kPa以上3GPa以下の範囲の弾性率の樹脂を用いることで、より剥離や亀裂が発生し難く、信頼性の高い半導体装置が得られることがわかった。
　１：絶縁基板　　　　　　　　　　　　　２：表面電極パターン 
　３：裏面電極パターン　　　　　　　　　４：半導体素子基板
　５、６：半導体素子　　　　　　　　　　７、７０：接合材
　８：絶縁端子台　　　　　　　　　　　　９：区画壁
１０：ベース板　　　　　　　　　　　　　１１：ケース側板
１２、１２０：第一の封止樹脂　　　　　　１３、１５：配線
１４：端子　　　　　　　　　　　　　　　１２１：第二の封止樹脂
８１、８５：絶縁部材　　　　　　　　　　８２、８４：中継端子

Claims (7)

  1. 　絶縁基板の片面に表面電極パターンが、および上記絶縁基板の他の面に裏面電極パターンが、それぞれ形成された半導体素子基板と、
    上記表面電極パターンの、上記絶縁基板とは反対側の面に接合材を介して固着された半導体素子と、
    この半導体素子および上記半導体素子基板を覆う第一の封止樹脂と、を備えた半導体装置において、
    上記半導体素子が接合されている位置の上記表面電極パターンの電位と同電位となる上記表面電極パターンの位置に、導電体の中継端子と、この中継端子と上記表面電極パターンとを絶縁する絶縁部材とで形成された絶縁端子台を設け、上記半導体素子から外部への配線を、上記中継端子を介して引き出す構成としたことを特徴とする半導体装置。
  2. 　上記絶縁部材の線膨張率と上記第一の封止樹脂の線膨張率との差が１５ｐｐｍ以下であることを特徴とする請求項１に記載の半導体装置。
  3. 　上記半導体素子基板の上記半導体素子が固着された側であって上記半導体素子基板の周辺部分に、上記半導体素子基板の周囲を囲むように設けられた上記半導体素子の高さよりも高い樹脂製の区画壁を備えるとともに、第一の封止樹脂が上記区画壁の内側を満たし、上記区画壁の樹脂の弾性率は上記第一の封止樹脂の弾性率よりも小さいことを特徴とする請求項１に記載の半導体装置。
  4. 　上記第一の封止樹脂および上記区画壁を覆う、上記第一の封止樹脂の弾性率よりも小さい弾性率を有する第二の封止樹脂を備えたことを特徴とする請求項３に記載の半導体装置。
  5. 　上記区画壁の樹脂の弾性率が３０ｋＰａから３ＧＰａの範囲であり、上記第一の封止樹脂の弾性率が１ＧＰａから２０ＧＰａの範囲であることを特徴とする請求項３または請求項４に記載の半導体装置。
  6. 　上記半導体素子がワイドバンドギャップ半導体により形成されていることを特徴とする請求項１～５いずれか１項に記載の半導体装置。
  7. 　上記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイアモンドの半導体であることを特徴とする請求項６に記載の半導体装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014123618A (ja) * 2012-12-20 2014-07-03 Mitsubishi Electric Corp 半導体モジュール、その製造方法およびその接続方法
JP2015130457A (ja) * 2014-01-09 2015-07-16 三菱電機株式会社 半導体装置
JP2015130456A (ja) * 2014-01-09 2015-07-16 三菱電機株式会社 半導体装置
CN105378921A (zh) * 2013-07-10 2016-03-02 日立汽车系统株式会社 功率半导体模块
WO2019202687A1 (ja) * 2018-04-18 2019-10-24 三菱電機株式会社 半導体モジュール
WO2020170650A1 (ja) * 2019-02-22 2020-08-27 パナソニックＩｐマネジメント株式会社 半導体モジュール、パワー半導体モジュールおよびそれらいずれかを用いたパワーエレクトロニクス機器
TWI726463B (zh) * 2018-10-30 2021-05-01 精材科技股份有限公司 晶片封裝體與電源模組
EP4064340A1 (en) * 2021-03-24 2022-09-28 Hitachi Energy Switzerland AG Power semiconductor module and manufacturing method

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015107804A1 (ja) * 2014-01-17 2015-07-23 富士電機株式会社 半導体モジュール
US9596751B2 (en) * 2014-04-23 2017-03-14 Kyocera Corporation Substrate for mounting electronic element and electronic device
US10658284B2 (en) * 2014-05-20 2020-05-19 Mitsubishi Electric Corporation Shaped lead terminals for packaging a semiconductor device for electric power
JP6328044B2 (ja) * 2014-12-09 2018-05-23 カルソニックカンセイ株式会社 電子ユニット
JP6327140B2 (ja) * 2014-12-15 2018-05-23 株式会社デンソー 電子装置
JP1528485S (ja) * 2015-01-14 2015-07-13
JP1528484S (ja) * 2015-01-14 2015-07-13
JP1528936S (ja) * 2015-01-14 2015-07-13
JP6394459B2 (ja) * 2015-03-26 2018-09-26 住友電気工業株式会社 半導体装置
JP6384406B2 (ja) * 2015-06-18 2018-09-05 株式会社デンソー 半導体装置
CN109417374B (zh) * 2016-07-01 2022-07-22 株式会社村田制作所 弹性波装置以及电子部件
EP3324434B1 (en) * 2016-11-17 2021-08-18 Infineon Technologies AG Semiconductor assembly with bonding pedestal and method for operating such semiconductor assembly
US11004761B2 (en) * 2017-02-28 2021-05-11 Mitsubishi Electric Corporation Packaging of a semiconductor device with dual sealing materials
CN109659294B (zh) * 2019-01-15 2021-10-29 江苏双聚智能装备制造有限公司 一种电力转换电路装置
JP2022125612A (ja) * 2021-02-17 2022-08-29 株式会社東芝 パワーモジュール

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124438A (ja) * 2001-10-19 2003-04-25 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003197825A (ja) * 2001-12-26 2003-07-11 Hitachi Ltd 半導体装置及びその製造方法
JP2003203805A (ja) * 2001-10-23 2003-07-18 Mitsubishi Electric Corp 半導体装置、シャント抵抗器の製造方法
JP2009147062A (ja) * 2007-12-13 2009-07-02 Mitsubishi Electric Corp 半導体モジュール
JP2010045399A (ja) * 2009-11-17 2010-02-25 Mitsubishi Electric Corp パワー半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5817646A (ja) 1981-07-24 1983-02-01 Mitsubishi Electric Corp 半導体装置の製造方法
JPS62196839A (ja) * 1986-02-24 1987-08-31 Toshiba Corp ハイブリツド型半導体装置
AT388822B (de) * 1987-07-30 1989-09-11 Philips Nv Magnetkopf
JPH04352436A (ja) * 1991-05-30 1992-12-07 Fujitsu Ltd 半導体装置
JPH06163746A (ja) * 1992-11-17 1994-06-10 Sanyo Electric Co Ltd 混成集積回路装置
JP2546125B2 (ja) * 1993-03-02 1996-10-23 日本電気株式会社 半導体装置
JPH1050897A (ja) * 1996-08-02 1998-02-20 Toshiba Corp 半導体装置
JP2000150729A (ja) * 1998-11-10 2000-05-30 Hitachi Ltd 樹脂封止半導体装置
JP2003124401A (ja) 2001-10-15 2003-04-25 Nippon Avionics Co Ltd モジュールおよびその製造方法
JP3599031B2 (ja) * 2002-02-12 2004-12-08 セイコーエプソン株式会社 半導体装置
GB0210568D0 (en) * 2002-05-08 2002-06-19 Screen Technology Ltd Display
US6844621B2 (en) * 2002-08-13 2005-01-18 Fuji Electric Co., Ltd. Semiconductor device and method of relaxing thermal stress
JP4238797B2 (ja) * 2004-08-20 2009-03-18 住友電装株式会社 電気接続箱
JP5095113B2 (ja) * 2005-03-25 2012-12-12 富士フイルム株式会社 固体撮像装置の製造方法、及び固体撮像装置
JP2007305962A (ja) * 2006-05-12 2007-11-22 Honda Motor Co Ltd パワー半導体モジュール
JP2007335632A (ja) * 2006-06-15 2007-12-27 Toyota Industries Corp 半導体装置
JP2009289920A (ja) * 2008-05-28 2009-12-10 Mitsubishi Electric Corp 半導体装置の製造方法
JP5318698B2 (ja) * 2009-08-12 2013-10-16 日立オートモティブシステムズ株式会社 パワーモジュール

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124438A (ja) * 2001-10-19 2003-04-25 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003203805A (ja) * 2001-10-23 2003-07-18 Mitsubishi Electric Corp 半導体装置、シャント抵抗器の製造方法
JP2003197825A (ja) * 2001-12-26 2003-07-11 Hitachi Ltd 半導体装置及びその製造方法
JP2009147062A (ja) * 2007-12-13 2009-07-02 Mitsubishi Electric Corp 半導体モジュール
JP2010045399A (ja) * 2009-11-17 2010-02-25 Mitsubishi Electric Corp パワー半導体装置

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014123618A (ja) * 2012-12-20 2014-07-03 Mitsubishi Electric Corp 半導体モジュール、その製造方法およびその接続方法
CN105378921A (zh) * 2013-07-10 2016-03-02 日立汽车系统株式会社 功率半导体模块
JP2015130457A (ja) * 2014-01-09 2015-07-16 三菱電機株式会社 半導体装置
JP2015130456A (ja) * 2014-01-09 2015-07-16 三菱電機株式会社 半導体装置
JPWO2019202687A1 (ja) * 2018-04-18 2020-12-10 三菱電機株式会社 半導体モジュール
WO2019202687A1 (ja) * 2018-04-18 2019-10-24 三菱電機株式会社 半導体モジュール
US11430726B2 (en) 2018-04-18 2022-08-30 Mitsubishi Electric Corporation Semiconductor module
TWI726463B (zh) * 2018-10-30 2021-05-01 精材科技股份有限公司 晶片封裝體與電源模組
WO2020170650A1 (ja) * 2019-02-22 2020-08-27 パナソニックＩｐマネジメント株式会社 半導体モジュール、パワー半導体モジュールおよびそれらいずれかを用いたパワーエレクトロニクス機器
JPWO2020170650A1 (ja) * 2019-02-22 2021-12-23 パナソニックＩｐマネジメント株式会社 半導体モジュール、パワー半導体モジュールおよびそれらいずれかを用いたパワーエレクトロニクス機器
JP7357302B2 (ja) 2019-02-22 2023-10-06 パナソニックＩｐマネジメント株式会社 半導体モジュール、パワー半導体モジュールおよびそれらいずれかを用いたパワーエレクトロニクス機器
EP4064340A1 (en) * 2021-03-24 2022-09-28 Hitachi Energy Switzerland AG Power semiconductor module and manufacturing method
WO2022199925A1 (en) 2021-03-24 2022-09-29 Hitachi Energy Switzerland Ag Power semiconductor module and manufacturing method

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