WO2014155974A1 - 半導体デバイス - Google Patents

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WO2014155974A1
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semiconductor device
matching circuit
impedance
wire
input
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PCT/JP2014/001105
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English (en)
French (fr)
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高史 夘野
八幡　和宏
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パナソニック株式会社
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Definitions

  • the present disclosure relates to a semiconductor device including a semiconductor device, and more particularly to a semiconductor device including a semiconductor device that processes high frequency signals and a matching circuit.
  • the input / output impedance of a semiconductor element that processes high frequency signals is different from the input / output impedance of an external circuit connected to the semiconductor element.
  • impedance mismatch occurs between the semiconductor element and the external circuit. It occurs. Therefore, in the semiconductor device, matching circuits (hereinafter simply referred to as "matching circuits") are provided on the input side and the output side of the semiconductor device for high frequency in order to eliminate the impedance mismatch with the external circuit.
  • the semiconductor element is a transistor chip and the input power and the output power are high, the gate width of the transistor chip becomes large and the impedance of the transistor chip becomes very low.
  • the match is greater.
  • the matching circuit loss is increased due to the circuit configuration, and in order to reduce the matching circuit loss, the matching circuit is configured with components having a high Q value, and the matching circuit
  • the mainstream is the method of placing the inside of the package.
  • the internal matching circuit provided inside the packaged semiconductor device includes a high dielectric constant substrate which can be expected to have a wavelength shortening effect, a conductive layer having a conductive pattern formed on the surface of the high dielectric constant substrate, and A conductive layer for grounding is formed on the entire surface of the back surface of the dielectric constant substrate, and a capacitance pattern or a microstrip line pattern is formed in the internal matching circuit.
  • the transistor chip and the internal matching circuit, and the lead terminal for connecting to the external circuit outside the package and the internal matching circuit are connected by a wire such as a gold wire.
  • a wire such as a gold wire.
  • the inductance of the wire can not be ignored, and the inductance of the wire functions as part of the internal matching circuit. Therefore, if the length of the wire changes due to the positional deviation of the transistor chip and the internal matching circuit or the dimensional tolerance of the transistor chip and the internal matching circuit, high frequency characteristics of the semiconductor device, for example, the external circuit and the semiconductor device Variations occur in high frequency characteristics such as loss due to impedance mismatch at the connection point of the above and / or transmission loss in the signal transmission line from the lead terminal to the transistor chip.
  • Patent Document 1 forms a groove in advance on the mounting surface on which the transistor chip and the matching circuit substrate are mounted, and positions the transistor chip and the matching circuit substrate by the groove. Methods are disclosed.
  • Patent Document 2 discloses a method in which a recess is formed in advance on a mounting surface on which a circuit substrate is mounted, and the circuit substrate is embedded in the recess.
  • the semiconductor device is disposed on a convex pedestal formed on the surface of the carrier plate, and the pedestal is a semiconductor device in which the matching circuit substrate is mounted on the surface of the carrier plate in the vicinity of the pedestal.
  • An arrangement (with overhanging sides) with a cross section of inverted trapezoidal shape is disclosed.
  • Patent Documents 1 to 3 require special additional processing to form a reference portion for positioning a groove or a recess with respect to the mounting surface on which the transistor chip and the matching circuit substrate are mounted.
  • the transistor chip and the matching circuit board are positioned based on the reference portion formed by such additional processing, high processing accuracy is required in the additional processing for forming the reference portion.
  • the portion of the mounting surface around the processed portion is distorted and the transistor chip and the matching circuit substrate are mounted
  • the flatness of the mounting surface portion may be reduced. As a result, the positioning accuracy of the transistor chip and the matching circuit board with respect to the mounting surface may be reduced.
  • a semiconductor device having a package which comprises: As parts placed inside the package, Input and output terminals for exchanging signals with external circuits outside the package; A semiconductor element disposed on a signal transmission path between the input terminal and the output terminal to perform signal processing; The signal transmission path is disposed on at least one of a signal transmission path on the input side between the input terminal and the semiconductor element and a signal transmission path on the output side between the semiconductor element and the output terminal, An internal matching circuit substrate for matching at least one of the output impedance of an external circuit connected to the input impedance of the semiconductor device or the input impedance of the external circuit connected to the output terminal and the output impedance of the semiconductor device , And a plurality of wires for electrically connecting parts to transmit a signal; In the plurality of wires, the inside of the package is brought into direct or indirect contact with parts electrically connected by at least one wire whose high frequency characteristics of the semiconductor device change over tolerance when the wire length changes. It
  • the parts in the semiconductor device are brought into contact with each other. Variations in wire length can be suppressed.
  • semiconductor devices can be manufactured at low cost, and semiconductor devices having excellent characteristics in which variations in high frequency characteristics are suppressed can be provided.
  • the semiconductor device is A semiconductor device having a package, As parts placed inside the package, Input and output terminals for exchanging signals with external circuits outside the package; A semiconductor element disposed on a signal transmission path between the input terminal and the output terminal to perform signal processing; The signal transmission path is disposed on at least one of a signal transmission path on the input side between the input terminal and the semiconductor element and a signal transmission path on the output side between the semiconductor element and the output terminal, An internal matching circuit substrate for matching at least one of the output impedance of an external circuit connected to the input impedance of the semiconductor device or the input impedance of the external circuit connected to the output terminal and the output impedance of the semiconductor device , And a plurality of wires for electrically connecting parts to transmit a signal; In the plurality of wires, the inside of the package is brought into direct or indirect contact with parts electrically connected by at least one wire whose high frequency characteristics of the semiconductor device change over tolerance when the wire length changes. It has been arranged.
  • the impedance of the semiconductor element whose reactance component is 0 or less is transformed by the inductance of the wire and the matching circuit of the internal matching circuit substrate.
  • the inside of the package in a state in which the parts to which the wire closest to the semiconductor element is electrically connected are in direct or indirect contact It may be located at
  • an impedance whose reactance component of the semiconductor element is 0 or less is transformed by the inductance of the wire and the matching circuit of the internal matching circuit substrate.
  • the internal matching circuit board that transforms the reactance component of the semiconductor element from an impedance of 0 or less to an inductive impedance the wire immediately after being transformed to the inductive impedance by the internal matching circuit board closest to the semiconductor element is electrically
  • the parts to be connected may be placed inside the package in direct or indirect contact with each other.
  • the internal matching circuit board comprises: An input side internal matching circuit substrate disposed in a signal transmission path on the input side between the input terminal and the semiconductor element for matching the impedance on the input side; An output side matching circuit substrate disposed in the signal transmission path on the output side between the semiconductor element and the output terminal, for matching the impedance on the output side, Direct or indirect contact between the semiconductor element and the input side internal matching circuit substrate,
  • the output side internal matching circuit substrate and the output terminal may be disposed inside the package with direct or indirect contact.
  • the semiconductor device according to the fifth aspect of the present disclosure is the wire according to the first aspect, except that the high frequency characteristics of the semiconductor device change beyond an allowable value when the wire length changes.
  • the components electrically connected by at least one wire may be arranged inside the package in a separated state.
  • a semiconductor device has a transistor chip as the semiconductor element in any of the first to fifth aspects described above,
  • the gate of the transistor chip is at the input terminal side, and
  • the drain of the transistor chip may be on the output terminal side.
  • the index of the high frequency characteristics of the semiconductor device is an input end or an output end at the input terminal, or an output It may be an impedance mismatch loss at the input or output end of the terminal.
  • the index of the high frequency characteristics of the semiconductor device is between the input terminal and the semiconductor element or the semiconductor element It may be a transmission loss of the signal transmission path to the output terminal.
  • the index of the high frequency characteristics of the semiconductor device is a power gain from the input terminal to the output terminal. It is also good.
  • semiconductor device of the present disclosure a semiconductor device having a transistor chip as a semiconductor element in a package will be described with reference to the attached drawings.
  • the semiconductor device of the present disclosure is not limited to the configuration of the semiconductor device described in the following embodiments, and is configured based on the technical idea equivalent to the technical idea described in the following embodiments. Devices are included.
  • Embodiment 1 the semiconductor device according to the first embodiment of the present disclosure will be described with reference to the attached drawings.
  • FIG. 1 is a top view of the semiconductor device of the first embodiment.
  • FIG. 2 is a cross-sectional view of the semiconductor device shown in FIG.
  • a base portion 101 on which components are mounted and a region on the base portion 101 where components are mounted are clearly defined on the base portion 101.
  • the package of the semiconductor device constituted by the base portion 101, the ceramic frame 104, the input terminal 102, and the output terminal 103, that is, in the region surrounded by the ceramic frame 104 on the base portion 101 As components disposed inside the package, a transistor chip 106 as a semiconductor element, a first internal matching circuit board 107, and a second internal matching circuit board 108 are mounted.
  • the first internal matching circuit substrate 107 and the second internal matching circuit substrate 108 are formed on the input side internal matching circuit substrate provided between the input terminal 102 and the transistor chip 106. is there.
  • the base portion 101 is provided with a notch 105 having a portion cut into an arc shape, and is screwed to another member via the notch 105 to modularly mount the semiconductor device.
  • the input terminal 102 and the output terminal 103 are terminals for exchanging signals with an external circuit (not shown) outside the package, and electrically connect the external circuit to components in the package.
  • the transistor chip 106 is formed of, for example, a semiconductor chip or the like for amplifying a high frequency signal using a semiconductor such as Si-LDMOS, GaAs, or GaN. Also, the transistor chip 106 is disposed on the signal transmission path between the input terminal 102 and the output terminal 103. Furthermore, the back surface of the transistor chip 106 in the first embodiment is disposed on the base portion 101, and is joined via a fixing means such as paste or solder, for example. Furthermore, the source terminal of the transistor chip 106 is electrically connected to the base portion 101 via, for example, a conductive layer formed on the back surface, a through via, or a wire.
  • the first and second inner matching circuit boards 107 and 108 are formed by forming a pattern of a conductor layer on the front and back of a high dielectric constant ceramic substrate made of, for example, alumina or titanium oxide.
  • the semiconductor device in the semiconductor device according to the first embodiment, matching of the input impedance of the transistor chip 106 with the output impedance of the external circuit connected to the input terminal 102 by the first and second internal matching circuit substrates 107 and 108 is performed.
  • the signal transmission path on the input side between the input terminal 102 and the transistor chip 106 is provided in order to obtain
  • the first internal matching circuit board 107 is disposed on the transistor chip 106 side
  • the second internal matching circuit board 108 is on the input terminal 102 side. It is arranged.
  • the back surfaces of the first and second internal matching circuit boards 107 and 108 are joined to the base portion 101 by, for example, a conductive paste, a solder or the like. That is, the conductor layer formed on the back surface of each of the first and second internal matching circuit substrates 107 and 108 and the base portion 101 are electrically connected.
  • the input terminal 102 and the conductor layer pattern on the surface of the second internal matching circuit board 108 are electrically connected by a plurality of first wires 109 such as gold wires.
  • the conductor layer pattern on the surface of the first inner matching circuit board 107 and the conductor layer pattern on the surface of the second inner matching circuit board 108 are electrically connected by the plurality of second wires 110. It is done.
  • the conductor layer pattern on the surface of the first internal matching circuit substrate 107 and the gate terminal of the transistor chip 106 are electrically connected by the plurality of third wires 111.
  • the drain terminal of the transistor chip 106 and the output terminal 103 are electrically connected by the plurality of fourth wires 112.
  • the semiconductor device according to the first embodiment is mounted on the base portion 101 in a state in which the components of the first internal matching circuit board 107 and the transistor chip 106 are in direct contact with each other. .
  • each of the first inner matching circuit substrate 107 and the transistor chip 106 is the outer surface of each component, and is a predetermined position on the outer surface of each component.
  • a straight line connecting the connection point of the conductor layer pattern of the first internal matching circuit board 107 connected by the third wire 111 and the gate terminal of the transistor chip 106 is viewed from above.
  • the surface intersecting the line is the contact surface of each part.
  • the first internal matching circuit substrate 107 connected by the third wire 111 and the transistor chip 106 are in direct contact with each other, and the semiconductor device is configured.
  • the impedance of the external circuit connected to the input terminal 102 of the semiconductor device is 50 ⁇ .
  • FIG. 3 shows an equivalent circuit of the semiconductor device of the first embodiment shown in FIG. 1 and FIG. In each element in FIG. 3, the component numbers of the semiconductor device of the first embodiment shown in FIG. 1 and FIG. 2 are attached.
  • the input terminal 102 and the output terminal 103 can be regarded as a microstrip line on the ceramic frame 104 because the base portion 101 is grounded.
  • FIG. 4 is a Smith chart showing the impedance seen from the side of the transistor chip 106 at each of the connection points A to F between the plurality of components shown in the equivalent circuit of FIG. FIG. 4 shows, as an example, the case where the input impedance of the transistor chip 106 is (2.000 + j0) ⁇ and the signal frequency is 2 GHz. That is, the reactance component in the impedance of the transistor chip 106 is less than or equal to zero.
  • the impedance seen from the connection point A between the transistor chip 106 and the third wire 111 to the side of the transistor chip 106 is the input impedance of the transistor chip 106 itself, and so the point A in FIG. ) It was ⁇ .
  • the transistor chip 106 side is connected to the connection point B between the third wire 111 and the matching circuit of the first internal matching circuit board 107.
  • the impedance seen was (2.000 + j6.283) ⁇ indicated by point B in FIG.
  • the transistor chip 106 side is connected to the connection point C between the matching circuit of the first internal matching circuit substrate 107 and the second wire 110.
  • the impedance seen was (18.614 + j7.627) ⁇ indicated by point C in FIG.
  • the transistor chip 106 side is viewed from the connection point D between the second wire 110 and the matching circuit of the second internal matching circuit substrate 108
  • the impedance was (18.614 + j23.964) ⁇ , which is indicated by point D in FIG.
  • the transistor chip from the connection point E between the matching circuit of the second internal matching circuit board 108 and the first wire 109 The impedance seen on the side 106 was (48.484-j6.897) ⁇ indicated by point E in FIG.
  • the impedance seen from the connection point F of the first wire 109 and the input terminal 102 to the transistor chip 106 is the point F in FIG. It is (48.484-j0.614) ohm shown by and was about 50 ohm.
  • This 50 ⁇ is approximately equal to the impedance of the external circuit connected to the input terminal 102 of the semiconductor device in the present example, whereby impedance matching between the semiconductor device and the external circuit can be achieved.
  • the inductance value of the wire can be adjusted by changing the length of the wire, the number of wires, and the distance between the wires.
  • the capacitance values of the first and second internal matching circuit substrates 107 and 108 are respectively the relative permittivity of the high dielectric constant substrate, the thickness of the high dielectric constant substrate, and the conductive layer formed on the front and back surfaces thereof. It can be adjusted by changing the area.
  • FIG. 5 shows the impedance mismatch loss at the connection point F when the inductance value of any one of the first wire 109, the second wire 110, and the third wire 111 changes with respect to the design value. Is shown.
  • the horizontal axis indicates the change in the inductance value of the wires 109 to 111
  • the vertical axis indicates the impedance mismatch loss at the connection point F.
  • FIG. 5 shows the case where the inductance values of the wires 109 to 111 change within the range of ⁇ 0.1 nH with respect to the design value.
  • the design value referred to here is the inductance value of the wire on the design (calculation) that can match the input impedance of the transistor chip 106 and the output impedance of the external circuit connected to the input terminal 102.
  • the characteristic of the mismatching loss of the impedance in the connection point F is used as an example of a parameter
  • the impedance mismatch loss can be calculated by ⁇ 10 ⁇ log (1 ⁇ 2 ), where ⁇ is the reflection coefficient at the connection point F.
  • the broken line graph (circle) shown in FIG. 5 indicates the change in the inductance of the first wire 109 electrically connecting the input terminal 102 to the matching circuit of the second internal matching circuit board 108 at the connection point F. It shows a change in impedance mismatch loss. Specifically, if the inductance of the first wire 109 changes within a designed value of 0.5 nH to ⁇ 0.1 nH, that is, substantially unavoidable errors that occur in the manufacture of semiconductor devices (for example, parts) Change in impedance mismatch loss at connection point F assuming that the effective inductance value changes within the range of 0.4 to 0.6 nH due to the dimensional tolerance of the There is.
  • the dotted line graph (square mark) shown in FIG. 5 indicates a second wire 110 electrically connecting the matching circuit of the second internal matching circuit board 108 and the matching circuit of the first internal matching circuit board 107.
  • the change in the impedance mismatch loss at the connection point F with respect to the change in the inductance of FIG. Specifically, when the inductance of the second wire 110 changes in the range of ⁇ 0.1 nH with respect to the designed value of 1.3 nH, that is, the effective inductance value is 1.2 to 1.4 nH. It shows a change in impedance mismatch loss at the connection point F when it is assumed to change within the range.
  • the solid line graph (triangular mark) shown in FIG. 5 indicates a connection point F with respect to a change in inductance of the third wire 111 electrically connecting the matching circuit of the first internal matching circuit board 107 and the transistor chip 106.
  • the variation in inductance of the third wire 111 is mainly caused by the variation in length of the third wire 111.
  • the variation in the length of the third wire 111 mainly relates to the relative position between the first internal matching circuit board 107 and the transistor chip 106 electrically connected to each other through the third wire 111. Caused by variations in the relationship.
  • the semiconductor device of the first embodiment in order to suppress the variation in relative positional relationship between the first internal matching circuit substrate 107 and the transistor chip 106, the internal matching circuit substrate 107 and the transistor chip 106 are disposed on the base portion 101 in contact with each other.
  • transistor chip 106, first internal matching circuit substrate 107, and second internal matching circuit substrate 108 are joined to base portion 101 via, for example, paste or solder.
  • a paste in a molten state is applied onto the base portion 101, and the transistor chip 106 and the first internal matching circuit substrate 107 are disposed on the applied paste in contact with each other.
  • the transistor chip 106 and the first internal matching circuit board 107 are disposed in the package of the semiconductor device in a contact state.
  • the relative relationship between the transistor chip 106 and the first internal matching circuit substrate 107 can be obtained.
  • the variation in positional relationship can be significantly suppressed as compared to the case where the transistor chip 106 and the first internal matching circuit board 107 are separated and disposed inside the package. That is, even if the positions of the transistor chip 106 and the first internal matching circuit substrate 107 with respect to the base portion 101 vary, the relative positional relationship between the transistor chip 106 and the first internal matching circuit substrate 107 Does not change.
  • the first embodiment it is possible to provide a semiconductor device in which variations in high frequency characteristics are suppressed without processing the base portion 101, that is, at low cost.
  • FIG. 6 is a top view of the semiconductor device of the second embodiment according to the present disclosure.
  • elements having substantially the same functions and configurations as those of the first embodiment described above are given the same reference numerals.
  • elements in the base portion 101, the input terminal 102, the output terminal 103, the ceramic frame 104, the transistor chip 106, the first wire 109, the second wire 110, and the third wire 111 Is the same as the elements, functions and configurations in the semiconductor device of the first embodiment described above, and therefore the description thereof is omitted in the second embodiment.
  • one matching circuit 107a, 108a similar to the matching circuit (conductor layer pattern) in the first and second internal matching circuit boards 107, 108 in the first embodiment is provided on one substrate.
  • a third matching circuit board 601 is formed.
  • the third matching circuit substrate 601 is provided on the signal transmission path on the input side between the input terminal 102 and the transistor chip 106.
  • the fourth internal matching circuit substrate 602 and the fifth internal matching circuit substrate 603 are provided on the signal transmission path on the output side between the transistor chip 106 and the output terminal 103. It is provided.
  • the fourth internal matching circuit substrate 602 is disposed on the transistor chip 106 side, and the fifth internal matching circuit substrate 603 is on the output terminal 103 side. It is arranged.
  • the third, fourth and fifth internal matching circuit boards 601, 602 and 603 have their back surfaces joined to the base portion 101 by, for example, conductive paste or solder. It is done.
  • the fourth internal matching circuit substrate 602 is configured by forming a pattern of a conductive layer on the surface of a high dielectric constant ceramic substrate made of, for example, alumina or titanium oxide, and forming a conductive layer on the entire back surface. ing.
  • the fifth inner matching circuit substrate 603 is configured by forming a pattern of a conductive layer on the surface of the high dielectric constant ceramic substrate and forming a conductive layer on the entire back surface. Specifically, a main path pattern 603a used as a microstrip line and an island pattern 603b used as a parallel capacitance are formed on the surface of the high dielectric constant ceramic substrate.
  • the conductor layer pattern on the surface of the fourth internal matching circuit substrate 602 is electrically connected to the drain terminal of the transistor chip 106 by a plurality of fifth wires 604 such as gold wires. Furthermore, the conductor layer pattern on the surface of the fourth inner matching substrate 602 is electrically connected to the main path pattern 603 a of the fifth inner matching circuit substrate 603 by a plurality of sixth wires 605. That is, the conductor layer pattern on the surface of the fourth inner matching circuit substrate 602 functions as a microstrip line.
  • the main path pattern 603a of the fifth internal matching circuit substrate 603 is electrically connected to the output terminal 103 by the plurality of seventh wires 606, and the fourth interior by the plurality of sixth wires 605. By being electrically connected to the conductor layer pattern on the surface of the matching circuit substrate 602, it functions as a microstrip line.
  • the island pattern 603 b of the fifth internal matching circuit substrate 603 is electrically connected to the output terminal 103 by the plurality of eighth wires 607, and the conductor on the back surface of the fifth internal matching circuit substrate 603.
  • the parallel plate type capacitance generated between the layers functions as a parallel capacitance.
  • FIG. 7 shows an equivalent circuit of the semiconductor device of the second embodiment shown in FIG.
  • the circuit of the signal transmission path on the input side from input terminal 102 to transistor chip 106 is the same as the equivalent circuit shown in FIG. ing.
  • the fifth to eighth wires 604 to 607 can be regarded as inductances as shown in FIG. 7 in order to transmit high frequency signals.
  • the conductor pattern on the surface of the fourth inner matching circuit board 602 functions as a microstrip line as described above.
  • the main path pattern 603a of the fifth internal matching circuit board 603 functions as a microstrip line as described above.
  • the island pattern 603b of the fifth inner matching path substrate 603 functions as a parallel capacitance as described above.
  • the external circuit electrically connected to the output terminal 103 is a series inductor 701 whose one end is connected to the output terminal 103.
  • the semiconductor device according to the second embodiment is configured such that the impedance seen from the connection point N of the inductor 701 and the capacitor 702 to the transistor chip 106 is 50 ⁇ .
  • FIG. 8 shows, on a Smith chart, the impedance seen from the side of the transistor chip 106 at each of connection points G to N between the plurality of components shown in the equivalent circuit of FIG.
  • FIG. 8 shows, as an example, the case where the output impedance of the transistor chip 106 is (2.00 to j6.00) and the signal frequency is 2 GHz. That is, the reactance component in the impedance of the transistor chip 106 is negative, which is less than or equal to zero.
  • the transistor chip 106 side is connected to the connection point H between the fifth wire 604 and the matching circuit of the fourth internal matching circuit substrate 602.
  • the impedance seen was (2.00-j 4.743) ⁇ indicated by point H in FIG.
  • the matching circuit of the fourth internal matching circuit substrate 602 when the characteristic impedance of the microstrip line of the fourth internal matching circuit substrate 602 is 10 ⁇ and the phase rotation amount at 2 GHz is 8 °, the matching circuit of the fourth internal matching circuit substrate 602 and The impedance seen from the connection point I with the sixth wire 605 to the side of the transistor chip 106 was (1.791 ⁇ j3.177) ⁇ indicated by a point I in FIG.
  • the transistor chip 106 side is viewed from the connection point J of the sixth wire 605 and the matching circuit of the fifth internal matching circuit substrate 603.
  • the impedance was (1.791-j1.920) ⁇ indicated by point J in FIG.
  • the matching circuit of the fifth internal matching circuit substrate 603 is (1.596 + j0.931) ⁇ indicated by a point K in FIG.
  • the impedance seen from the connection point L of the seventh wire 606 and the output terminal 103 to the transistor chip 106 is a point in FIG. It was (1.596 + j2.816) ⁇ shown by L.
  • the inductance value of the eighth wire 607 (the total inductance value of the two eighth wires 607 shown in FIG. 6) is 0.15 nH, and the effective capacitance value of the island pattern 603b is
  • the impedance seen from the connection point M of the eighth wire 607 and the output terminal 103 to the side of the transistor chip 106 is (6.459 + j0.823) ⁇ indicated by a point M in FIG. .
  • the connection between the inductor 701 and the capacitor 702 was (48.761-j0.710) ⁇ indicated by the point N in FIG.
  • the impedance seen from the connection point N to the side of the transistor chip 106 has a value substantially equal to 50 ⁇ which is the impedance of the external circuit.
  • the inductance value of the wire can be adjusted by changing the length of the wire, the number of wires, and the distance between the wires.
  • the capacitance value of the island pattern 603 b can be adjusted by the relative permittivity and thickness of the high dielectric constant ceramic substrate of the fifth inner matching circuit substrate 603 and the area of the conductor layer pattern.
  • each matching circuit (conductor layer pattern) is divided into one high It may be formed on a dielectric constant ceramic substrate.
  • FIG. 9 shows the impedance mismatch at the connection point N when the inductance value of any one of the fifth wire 604, the sixth wire 605, and the seventh wire 606 changes relative to the design value. Indicates a loss.
  • the horizontal axis indicates the change in the inductance value of the wires 604 to 606, and the vertical axis indicates the impedance mismatch loss at the connection point N.
  • FIG. 9 shows the case where the inductance values of the wires 604 to 606 change within the range of ⁇ 0.05 nH with respect to the design value.
  • the solid line graph (triangular mark) shown in FIG. 9 is a connection point for the change in inductance of the fifth wire 604 electrically connecting the drain terminal of the transistor chip 106 and the matching circuit of the fourth internal matching circuit substrate 602.
  • the change in impedance mismatch loss at N is shown. Specifically, if the inductance of the fifth wire 604 changes by a designed value of 0.1 nH to ⁇ 0.05 nH, that is, substantially unavoidable errors that occur in the manufacture of the semiconductor device (for example, dimensional tolerances of the respective parts)
  • the figure shows the change in impedance mismatch loss at the connection point N when it is assumed that the effective inductance value changes in the range of 0.05 to 0.15 nH due to the positioning tolerance of parts, etc.).
  • the dotted line graph (square mark) shown in FIG. 9 is a sixth wire 605 for electrically connecting the fourth internal matching circuit board 602 and the fifth internal matching circuit board 603 (main path pattern 603a).
  • the broken line graph (circle) shown in FIG. 9 is for the change in inductance of the seventh wire 606 that electrically connects the fifth internal matching circuit board 603 (main path pattern 603a) and the output terminal 103.
  • the change in the impedance mismatch loss at the connection point N is shown. Specifically, it is assumed that when the inductance of the seventh wire 606 changes from the designed value of 0.15 nH to ⁇ 0.05 nH, that is, the effective inductance value changes within the range of 0.1 to 0.2 nH. Shows the change in the impedance mismatch loss at the connection point N in the case of FIG. As shown in FIG.
  • both the seventh wire 606 and the eighth wire 607 electrically connect the matching circuit of the fifth internal matching circuit board 603 to the output terminal 103. Therefore, when the positional relationship between the fifth internal matching circuit board 603 and the output terminal 103 changes, the length of the seventh wire 606 changes, and the length of the eighth wire 607 also changes.
  • the broken line graph (circle) shown in FIG. 9 shows the case where the inductance of the seventh wire 606 changes, and the connection point N at the same time when the inductance of the eighth wire 607 changes. Shows the change in the impedance mismatch loss.
  • the fifth internal matching circuit is used to suppress the variation in inductance of the seventh wire 606 which is the wire that most affects the high frequency characteristics of the semiconductor device, that is, the variation in wire length.
  • the substrate 603 and the output terminal 103 are disposed in the semiconductor device in contact with each other.
  • the fifth internal matching circuit board 603 is disposed on the base portion 101 in a state of being in contact with a predetermined position of the ceramic frame body 104 holding the output terminal 103 as shown in FIG. There is.
  • the variation in relative positional relationship between the fifth internal matching circuit substrate 603 and the output terminal 103 can be suppressed, and the variation in length of the seventh wire 606 electrically connecting these can be suppressed.
  • the reactance component at the connection point K between the main path pattern 603a of the fifth internal matching circuit board 603 and the output terminal 103 Is transformed into a positive state, which is an inductive impedance. Therefore, the parts electrically connected by the seventh wire 606 immediately after the connection point K, that is, the fifth internal matching circuit board 603 and the output terminal 103 are substantially brought into contact with each other. Is mounted on the base unit 105.
  • the fifth internal matching circuit substrate 603 closest to the semiconductor element is used as the internal matching circuit substrate for transforming the reactance component of the semiconductor element from an impedance of 0 or less to an inductive impedance.
  • the seventh wire 606 immediately after being transformed to the inductive impedance is disposed inside the package in a state where the parts to be electrically connected are in direct or indirect contact with each other.
  • the input terminal 102 and the output terminal 103 are bonded in advance to the ceramic frame 104, and the positions of the lead terminals in the input terminal 102 and the output terminal 103 are accurately positioned in the ceramic frame 104.
  • each of the ceramic frame body 104 and the fifth internal matching circuit board 603 is formed with accuracy higher than the mounting position accuracy of the component, and the fifth internal matching corresponding to each lead terminal in the output terminal 103
  • the contact surfaces are formed such that the distance between the circuit board 603 and the connection terminals is always constant.
  • the configuration including the transistor chip 106 as the semiconductor element has been described, but the present invention is not limited to such a configuration.
  • the semiconductor element may be any element that performs signal processing, in particular, processing of a high frequency signal.
  • the semiconductor device of Embodiment 1, 2 demonstrated the ceramic package type
  • the input terminal 102 is opposite to the transistor chip 106 side
  • the output terminal 103 is the input terminal on the transistor chip 106 side
  • the output terminal 103 is opposite to the transistor chip 106 side It may be a characteristic of impedance mismatch loss at a side output end or the like.
  • the power gain from the input terminal 102 to the output terminal 103 or the input / output impedance of the semiconductor device itself may be used as an index of the high frequency characteristics of the semiconductor device. That is, the index of the high frequency characteristics of the semiconductor device may be a characteristic represented by a physical quantity that is affected by the variation of the wire length and affects the performance of the semiconductor device that handles high frequency signals.
  • two internal matching circuit boards 107 and 108 are arranged on the signal transmission path on the input side between the input terminal 102 and the transistor chip 106.
  • one third internal matching circuit substrate 601 is arranged on the signal transmission path on the input side between the input terminal 102 and the transistor chip 106, and the transistor chip 106 and the output terminal Fourth and fifth internal matching circuit boards 602 and 603 are disposed on the signal transmission path on the output side between 103 and 103.
  • the arrangement of the internal matching circuit board of the semiconductor device of the present invention is not limited to the arrangement of the first and second embodiments.
  • an external electrically connected to output terminal 103 instead or in addition thereto.
  • an external electrically connected to output terminal 103 In order to match the input impedance of the circuit with the output impedance of the transistor chip 106, at least at least on the signal transmission path between the input terminal 102 and the transistor chip 106 and between the transistor chip 106 and the output terminal 103.
  • One internal matching circuit board may be disposed.
  • the wire that most changes the high frequency characteristics of the semiconductor device when the wire length changes electrically connects the transistor chip 106 and the matching circuit of the first internal matching circuit substrate 107.
  • the third wire 111 to be connected is different depending on the configuration of the transistor chip 106 and the first and second internal matching circuit boards 107 and 108, the material and number of the first to fourth wires 109 to 112, and the like. It is clear that the wire that changes the high frequency properties most may be different from the third wire 111.
  • the input terminal 102 and the matching circuit of the second internal matching circuit board 108 are electrically
  • the first wires 109 connected in series can be wires that most change the high frequency characteristics of the semiconductor device when the wire length changes. That is, it is noted that among the plurality of wires electrically connecting the plurality of parts of the semiconductor device, the wire that most changes the high frequency characteristics of the semiconductor device when the wire length changes differs depending on the configuration of the parts of the semiconductor device. It should.
  • the parts electrically connected by the wire that most changes the high frequency characteristics of the semiconductor device when the wire length changes are in direct or indirect contact with each other. It is disposed inside the package of the semiconductor device.
  • the package In the case of the first embodiment, as shown in FIG. 1, the package is in a state where the first internal matching circuit substrate 107 electrically connected by the third wire 111 and the transistor chip 106 are in direct contact with each other. It is located inside.
  • the fifth internal matching circuit board 603 electrically connected by the seventh wire 606 and the output terminal 103 are indirectly connected via the ceramic frame 104. In contact with the package. That is, in the case of the first and second embodiments, an example in which the parts arranged in contact with each other is one set is described. However, the configuration of the semiconductor device according to the present invention is not limited to one set of parts arranged in contact.
  • FIG. 10 shows a semiconductor device in a configuration in which two sets of parts are in contact with each other.
  • the semiconductor device shown in FIG. 10 as in the first embodiment shown in FIG. 1, first and second signal transmission paths on the input side between the input terminal 102 and the transistor chip (semiconductor element) 106 are provided.
  • Internal matching circuit boards 107 and 108 are provided, and the fourth signal transmission path between the transistor chip (semiconductor element) 106 and the output terminal 103 is provided as in the second embodiment shown in FIG.
  • the first internal matching circuit substrate 107 and the transistor chip 106 are in direct contact with each other. is there. Further, in the signal transmission path on the output side between the transistor chip (semiconductor element) 106 and the output terminal 103, the fifth internal matching circuit substrate 603 and the output terminal 103 make indirect contact through the ceramic frame 104. It is in a state of
  • a configuration example is shown in which the components of the semiconductor element and the internal matching circuit substrate are in direct contact with each other.
  • the position and orientation of the components are unique.
  • other components for example, a spacer or the like
  • the intermediate member ceramic frame 104
  • the output terminal 103 and the ceramic frame body 104 as an intermediate member are integrally formed, and the positions and postures of the output terminal and the internal matching circuit board are uniquely determined.
  • the substrate is substantially in the same state as in direct contact.
  • the third wire 111 electrically connecting the transistor chip 106 and the matching circuit of the first internal matching circuit substrate 107 is the most characteristic that is an index in the high frequency characteristics of the semiconductor device. It is changing.
  • the seventh wire 606 for electrically connecting the matching circuit of the fifth internal matching circuit board 603 and the output terminal 103 is a characteristic serving as an index in the high frequency characteristics of the semiconductor device. Most changed.
  • only the third wire 111 and the seventh wire 606 have been described as being changed beyond the allowable value in the characteristic serving as an index in the high frequency characteristic.
  • the semiconductor device there may be a plurality of wires in the plurality of wires which change as the wire length changes, exceeding the allowable value of the characteristic serving as an index in the high frequency characteristics of the semiconductor device.
  • the maximum value of the impedance mismatch loss caused by the wire length variation of one wire and the maximum value of the impedance mismatch loss caused by the wire length variation of another wire both exceed the allowable value.
  • the components electrically connected by one wire are disposed in contact with each other in the package of the semiconductor device, and the components electrically connected by another wire are also in contact with each other. You may arrange in the state which That is, in the configuration of the semiconductor device of the present disclosure, a plurality of sets of components may be arranged in contact.
  • the components electrically connected by the wires closest to the semiconductor element are connected It may be disposed inside the package in direct or indirect contact so that the length between the terminals is constant.
  • the change in the characteristic that is an indicator of the high frequency characteristic changes depending on the wire
  • the amount may be very small and below the tolerance value. In parts electrically connected by such wires, it is not always necessary to place the parts directly or indirectly in contact with each other.
  • a range of a plurality of wires caused by substantially unavoidable errors for example, dimensional tolerances of parts, positioning tolerances of parts, etc.
  • the parts to which the wires are electrically connected are disposed in the package of the semiconductor device in direct or indirect contact with each other.
  • the second internal matching circuit board 108 and the first internal matching circuit board 108 are disposed between the input terminal 102 (ceramic frame 104) and the second internal matching circuit board 108.
  • the gap between the internal matching circuit board 107, the first internal matching circuit board 107 and the transistor chip 106, and the transistor chip 106 and the output terminal 103 (ceramic frame 104) is eliminated, and these parts are eliminated. It is conceivable to bring all of them into direct contact. That is, a configuration is conceivable in which the internal matching circuit board on the input side and / or the output side and the semiconductor element are mounted in the internal space of the ceramic frame body 104 without a gap.
  • the component mounted on the base portion may not be mounted due to the variation of the dimensions of the previously mounted components, which may narrow the mounting space in the internal space of the ceramic frame.
  • a component electrically connected by at least one wire other than a wire that changes the high frequency characteristics of the semiconductor device beyond the allowable value when the wire length changes It is preferable to arrange them inside the package with a gap therebetween. In particular, it is preferable that components electrically connected by a wire with the smallest amount of change in high frequency characteristics of the semiconductor device due to a change in wire length be disposed inside the package in a separated state.
  • the components electrically connected by the wire that changes the high frequency characteristics of the semiconductor device beyond the allowable value when the wire length changes directly or indirectly. Contact is preferred.
  • the transistor chip 106 and the first internal matching circuit substrate 107 are in direct contact with each other.
  • the fifth internal matching circuit board 603 and the output terminal 103 are indirectly in contact with each other through the ceramic frame body 104.
  • the output terminal 103 and the ceramic frame 104 are integrally formed, and the fifth internal matching circuit board 603 and the output terminal 103 are in a substantially direct contact state.
  • the transistor chip 106 and the first internal matching circuit board 107 are the other component (first internal) with respect to one component (transistor chip 106). If the position and attitude of the matching circuit board 107) are uniquely determined, other members (for example, spacers and the like) may be interposed to indirectly contact the parts connected by the wires.
  • the present invention has such a configuration. It is not limited to That is, a semiconductor element (for example, a transistor chip 106) is provided on a signal transmission path between the input terminal 102 and the output terminal 103, and between the input terminal 102 and the semiconductor element and the semiconductor element and the output terminal 103.
  • the internal matching circuit board may be provided on at least one of the two.
  • the present invention is not limited to such a configuration.
  • the components may be kept in contact with each other by being engaged with each other.
  • a molten paste (or paste applied on the base of the package, as in the transistor chip 106 and the first internal matching circuit substrate 107 of the first embodiment). If the components of the transistor chip 106 and the first internal matching circuit substrate 107 are placed in contact on the solder) and then the paste is cured, the components are displaced before the paste is cured. There may be gaps between parts. However, the amount of displacement of the component until the paste hardens can be controlled to a small fixed amount by adjusting the amount of paste. That is, by controlling the gap between the parts to, for example, about several tens of ⁇ m, the parts can be brought into a substantially in contact state.
  • the semiconductor device of the present disclosure can be applied to various electronic devices such as a mobile communication base station that handles high frequency signals with high output or microwave household appliances such as a microwave oven.

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Abstract

安価に製造でき、高周波特性のバラツキが抑制された半導体デバイスを提供する。 内部整合回路基板（１０７，１０８）が、入力端子（１０２）と半導体素子（１０６）との間の入力側の信号伝送経路、および半導体素子と出力端子（１０３）との間の出力側の信号伝送経路の少なくとも一方の信号伝送経路に配置され、入力端子に接続される外部回路の出力インピーダンスと半導体デバイスの入力インピーダンス、または出力端子に接続される外部回路の入力インピーダンスと半導体デバイスの出力インピーダンスの少なくとも一方を整合させるために設けられ、ワイヤ長が変化すると半導体デバイスの高周波特性が許容値を超えて変化する少なくとも１つのワイヤ（１１１）により電気的に接続される部品同士を接触した状態でパッケージ内部に配置している。

Description

半導体デバイス
　本開示は、半導体素子を備える半導体デバイスに関し、特に、高周波信号を処理する半導体素子と整合回路とを有する半導体デバイスに関する。
　一般的に、高周波信号を処理する半導体素子の入出力インピーダンスは、当該半導体素子に接続される外部回路の入出力インピーダンスと異なっている。例えば、入出力インピーダンスの値が５０Ωの外部回路を、入出力のインピーダンスの値が５０Ωと異なる値を有する半導体素子に接続した場合には、半導体素子と外部回路との間にインピーダンスの不整合が生じる。そのため、半導体デバイスにおいては、高周波用の半導体デバイスの入力側および出力側に、外部回路とのインピーダンスの不整合を解消するために整合回路（以下、単に「整合回路」と称する）が設けられている。
　特に、半導体素子がトランジスタチップであって、その入力電力および出力電力が高い場合には、トランジスタチップのゲート幅が大きくなり、トランジスタチップのインピーダンスが非常に低くなるため、外部回路とのインピーダンスの不整合がより大きくなる。このようなトランジスタチップを含む半導体デバイスにおいては、回路構成によって整合回路損失が大きくなってしまうため、整合回路損失を小さくするために、Ｑ値の高い部品により整合回路を構成するとともに、その整合回路をパッケージの内部に配置する手法が主流になっている。
　パッケージ化された半導体デバイスの内部に設けられた内部整合回路は、波長短縮効果が期待できる高誘電率基板と、高誘電率基板の表面上に導電体パターンが形成された導電体層と、高誘電率基板の裏面上に全面にわたって形成された接地用の導電体層とを有しており、内部整合回路には容量パターンまたはマイクロストリップ線路パターンが構成されている。
　トランジスタチップと内部整合回路、および、パッケージ外部の外部回路に接続するためのリード端子と内部整合回路は、金線などのワイヤによって接続される。このワイヤに高周波信号が流れる場合、ワイヤのインダクタンスを無視できず、ワイヤのインダクタンスが内部整合回路の一部として機能する。そのため、トランジスタチップおよび内部整合回路それぞれの位置ずれ、または、トランジスタチップおよび内部整合回路の寸法公差などを原因としてワイヤの長さが変わると、半導体デバイスの高周波特性、例えば、外部回路と半導体デバイスとの接続点におけるインピーダンスの不整合に起因する損失、および／またはリード端子からトランジスタチップまでの信号伝送路における伝送損失などの高周波特性においてバラツキが生じる。
　上記のような高周波特性のバラツキを低減するために、特許文献１には、トランジスタチップおよび整合回路基板が実装される実装面に予め溝を形成し、その溝によりトランジスタチップおよび整合回路基板を位置決めする方法が開示されている。
　また、特許文献２には、回路基板が実装される実装面に凹部を予め形成し、その凹部に回路基板を埋設する方法が開示されている。
　さらに、特許文献３には、キャリアプレートの表面に形成された凸状の台座上に半導体素子を配置し、台座近傍のキャリアプレートの表面上に整合回路基板が実装される半導体デバイスにおいて、台座が逆台形形状の断面を備える（オーバーハングした側面を備える）構成が開示されている。このように構成することにより、台座が台形形状の断面を備える場合に比べて、整合回路基板の一部が台座に乗り上げた状態でキャリアプレートに実装されることを防止している。
特開平６－２７５７３６ 特開昭６１－２２４３４４ 特開平３－１８５７５１
　しかしながら、上記特許文献１～３の方法は、トランジスタチップおよび整合回路基板が実装される実装面に対して溝または凹部などの位置決めのための基準部を形成する特殊な追加加工を必要とする。当然ながら、このような追加加工によって形成された基準部に基づいてトランジスタチップおよび整合回路基板が位置決めされるため、基準部を形成するための追加加工においては高い加工精度が要求される。
　また、トランジスタチップおよび整合回路基板の実装面に溝または凹部などの基準部を追加加工することにより、その加工された部分周辺の実装面の部分が歪み、トランジスタチップおよび整合回路基板が実装される実装面の部分の平面度が低下する可能性がある。その結果、実装面に対するトランジスタチップおよび整合回路基板の位置決め精度が低下する可能性がある。
　したがって、トランジスタチップおよび整合回路を高精度に位置決めして実装面に実装できるように、当該実装面に対して追加加工する場合、その加工コストは必然的に高くなり、結果として、半導体デバイスは高価になるという問題が発生する。
　そこで、本開示の態様においては、安価に製造できるとともに、高周波特性のバラツキが抑制された半導体デバイスを提供することを課題とする。
　前述の課題を解決するために、本開示の一態様によれば、パッケージを有する半導体デバイスであって、
　パッケージ内部に配置される部品として、
　パッケージ外部の外部回路と信号をやりとりするための入力端子および出力端子と、
　前記入力端子と前記出力端子との間の信号伝送経路上に配置されて信号処理を行う半導体素子と、
　前記入力端子と前記半導体素子との間の入力側の信号伝送経路、および前記半導体素子と前記出力端子との間の出力側の信号伝送経路の少なくとも一方の信号伝送経路に配置され、前記入力端子に接続される外部回路の出力インピーダンスと当該半導体デバイスの入力インピーダンス、または前記出力端子に接続される外部回路の入力インピーダンスと当該半導体デバイスの出力インピーダンスの少なくとも一方を整合させるための内部整合回路基板と、
　部品間を電気的に接続して信号を伝送する複数のワイヤと、を有し、
　前記複数のワイヤにおいて、ワイヤ長が変化すると半導体デバイスの高周波特性が許容値を超えて変化する少なくとも１つのワイヤにより電気的に接続される部品同士を直接的または間接的に接触した状態でパッケージ内部に配置している。
　本開示の態様によれば、ワイヤ長が変化すると半導体デバイスの高周波特性を許容値を超えて変化させる少なくとも１つのワイヤが電気的に接続する部品同士を接触させることにより、当該半導体デバイスにおけるワイヤのワイヤ長のバラツキを抑制することができる。その結果、半導体デバイスを安価に製造することが可能となり、高周波特性のバラツキが抑制された優れた特性を有する半導体デバイスを提供することができる。
本開示における実施の形態１の半導体デバイスの上面図 本開示における実施の形態１の半導体デバイスの断面図 本開示における実施の形態１の半導体デバイスの等価回路図 本開示における実施の形態１の半導体デバイスの入力インピーダンスの説明図 本開示における実施の形態１のワイヤのインダクタンス値の変化とインピーダンスの不整合損失との関係を示す図 本開示における実施の形態２の半導体デバイスの上面図 本開示における実施の形態２の半導体デバイスの等価回路図 本開示における実施の形態２の半導体デバイスの出力インピーダンスの説明図 本開示における実施の形態２のワイヤのインダクタンス値の変化とインピーダンスの不整合損失との関係を示す図 本開示における別の実施の形態を示す半導体デバイスの上面図
　本開示に係る第１の観点の半導体デバイスは、
　パッケージを有する半導体デバイスであって、
　パッケージ内部に配置される部品として、
　パッケージ外部の外部回路と信号をやりとりするための入力端子および出力端子と、
　前記入力端子と前記出力端子との間の信号伝送経路上に配置されて信号処理を行う半導体素子と、
　前記入力端子と前記半導体素子との間の入力側の信号伝送経路、および前記半導体素子と前記出力端子との間の出力側の信号伝送経路の少なくとも一方の信号伝送経路に配置され、前記入力端子に接続される外部回路の出力インピーダンスと当該半導体デバイスの入力インピーダンス、または前記出力端子に接続される外部回路の入力インピーダンスと当該半導体デバイスの出力インピーダンスの少なくとも一方を整合させるための内部整合回路基板と、
　部品間を電気的に接続して信号を伝送する複数のワイヤと、を有し、
　前記複数のワイヤにおいて、ワイヤ長が変化すると半導体デバイスの高周波特性が許容値を超えて変化する少なくとも１つのワイヤにより電気的に接続される部品同士を直接的または間接的に接触した状態でパッケージ内部に配置している。
　このように構成された第１の観点の半導体デバイスは、低コストで製造することが可能となり、高周波特性のバラツキを抑制することができる。
　本開示に係る第２の観点の半導体デバイスは、前記の第１の観点において、前記半導体素子のリアクタンス成分が０以下のインピーダンスを、前記ワイヤのインダクタンスと前記内部整合回路基板の整合回路とにより変成して、前記入力端子に接続される外部回路の出力インピーダンスまたは前記出力端子に接続される外部回路の入力インピーダンスと整合させるよう構成されており、
　前記半導体素子のリアクタンス成分を０以下のインピーダンスから誘導性のインピーダンスへ変成するワイヤにおいて、前記半導体素子に最も近いワイヤが電気的に接続する部品同士を直接的または間接的に接触した状態でパッケージ内部に配置してもよい。
　本開示に係る第３の観点の半導体デバイスは、前記の第１の観点において、前記半導体素子のリアクタンス成分が０以下のインピーダンスを、前記ワイヤのインダクタンスと前記内部整合回路基板の整合回路により変成して、前記入力端子に接続される外部回路の出力インピーダンスまたは前記出力端子に接続される外部回路の入力インピーダンスと整合させるよう構成されており、
　前記半導体素子のリアクタンス成分を０以下のインピーダンスから誘導性のインピーダンスへ変成する前記内部整合回路基板において、前記半導体素子に最も近い内部整合回路基板によって誘導性のインピーダンスへ変成された直後のワイヤが電気的に接続する部品同士を直接的または間接的に接触した状態でパッケージ内部に配置してもよい。
　本開示に係る第４の観点の半導体デバイスにおいては、前記の第１の観点における前記内部整合回路基板が、
　前記入力端子と前記半導体素子との間の入力側の信号伝送経路に配置され、入力側のインピーダンスを整合させるための入力側内部整合回路基板と、
　前記半導体素子と前記出力端子との間の出力側の信号伝送経路に配置され、出力側のインピーダンスを整合させるための出力側整合回路基板と、を含み、
　前記半導体素子と前記入力側内部整合回路基板とが直接的または間接的に接触し、
　前記出力側内部整合回路基板と前記出力端子とが直接的または間接的に接触した状態でパッケージ内部に配置されてもよい。
　本開示に係る第５の観点の半導体デバイスは、前記の第１の観点における前記複数のワイヤにおいて、ワイヤ長が変化すると半導体デバイスの高周波特性が許容値を超えて変化する特性を有するワイヤ以外の少なくとも１つのワイヤによって電気的に接続されている部品同士が、離れた状態でパッケージ内部に配置されてもよい。
　本開示に係る第６の観点の半導体デバイスは、前記の第１から第５の観点のいずれかの観点において、前記半導体素子としてトランジスタチップを有し、
　前記トランジスタチップのゲートが入力端子側であって、
　前記トランジスタチップのドレインが出力端子側であってもよい。
　本開示に係る第７の観点の半導体デバイスは、前記の第１から第６の観点のいずれかの観点において、半導体デバイスの高周波特性の指標が、前記入力端子における入力端若しくは出力端、または出力端子における入力端若しくは出力端のインピーダンスの不整合損失であってもよい。
　本開示に係る第８の観点の半導体デバイスは、前記の第１から第６の観点のいずれかの観点において、半導体デバイスの高周波特性の指標が、入力端子と半導体素子との間または半導体素子と出力端子との間の信号伝送経路の伝送損失であってもよい。
　本開示に係る第９の観点の半導体デバイスは、前記の第１から第６の観点のいずれかの観点において、半導体デバイスの高周波特性の指標が、入力端子から出力端子までの電力利得であってもよい。
　以下、本開示の半導体デバイスに係る実施の形態として、半導体素子としてのトランジスタチップをパッケージ内に有する半導体デバイスについて、添付の図面を参照しながら説明する。なお、本開示の半導体デバイスは、以下の実施の形態に記載した半導体デバイスの構成に限定されるものではなく、以下の実施の形態において説明する技術的思想と同等の技術的思想に基づいて構成される装置を含むものである。
（実施の形態１）
　以下、本開示に係る実施の形態１の半導体デバイスを添付の図面を参照しながら説明する。
　図１は、実施の形態１の半導体デバイスの上面図である。図２は、図１に示す半導体デバイスの断面図である。
　図１と図２に示すように、実施の形態１の半導体デバイスは、部品が実装されるベース部１０１と、ベース部１０１上に配置されて部品が実装される領域をベース部１０１上に明確に限定するセラミック枠体１０４と、セラミック枠体１０４上に配置された入力端子１０２および出力端子１０３とを有する。これらのベース部１０１、セラミック枠体１０４、入力端子１０２、および出力端子１０３によって構成される半導体デバイスのパッケージ内には、すなわち、ベース部１０１上においてセラミック枠体１０４によって囲まれた領域には、パッケージ内部に配置される部品として、半導体素子としてのトランジスタチップ１０６と、第１の内部整合回路基板１０７と、第２の内部整合回路基板１０８とが実装されている。実施の形態１の半導体デバイスにおいては、第１の内部整合回路基板１０７と第２の内部整合回路基板１０８が、入力端子１０２とトランジスタチップ１０６との間に設けられた入力側内部整合回路基板である。
　ベース部１０１は、円弧形状に切り込まれた部分を有する切欠き１０５を備え、この切欠き１０５を介して他の部材にねじ止めされて、当該半導体デバイスがモジュール実装される。
　入力端子１０２および出力端子１０３は、パッケージ外部の外部回路（図示せず）と信号をやりとりするための端子であって、外部回路とパッケージ内部の部品とを電気的に接続する。
　トランジスタチップ１０６は、例えば、Ｓｉ－ＬＤＭＯＳ、または、ＧａＡｓ、ＧａＮなどの半導体を用いた高周波信号を増幅するための半導体チップ等によって構成されている。また、トランジスタチップ１０６は、入力端子１０２と出力端子１０３との間の信号伝送経路上に配置されている。さらに、実施の形態１におけるトランジスタチップ１０６は、その裏面が、ベース部１０１上に配置され、例えば、ペーストまたははんだ等の固着手段を介して接合されている。さらにまた、トランジスタチップ１０６のソース端子は、例えば、裏面に形成された導電体層、貫通ビア、またはワイヤなどを介してベース部１０１に電気的に接続されている。
　第１および第２の内部整合回路基板１０７、１０８は、例えば、アルミナまたは酸化チタンなどからなる高誘電率セラミック基板の表面と裏面とに導電体層のパターンを形成することによって構成されている。
　また、実施の形態１の半導体デバイスにおいては、第１および第２の内部整合回路基板１０７、１０８が、トランジスタチップ１０６の入力インピーダンスと、入力端子１０２に接続された外部回路の出力インピーダンスとの整合をとるために、入力端子１０２とトランジスタチップ１０６との間の入力側の信号伝送経路上に配設されている。入力端子１０２とトランジスタチップ１０６との間の入力側の信号伝送経路において、第１の内部整合回路基板１０７がトランジスタチップ１０６側に配置され、第２の内部整合回路基板１０８が入力端子１０２側に配置されている。さらに、第１および第２の内部整合回路基板１０７、１０８は、それぞれの裏面が、例えば、導電ペースト、はんだ等によってベース部１０１に接合されている。すなわち、第１および第２の内部整合回路基板１０７、１０８のそれぞれの裏面に形成された導電体層とベース部１０１とが電気的に接続されている。
　図１に示すように、入力端子１０２と第２の内部整合回路基板１０８の表面上の導電体層パターンとが、金線などの複数の第１のワイヤ１０９によって電気的に接続されている。
　また、第１の内部整合回路基板１０７の表面上の導電体層パターンと第２の内部整合回路基板１０８の表面上の導電体層パターンとが、複数の第２のワイヤ１１０によって電気的に接続されている。
　さらに、第１の内部整合回路基板１０７の表面上の導電体層パターンとトランジスタチップ１０６のゲート端子とが、複数の第３のワイヤ１１１によって電気的に接続されている。
　そして、トランジスタチップ１０６のドレイン端子と出力端子１０３とが、複数の第４のワイヤ１１２によって電気的に接続されている。
　また、実施の形態１の半導体デバイスは、図１に示すように、第１の内部整合回路基板１０７とトランジスタチップ１０６の部品同士が直接的に接触した状態でベース部１０１上に実装されている。
　なお、第１の内部整合回路基板１０７とトランジスタチップ１０６のそれぞれの接触面は、それぞれの部品の外側表面であり、それぞれの外側表面における予め設定された所定位置である。実施の形態１の構成においては、第３のワイヤ１１１により接続される第１の内部整合回路基板１０７の導電体層パターンの接続箇所とトランジスタチップ１０６のゲート端子とを結ぶ直線を上から見た線に交差する面がそれぞれの部品の接触面となっている。
　以下、実施の形態１の半導体デバイスにおいて、第３のワイヤ１１１により接続される第１の内部整合回路基板１０７とトランジスタチップ１０６が直接的に接触されて、当該半導体デバイスが構成されている理由について説明する。なお、以下の説明においては、半導体デバイスの入力端子１０２に接続される外部回路のインピーダンスを５０Ωとする。
　図３は、図１および図２に示した実施の形態１の半導体デバイスの等価回路を示している。図３における各要素においては、図１および図２に示した実施の形態１の半導体デバイスの各構成要素の番号を付している。
　第１、第２の内部整合回路基板１０７、１０８は、上記のように、高誘電率基板の表面と裏面とに導電体層のパターンが形成されることによって構成されているため、平行平板型の容量素子として機能する。第１、第２の内部整合回路基板１０７、１０８の裏面の導電体層と電気的に接続されたベース部１０１が接地されているため、第１、第２の内部整合回路基板１０７、１０８は、平行平板コンデンサであり、図３に示すように、並列接続された容量素子とみなすことができる。
　また、第１～第４のワイヤ１０９～１１２は高周波信号（高周波電力）を伝送するため、各ワイヤ１０９～１１２のインダクタンス成分を無視することができない。そのため、図３の等価回路に示すように、第１～第４のワイヤ１０９～１１２を、インダクタンスとみなしている。
　さらに、入力端子１０２および出力端子１０３は、ベース部１０１が接地されるため、セラミック枠体１０４上のマイクロストリップ線路とみなすことができる。
　図４は、図３の等価回路に示した複数の部品間の接続点Ａ～Ｆそれぞれにおいて、トランジスタチップ１０６側をみたインピーダンスをスミスチャート上に示している。図４は、一例として、トランジスタチップ１０６の入力インピーダンスが（２．０００+ｊ０）Ω、信号周波数が２ＧＨｚの場合を示している。すなわち、トランジスタチップ１０６のインピーダンスにおけるリアクタンス成分は０以下となっている。
　まず、トランジスタチップ１０６と第３のワイヤ１１１との接続点Ａからトランジスタチップ１０６側をみたインピーダンスは、トランジスタチップ１０６の入力インピーダンスそのものであるため、図４において点Ａで示す（２．０００+ｊ０）Ωであった。
　次に、一例として、第３のワイヤ１１１のインダクタンス値が０．５ｎＨである場合、第３のワイヤ１１１と第１の内部整合回路基板１０７の整合回路との接続点Ｂからトランジスタチップ１０６側をみたインピーダンスは、図４において点Ｂで示す（２．０００+ｊ６．２８３）Ωであった。
　また、一例として、第１の内部整合回路基板１０７の容量値が１０ｐＦである場合、第１の内部整合回路基板１０７の整合回路と第２のワイヤ１１０との接続点Ｃからトランジスタチップ１０６側をみたインピーダンスは、図４において点Ｃで示す（１８．６１４+ｊ７．６２７）Ωであった。
　さらに、一例として、第２のワイヤ１１０のインダクタンス値が１．３ｎＨである場合、第２のワイヤ１１０と第２の内部整合回路基板１０８の整合回路との接続点Ｄからトランジスタチップ１０６側をみたインピーダンスは、図４において点Ｄで示す（１８．６１４+ｊ２３．９６４）Ωであった。
　さらにまた、一例として、第２の内部整合回路基板１０８の容量値が２．３ｐＦである場合、第２の内部整合回路基板１０８の整合回路と第１のワイヤ１０９との接続点Ｅからトランジスタチップ１０６側をみたインピーダンスは、図４において点Ｅで示す（４８．４８４－ｊ６．８９７）Ωであった。
　そして、一例として、第１のワイヤ１０９のインダクタンス値が０．５ｎＨである場合、第１のワイヤ１０９と入力端子１０２との接続点Ｆからトランジスタチップ１０６側をみたインピーダンスは、図４において点Ｆで示す（４８．４８４－ｊ０．６１４）Ωであり、ほぼ５０Ωであった。この５０Ωは、本例示における半導体デバイスの入力端子１０２に接続される外部回路のインピーダンスとほぼ等しく、これにより半導体デバイスと外部回路との間のインピーダンスの整合をとることができる。
　なお、ワイヤのインダクタンス値は、ワイヤの長さ、ワイヤの本数、ワイヤ間の距離を変更することによって調整することができる。
　また、第１および第２の内部整合回路基板１０７、１０８それぞれの容量値は、高誘電率基板の比誘電率、高誘電率基板の厚さ、その表面および裏面に形成された導電体層の面積を変更することによって調整することができる。
　図５は、第１のワイヤ１０９、第２のワイヤ１１０、第３のワイヤ１１１のいずれか一つのインダクタンス値が、設計値に対して変化したときにおける、接続点Ｆでのインピーダンスの不整合損失を示している。図５において、横軸がワイヤ１０９～１１１のインダクタンス値の変化を示し、縦軸が接続点Ｆでのインピーダンスの不整合損失を示している。なお、図５は、ワイヤ１０９～１１１のインダクタンス値が設計値に対して±０．１ｎＨの範囲内で変化した場合を示している。
　なお、ここで言う設計値とは、トランジスタチップ１０６の入力インピーダンスと、入力端子１０２に接続される外部回路の出力インピーダンスとを整合させることができる、設計上（計算上）のワイヤのインダクタンス値をいう。また、半導体デバイスの高周波特性を示す指標の一例として、接続点Ｆでのインピーダンスの不整合損失の特性が用いられている。このインピーダンスの不整合損失は、接続点Ｆでの反射係数をΓとした場合、－１０×log（１―Γ２）により、計算することができる。
　図５に示す破線のグラフ（丸印）は、入力端子１０２と第２の内部整合回路基板１０８の整合回路とを電気的に接続する第１のワイヤ１０９のインダクタンスの変化に対する接続点Ｆでのインピーダンスの不整合損失の変化を示している。具体的には、第１のワイヤ１０９のインダクタンスが、設計値０．５ｎＨから±０．１ｎＨの範囲内で変化する場合、すなわち、半導体デバイスの製造において生じる実質的に不可避な誤差（例えば、部品の寸法公差、部品の位置決め公差など）によって実効的なインダクタンス値が０．４～０．６ｎＨの範囲内で変化すると想定した場合における、接続点Ｆでのインピーダンスの不整合損失の変化を示している。
　また、図５に示す点線のグラフ（四角印）は、第２の内部整合回路基板１０８の整合回路と第１の内部整合回路基板１０７の整合回路とを電気的に接続する第２のワイヤ１１０のインダクタンスの変化に対する接続点Ｆでのインピーダンスの不整合損失の変化を示している。具体的には、第２のワイヤ１１０のインダクタンスが、設計値１．３ｎＨに対して±０．１ｎＨの範囲内で変化する場合、すなわち、実効的なインダクタンス値が１．２～１．４ｎＨの範囲内で変化すると想定した場合における、接続点Ｆでのインピーダンスの不整合損失の変化を示している。
　さらに、図５に示す実線のグラフ（三角印）は、第１の内部整合回路基板１０７の整合回路とトランジスタチップ１０６とを電気的に接続する第３のワイヤ１１１のインダクタンスの変化に対する接続点Ｆでのインピーダンスの不整合損失の変化を示している。具体的には、第３のワイヤ１１１のインダクタンスが、設計値０．５ｎＨに対して±０．１ｎＨの範囲内で変化する場合、すなわち、実効的なインダクタンス値が０．４～０．６ｎＨの範囲内で変化すると想定した場合における、接続点Ｆでのインピーダンスの不整合損失の変化を示している。
　図５に示すように、ワイヤのインダクタンス値が変化した場合、インピーダンスの不整合損失に対する影響は、第３のワイヤ１１１が他のワイヤに比べて著しく大きい。すなわち、第３のワイヤ１１１のインダクタンスのバラツキは、他のワイヤに比べて、半導体デバイスの高周波特性のバラツキに大きく寄与することが理解できる。
　第３のワイヤ１１１のインダクタンスのバラツキは、主に、第３のワイヤ１１１の長さのバラツキによって生じる。第３のワイヤ１１１の長さのバラツキは、主に、第３のワイヤ１１１を介して互いに電気的に接続される第１の内部整合回路基板１０７とトランジスタチップ１０６との間の相対的な位置関係のバラツキを原因として生じる。
　そこで、実施の形態１の半導体デバイスにおいては、第１の内部整合回路基板１０７とトランジスタチップ１０６との間の相対的な位置関係のバラツキを抑制するために、図１に示すように、第１の内部整合回路基板１０７とトランジスタチップ１０６とが接触した状態でベース部１０１上に配置されている。
　具体的には、トランジスタチップ１０６、第１の内部整合回路基板１０７、および第２の内部整合回路基板１０８は、上記したように、例えば、ペーストまたははんだ等を介してベース部１０１に接合される。例えば、溶融状態のペーストをベース部１０１上に塗布し、その塗布されたペースト上に、トランジスタチップ１０６と第１の内部整合回路基板１０７とが互いに接触した状態で配置される。このように接触した状態でペーストを硬化させることにより、トランジスタチップ１０６と第１の内部整合回路基板１０７とが確実に接触した状態で半導体デバイスのパッケージ内部に配置される。
　トランジスタチップ１０６と第１の内部整合回路基板１０７とが互いに接触した状態で半導体デバイスのパッケージ内部に配置されることにより、トランジスタチップ１０６と第１の内部整合回路基板１０７との間の相対的な位置関係のバラツキを、トランジスタチップ１０６と第１の内部整合回路基板１０７とが離れた状態でパッケージ内部に配置される場合に比べて大幅に抑制することができる。すなわち、トランジスタチップ１０６と第１の内部整合回路基板１０７のそれぞれがベース部１０１に対する位置にバラツキが生じても、トランジスタチップ１０６と第１の内部整合回路基板１０７との間の相対的な位置関係は変わらない。その結果、トランジスタチップ１０６と第１の内部整合回路基板１０７の整合回路とを電気的に接続する第３のワイヤ１１１の長さのバラツキを抑制することができる。その結果、第３のワイヤ１１１の長さのバラツキによって生じる半導体デバイスの高周波特性のバラツキを抑制することができる。
　実施の形態１によれば、ベース部１０１を加工することなく、すなわち安価に、高周波特性のバラツキが抑制された半導体デバイスを提供することができる。
（実施の形態２）
　次に、本開示に係る実施の形態２の半導体デバイスについて添付の図面を参照して説明する。図６は、本開示に係る実施の形態２の半導体デバイスの上面図である。図６において、前述の実施の形態１と実質的に同一の機能、構成を有する要素には同じ番号を付与している。
　実施の形態２の半導体デバイスにおいて、ベース部１０１、入力端子１０２、出力端子１０３、セラミック枠体１０４、トランジスタチップ１０６、第１のワイヤ１０９、第２のワイヤ１１０、および第３のワイヤ１１１における要素は、前述の実施の形態１の半導体デバイスにおける要素と機能および構成において同様であるため、実施の形態２においてそれらの説明は省略する。
　実施の形態２の半導体デバイスにおいては、実施の形態１における第１および第２の内部整合回路基板１０７、１０８における整合回路（導電体層パターン）と同様の整合回路１０７ａ、１０８ａが１つの基板上に形成されて第３の整合回路基板６０１が構成されている。この第３の整合回路基板６０１は、入力端子１０２とトランジスタチップ１０６との間の入力側の信号伝送経路上に設けられている。また、実施の形態２の半導体デバイスは、トランジスタチップ１０６と出力端子１０３との間の出力側の信号伝送経路上に、第４の内部整合回路基板６０２と第５の内部整合回路基板６０３とが設けられている。トランジスタチップ１０６と出力端子１０３との間の出力側の信号伝送経路において、第４の内部整合回路基板６０２がトランジスタチップ１０６側に配置され、第５の内部整合回路基板６０３が出力端子１０３側に配置されている。
　また、実施の形態２の半導体デバイスにおいて、第３、第４、および第５の内部整合回路基板６０１、６０２、６０３は、その裏面が、例えば、導電ペースト、またははんだ等によってベース部１０１に接合されている。
　第４の内部整合回路基板６０２は、例えば、アルミナまたは酸化チタンなどからなる高誘電率セラミック基板の表面に導電体層のパターンを形成するとともに、裏面全体に導電体層を形成することによって構成されている。
　第５の内部整合回路基板６０３は、高誘電率セラミック基板の表面に導電体層のパターンを形成するとともに裏面全体に導電体層を形成することによって構成されている。具体的には、高誘電率セラミック基板の表面上に、マイクロストリップ線路として利用される主経路パターン６０３ａと、並列容量として利用されるアイランドパターン６０３ｂとが形成されている。
　また、第４の内部整合回路基板６０２の表面上の導電体層パターンは、金線などの複数の第５のワイヤ６０４によってトランジスタチップ１０６のドレイン端子に電気的に接続されている。さらに、第４の内部整合基板６０２の表面上の導電体層パターンは、複数の第６のワイヤ６０５によって第５の内部整合回路基板６０３の主経路パターン６０３ａに電気的に接続されている。すなわち、第４の内部整合回路基板６０２の表面上の導電体層パターンは、マイクロストリップ線路として機能する。
　第５の内部整合回路基板６０３の主経路パターン６０３ａは、複数の第７のワイヤ６０６によって出力端子１０３と電気的に接続されることにより、また、複数の第６のワイヤ６０５によって第４の内部整合回路基板６０２の表面上の導電体層パターンと電気的に接続されることにより、マイクロストリップ線路として機能する。
　第５の内部整合回路基板６０３のアイランドパターン６０３ｂは、複数の第８のワイヤ６０７によって出力端子１０３と電気的に接続されることにより、また、第５の内部整合回路基板６０３の裏面の導電体層との間に生じる平行平板型の容量により、並列容量として機能する。
　図７は、図６に示した実施の形態２の半導体デバイスの等価回路を示している。なお、図７においては、入力端子１０２からトランジスタチップ１０６までの入力側の信号伝送経路の回路は、前述の実施の形態１において図３に示した等価回路と同じであるため、ここでは省略している。
　第５～第８のワイヤ６０４～６０７は、高周波信号を伝送するため、図７に示すように、インダクタンスとみなすことができる。
　第４の内部整合回路基板６０２の表面上の導電体パターンは、前述したようにマイクロストリップ線路として機能する。
　第５の内部整合回路基板６０３の主経路パターン６０３ａは、前述したようにマイクロストリップ線路として機能する。
　第５の内部整合経路基板６０３のアイランドパターン６０３ｂは、前述したように並列容量として機能する。
　なお、図７の等価回路に示すように、実施の形態２の半導体デバイスにおいては、出力端子１０３に電気的に接続される外部回路が、出力端子１０３に一端が接続される直列のインダクタ７０１と、このインダクタ７０１の他端に接続された並列の容量７０２とを有する。インダクタ７０１と容量７０２との接続点Ｎからトランジスタチップ１０６をみたインピーダンスが５０Ωになるように、実施の形態２の半導体デバイスは構成されている。
　図８は、図７の等価回路に示した複数の部品間の接続点Ｇ～Ｎそれぞれにおいて、トランジスタチップ１０６側をみたインピーダンスをスミスチャート上に示している。図８は、一例として、トランジスタチップ１０６の出力インピーダンスが（２．０００－ｊ６．０００）Ω、信号周波数が２ＧＨｚの場合を示している。すなわち、トランジスタチップ１０６のインピーダンスにおけるリアクタンス成分は０以下である負となっている。
　まず、トランジスタチップ１０６と第５のワイヤ６０４との接続点Ｇからトランジスタチップ１０６側をみたインピーダンスは、トランジスタチップ１０６の出力インピーダンスそのものであるため、図８において点Ｇで示す（２．０００－ｊ６．０００）Ωである。
　次に、一例として、第５のワイヤ６０４のインダクタンス値が０．１ｎＨである場合、第５のワイヤ６０４と第４の内部整合回路基板６０２の整合回路との接続点Ｈからトランジスタチップ１０６側をみたインピーダンスは、図８において点Ｈで示す（２．０００－ｊ４．７４３）Ωであった。
　また、一例として、第４の内部整合回路基板６０２のマイクロストリップ線路の特性インピーダンスが１０Ωであって、２ＧＨｚにおける位相回転量が８°である場合、第４の内部整合回路基板６０２の整合回路と第６のワイヤ６０５との接続点Ｉからトランジスタチップ１０６側をみたインピーダンスは、図８において点Ｉで示す（１．７９１－ｊ３．１７７）Ωであった。
　さらに、一例として、第６のワイヤ６０５のインダクタンス値が０．１ｎＨである場合、第６のワイヤ６０５と第５の内部整合回路基板６０３の整合回路との接続点Ｊからトランジスタチップ１０６側をみたインピーダンスは、図８において点Ｊで示す（１．７９１－ｊ１．９２０）Ωであった。
　さらにまた、一例として、第５の内部整合回路基板６０３ａのマイクロストリップ線路の特性インピーダンスが５Ωであって、２ＧＨｚにおける位相回転量が３５°である場合、第５の内部整合回路基板６０３の整合回路と第７のワイヤ６０６との接続点Ｋからトランジスタチップ１０６側をみたインピーダンスは、図８において点Ｋで示す（１．５９６＋ｊ０．９３１）Ωであった。
　加えて、一例として、第７のワイヤ６０６のインダクタンス値が０．１５ｎＨである場合、第７のワイヤ６０６と出力端子１０３との接続点Ｌからトランジスタチップ１０６側をみたインピーダンスは、図８において点Ｌで示す（１．５９６＋ｊ２．８１６）Ωであった。
　加えてまた、一例として、第８のワイヤ６０７のインダクタンス値（図６に示す２本の第８のワイヤ６０７の合計インダクタンス値）が０．１５ｎＨであって、アイランドパターン６０３ｂの実効的な容量値が１３．５ｐＦである場合、第８のワイヤ６０７と出力端子１０３との接続点Ｍからトランジスタチップ１０６側をみたインピーダンスは、図８において点Ｍで示す（６．４５９＋ｊ０．８２３）Ωであった。
　そして、一例として、パッケージ外部の外部回路において、直列のインダクタ７０１のインダクタンス値が１．２５ｎＨであって、並列の容量７０２の容量値が４．２ｐＦである場合、インダクタ７０１と容量７０２との接続点Ｎからトランジスタチップ１０６側をみたインピーダンスは、図８において点Ｎで示す（４８．７６１－ｊ０．７１０）Ωであった。この結果、接続点Ｎからトランジスタチップ１０６側をみたインピーダンスは、外部回路のインピーダンスである５０Ωに略等しい値となった。
　なお、ワイヤのインダクタンス値は、ワイヤの長さ、ワイヤの本数、ワイヤ間の距離を変更することによって調整することができる。
　また、アイランドパターン６０３ｂの容量値は、第５の内部整合回路基板６０３の高誘電率セラミック基板の比誘電率および厚さと、導電体層パターンの面積とによって調整することができる。
　さらに、第４、第５の内部整合回路基板６０２、６０３の高誘電率セラミック基板のそれぞれの材料および厚さが同一である場合には、それぞれの整合回路（導電体層パターン）を一つの高誘電率セラミック基板上に形成してもよい。
　図９は、第５のワイヤ６０４、第６のワイヤ６０５、および第７のワイヤ６０６のいずれか一つのインダクタンス値が、設計値に対して変化したときにおける、接続点Ｎでのインピーダンスの不整合損失を示している。図９において、横軸がワイヤ６０４～６０６のインダクタンス値の変化を示し、縦軸が接続点Ｎでのインピーダンスの不整合損失を示している。なお、図９は、ワイヤ６０４～６０６のインダクタンス値が設計値に対して±０．０５ｎＨの範囲内で変化した場合を示している。
　図９に示す実線のグラフ（三角印）は、トランジスタチップ１０６のドレイン端子と第４の内部整合回路基板６０２の整合回路とを電気的に接続する第５のワイヤ６０４のインダクタンスの変化に対する接続点Ｎでのインピーダンスの不整合損失の変化を示している。具体的には、第５のワイヤ６０４のインダクタンスが、設計値０．１ｎＨから±０．０５ｎＨ変化する場合、すなわち、半導体デバイスの製造において生じる実質的に不可避な誤差（例えば、部品それぞれの寸法公差、部品の位置決め公差など）によって実効的なインダクタンス値が０．０５～０．１５ｎＨの範囲内で変化すると想定した場合における、接続点Ｎでのインピーダンスの不整合損失の変化を示している。
　また、図９に示す点線のグラフ（四角印）は、第４の内部整合回路基板６０２と第５の内部整合回路基板６０３（主経路パターン６０３ａ）とを電気的に接続する第６のワイヤ６０５のインダクタンスの変化に対する接続点Ｎでのインピーダンスの不整合損失の変化を示している。具体的には、第６のワイヤ６０５のインダクタンスが、設計値０．１ｎＨから±０．０５ｎＨ変化する場合、すなわち、実効的なインダクタンス値が０．０５～０．１５ｎＨの範囲内で変化すると想定した場合における、接続点Ｎでのインピーダンスの不整合損失の変化を示している。
　さらに、図９に示す破線のグラフ（丸印）は、第５の内部整合回路基板６０３（主経路パターン６０３ａ）と出力端子１０３とを電気的に接続する第７のワイヤ６０６のインダクタンスの変化に対する接続点Ｎでのインピーダンスの不整合損失の変化を示している。具体的には、第７のワイヤ６０６のインダクタンスが、設計値０．１５ｎＨから±０．０５ｎＨ変化する場合、すなわち、実効的なインダクタンス値が０．１～０．２ｎＨの範囲内で変化すると想定した場合における、接続点Ｎでのインピーダンスの不整合損失の変化を示している。なお、図６に示したように、第７のワイヤ６０６と第８のワイヤ６０７はともに、第５の内部整合回路基板６０３の整合回路と出力端子１０３とを電気的に接続する。そのため、第５の内部整合回路基板６０３と出力端子１０３との間の位置関係が変化すると、第７のワイヤ６０６の長さが変化するとともに、第８のワイヤ６０７の長さも変化する。
　したがって、図９に示した破線のグラフ（丸印）は、第７のワイヤ６０６のインダクタンスが変化した場合を示すとともに、同様に第８のワイヤ６０７のインダクタンスが変化した場合における、接続点Ｎでのインピーダンスの不整合損失の変化を示している。
　図９に示すように、ワイヤのインダクタンス値が変化した場合、インピーダンスの不整合損失に対する影響は、第７のワイヤ６０６が他のワイヤに比べて大きいことが理解できる。すなわち、第７のワイヤ６０６のインダクタンスのバラツキは、他のワイヤに比べて、半導体デバイスの高周波特性のバラツキに大きく寄与する。
　そこで、実施の形態２の場合、半導体デバイスの高周波特性に最も影響を与えるワイヤである第７のワイヤ６０６のインダクタンスのバラツキ、すなわち、ワイヤ長のバラツキを抑制するために、第５の内部整合回路基板６０３と出力端子１０３とが接触した状態で半導体デバイス内に配置されている。厳密に言えば、第５の内部整合回路基板６０３は、図６に示したように、出力端子１０３を保持するセラミック枠体１０４の所定の位置に接触した状態でベース部１０１上に配置されている。これにより、第５の内部整合回路基板６０３と出力端子１０３との間の相対的な位置関係のバラツキを抑制することができ、これらを電気的に接続する第７のワイヤ６０６の長さのバラツキを抑制することができる。その結果、第７のワイヤ６０６の長さのバラツキによって生じる半導体デバイスの高周波特性のバラツキを抑制することができる。
　実施の形態２の半導体デバイスの構成において、図７および図８を用いて説明したように、第５の内部整合回路基板６０３の主経路パターン６０３ａと出力端子１０３との接続点Ｋにおいて、リアクタンス成分が誘導性のインピーダンスである正の状態に変成されている。したがって、この接続点Ｋの直後にある第７のワイヤ６０６により電気的に接続されている部品同士、すなわち、第５の内部整合回路基板６０３と出力端子１０３とを実質的に接触状態となるようにベース部１０５上に実装されている。すなわち、実施の形態２の半導体デバイスにおいては、半導体素子のリアクタンス成分を０以下のインピーダンスから誘導性のインピーダンスへ変成する内部整合回路基板において、半導体素子に最も近い第５の内部整合回路基板６０３によって誘導性のインピーダンスへ変成された直後の第７のワイヤ６０６が電気的に接続する部品同士を直接的または間接的に接触した状態でパッケージ内部に配置している。
　実施の形態２の構成においては、入力端子１０２および出力端子１０３がセラミック枠体１０４に予め接合されており、入力端子１０２および出力端子１０３における各リード端子の位置がセラミック枠体１０４において精度高く位置が確定されている。また、それぞれのセラミック枠体１０４および第５の内部整合回路基板６０３はそれぞれが部品の実装位置精度よりも高い精度で形成されており、出力端子１０３における各リード端子と対応する第５の内部整合回路基板６０３における接続端子との距離が常に一定となるよう互いの接触面が形成されている。
　実施の形態２の構成によれば、前述の実施の形態１と同様に、ベース部１０１を加工することなく、すなわち、安価に、高周波特性のバラツキが抑制された半導体デバイスを提供することができる。
　なお、本開示においては、２つの実施の形態を挙げて説明したが、本発明はこれらの２つの実施の形態の構成に限定されるものではなく、本発明の技術的思想の範囲内で各種の変形が可能である。
　実施の形態１、２の半導体デバイスにおいては、半導体素子としてトランジスタチップ１０６を備える構成について説明したが、本発明はこのような構成に限定されるものではない。半導体素子としては、信号処理を行う、特に、高周波信号の処理を行うものであればよい。
　また、実施の形態１、２の半導体デバイスは、セラミック枠体を有するセラミックパッケージ型デバイスについて説明したが、本発明としては樹脂封止パッケージ型デバイスであってもよい。
　さらに、実施の形態１、２の半導体デバイスにおいては、ワイヤ長のバラツキに起因して半導体デバイスの高周波特性に影響を及ぼす指標として、実施の形態１の場合では、図３に示したように、第１のワイヤ１０９と入力端子１０２との接続点Ｆ（すなわち、入力端子１０２におけるトランジスタチップ１０６側の端）でのインピーダンスの不整合損失、実施の形態２では、図７に示すように、外部回路のインダクタ７０１と容量７０２との接続点Ｎでのインピーダンスの不整合損失を取り上げている。しかしながら、これらは例示であり、本発明を特定するものではない。例えば、半導体デバイスの高周波特性としては、入力端子１０２におけるトランジスタチップ１０６側とは反対側の入力端、出力端子１０３におけるトランジスタチップ１０６側の入力端、または出力端子１０３におけるトランジスタチップ１０６側とは反対側の出力端などでのインピーダンスの不整合損失の特性であってもよい。
　また、例えば、半導体デバイスの高周波特性の指標としては、入力端子１０２とトランジスタチップ１０６との間、またはトランジスタチップ１０６と出力端子１０３との間の信号伝送経路の伝送損失、すなわち、信号伝送経路上のワイヤと内部整合回路基板とにおける伝送損失であってもよい。さらに、半導体デバイスの高周波特性の指標としては、入力端子１０２から出力端子１０３までの電力利得、または半導体デバイスの入出力インピーダンスそのものであってもよい。すなわち、半導体デバイスの高周波特性の指標としては、ワイヤ長のバラツキによって影響を受け、高周波信号を扱う半導体デバイスの性能を左右する物理量で表現される特性であればよい。
　前述のように、実施の形態１の場合、入力端子１０２とトランジスタチップ１０６との間の入力側の信号伝送経路上に２つの内部整合回路基板１０７、１０８が配置されている。また、実施の形態２の場合、入力端子１０２とトランジスタチップ１０６との間の入力側の信号伝送経路上に１つの第３の内部整合回路基板６０１が配置されるとともに、トランジスタチップ１０６と出力端子１０３との間の出力側の信号伝送経路上に第４、第５の内部整合回路基板６０２、６０３とが配置されている。本発明の半導体デバイスとしては、内部整合回路基板の配置がこれらの実施の形態１、２の配置に限定されるものではない。すなわち、入力端子１０２に電気的に接続される外部回路の出力インピーダンスとトランジスタチップ１０６の入力インピーダンスとの整合を取るために、それに代わってまたはそれに加えて出力端子１０３に電気的に接続される外部回路の入力インピーダンスとトランジスタチップ１０６の出力インピーダンスとの整合をとるために、入力端子１０２とトランジスタチップ１０６との間およびトランジスタチップ１０６と出力端子１０３との間の信号伝送経路上の少なくとも一方に少なくとも１つの内部整合回路基板が配置されていればよい。
　加えて、例えば、実施の形態１の場合には、ワイヤ長が変化すると半導体デバイスの高周波特性を最も変化させるワイヤがトランジスタチップ１０６と第１の内部整合回路基板１０７の整合回路とを電気的に接続する第３のワイヤ１１１であったが、トランジスタチップ１０６と第１および第２の内部整合回路基板１０７、１０８の構成、第１～４のワイヤ１０９～１１２の材料および本数などの違いによって、高周波特性を最も変化させるワイヤは第３のワイヤ１１１とは異なる可能性があることは明らかである。例えば、実施の形態１の場合、トランジスタチップ１０６と第１および第２の内部整合回路基板１０７、１０８の構成が異なると、入力端子１０２と第２の内部整合回路基板１０８の整合回路とを電気的に接続する第１のワイヤ１０９が、ワイヤ長が変化すると半導体デバイスの高周波特性を最も変化させるワイヤとなりうる。すなわち、半導体デバイスの複数の部品を電気的に接続する複数のワイヤの中において、ワイヤ長が変化すると半導体デバイスの高周波特性を最も変化させるワイヤは、半導体デバイスの部品の構成によって異なることに留意すべきである。
　加えてまた、実施の形態１、２の場合、ワイヤ長が変化すると半導体デバイスの高周波特性を最も変化させるワイヤによって電気的に接続されている部品同士が、直接的または間接的に接触した状態で半導体デバイスのパッケージ内部に配置されている。実施の形態１の場合では、図１に示したように、第３のワイヤ１１１によって電気的に接続された第１の内部整合回路基板１０７とトランジスタチップ１０６とが直接的に接触した状態でパッケージ内に配置されている。実施の形態２の場合では、図６に示すように、第７のワイヤ６０６によって電気的に接続された第５の内部整合回路基板６０３と出力端子１０３とがセラミック枠体１０４を介して間接的に接触した状態でパッケージ内に配置されている。すなわち、実施の形態１、２の場合には、接触した状態で配置された部品が一組である例について説明している。しかし、本発明の半導体デバイスの構成としては、接触した状態で配置される部品を一組に限定するものではない。
　例示として、図１０においては２組の部品同士が接触した構成の半導体デバイスを示す。図１０に示す半導体デバイスにおいては、図１に示した実施の形態１と同様に、入力端子１０２とトランジスタチップ（半導体素子）１０６との間の入力側の信号伝送経路に第１および第２の内部整合回路基板１０７、１０８が設けられており、図６に示した実施の形態２と同様に、トランジスタチップ（半導体素子）１０６と出力端子１０３との間の出力側の信号伝送経路に第４および第５の内部整合回路基板６０２、６０３が設けられている。
　図１０に示すように、入力端子１０２とトランジスタチップ（半導体素子）１０６との間の入力側の信号伝送経路において、第１の内部整合回路基板１０７とトランジスタチップ１０６が直接的に接触した状態である。また、トランジスタチップ（半導体素子）１０６と出力端子１０３との間の出力側の信号伝送経路においては第５の内部整合回路基板６０３と出力端子１０３がセラミック枠体１０４を介在して間接的に接触した状態である。
　なお、図１０に示す入力側の信号伝送経路においては、半導体素子と内部整合回路基板との部品同士が直接的に接触した状態の構成例を示したが、部品同士の位置および姿勢が一義的に決まるのであれば、他の部材（例えば、スペーサなど）を介在させて、部品同士を間接的に接触してもよい。逆に、図１０に示す出力側の信号伝送経路においては、内部整合回路基板と出力端子が中間部材（セラミック枠体１０４）を介して間接的に接触した状態の構成例を示しているが、この例においては出力端子１０３と中間部材であるセラミック枠体１０４が一体的に構成されており、出力端子と内部整合回路基板との位置および姿勢が一義的に決まるため、出力端子と内部整合回路基板とは実質的に直接的に接触した状態と同じ状態である。
　実施の形態１の構成においては、トランジスタチップ１０６と第１の内部整合回路基板１０７の整合回路とを電気的に接続する第３のワイヤ１１１が、半導体デバイスの高周波特性における指標となる特性を最も変化させている。また、実施の形態２の構成においては、第５の内部整合回路基板６０３の整合回路と出力端子１０３とを電気的に接続する第７のワイヤ６０６が半導体デバイスの高周波特性における指標となる特性を最も変化させている。さらに、実施の形態１および２においては、第３のワイヤ１１１と第７のワイヤ６０６のみが高周波特性における指標となる特性において、許容値を超えて変化するものとして説明した。しかしながら、半導体デバイスの構成によっては、複数のワイヤ中に、ワイヤ長が変化すると半導体デバイスの高周波特性における指標となる特性の許容値を超えて変化するワイヤが複数存在する可能性がある。例えば、ある一つのワイヤのワイヤ長のバラツキによって生じるインピーダンスの不整合損失の最大値と、別の一つのワイヤのワイヤ長のバラツキによって生じるインピーダンスの不整合損失の最大値とがともに許容値を超える可能性がある。このような場合、ある一つのワイヤによって電気的に接続されている部品同士を接触した状態で半導体デバイスのパッケージに配置するとともに、別の一つのワイヤによって電気的に接続されている部品同士も接触した状態で配置してもよい。すなわち、本開示の半導体デバイスの構成においては、複数組の部品が接触配置されてもよい。
　また、ワイヤ長が変化すると半導体デバイスの高周波特性における指標となる特性の許容値を超えるワイヤが複数存在する場合において、少なくとも半導体素子に最も近いワイヤにより電気的に接続されている部品同士を、接続端子間の長さが一定となるように、直接的または間接的に接触させた状態でパッケージ内部に配置してもよい。
　なお、複数のワイヤの中においては、ワイヤ長が変化すると半導体デバイスの高周波特性の指標となる特性を最も変化させるワイヤがあったとしても、そのワイヤによって変化する高周波特性の指標となる特性における変化量が、きわめて小さく、許容値以下の値である場合がある。そのようなワイヤによって電気的に接続されている部品においては、必ずしも直接的または間接的に部品同士を接触させて配置する必要はない。
　広義には、本開示の実施の形態の半導体デバイスにおいて、複数のワイヤの中に、半導体デバイスの製造における実質的に不可避な誤差（例えば、部品の寸法公差、部品の位置決め公差など）によって生じる範囲内においてワイヤ長が変化すると、その結果として半導体デバイスの高周波特性を許容値（外部回路と半導体デバイスとの間でインピーダンスの整合をとることができる値）を超えて変化させる少なくとも１つのワイヤが存在する場合、当該ワイヤが電気的に接続する部品同士は、直接的または間接的に接触した状態で半導体デバイスのパッケージ内に配置される。
　これに関連して、複数のワイヤによって電気的に接続される複数の部品全てを直接的に接触した状態で半導体デバイスのパッケージ内部に配置することが考えられる。例えば、図１に示す実施の形態１の半導体デバイスの場合、入力端子１０２（セラミック枠体１０４）と第２の内部整合回路基板１０８との間、第２の内部整合回路基板１０８と第１の内部整合回路基板１０７との間、第１の内部整合回路基板１０７とトランジスタチップ１０６との間、およびトランジスタチップ１０６と出力端子１０３（セラミック枠体１０４）との間の間隙をなくし、これらの部品の全てを直接的に接触させることが考えられる。すなわち、セラミック枠体１０４の内部空間内に入力側および／または出力側の内部整合回路基板と、半導体素子とを隙間なく配置するように実装する構成が考えられる。
　しかしながら、入力端子から出力端子までの信号伝送経路上に存在する部品の全てにおいて、隣接する部品同士が隙間なく接触した状態でベース部上に実装されるように設計した場合、実装工程の最後においてベース部上に実装する部品が、先に実装された部品のそれぞれの寸法のバラツキによって、セラミック枠体の内部空間内の実装スペースが狭くなり、実装できない可能性がある。
　上記のように実装スペースが狭くなることを考慮すると、例えば、ワイヤ長が変化すると半導体デバイスの高周波特性を許容値を超えて変化させるワイヤ以外の少なくとも一つのワイヤによって電気的に接続されている部品同士は、隙間を有して離れた状態でパッケージ内部に配置することが好ましい。特に、ワイヤ長が変化することによる半導体デバイスの高周波特性の変化量が最も小さいワイヤによって電気的に接続されている部品同士は、離れた状態でパッケージ内部に配置されることが好ましい。
　実施の形態１または２の構成において説明したように、ワイヤ長が変化すると半導体デバイスの高周波特性を許容値を超えて変化させるワイヤによって電気的に接続されている部品同士は、直接的にまたは間接的に接触せることが好ましい。実施の形態１の半導体デバイスの場合には、図１に示したように、トランジスタチップ１０６と第１の内部整合回路基板１０７とが直接的に接触している。実施の形態２の半導体デバイスの場合には、図６に示すように、第５の内部整合回路基板６０３と出力端子１０３は、セラミック枠体１０４を介在して間接的に接触している。実施の形態２においては、出力端子１０３とセラミック枠体１０４とは一体的に構成されており、第５の内部整合回路基板６０３と出力端子１０３は実質的に直接的な接触状態である。
　すなわち、ワイヤ長が変化すると半導体デバイスの高周波特性の指標となる特性の許容値を超えて変化するワイヤによって接続されている２つの部品の一方に対して他方の位置および姿勢が一義的に決まればよい。したがって、例えば、図１に示す実施の形態１の場合には、トランジスタチップ１０６と第１の内部整合回路基板１０７は、一方の部品（トランジスタチップ１０６）に対して他方の部品（第１の内部整合回路基板１０７）の位置および姿勢が一義的に決まるのであれば、その他の部材（例えば、スペーサなど）を介在させて、当該ワイヤにより接続される部品同士を間接的に接触してもよい。
　さらにまた、実施の形態１、２の場合、図１および図６に示したように、半導体デバイスの複数の部品は、直線状に配置された例で説明したが、本発明はこのような構成に限定されるものではない。すなわち、入力端子１０２と出力端子１０３との間の信号伝送経路上に半導体素子（例えば、トランジスタチップ１０６）が設けられており、入力端子１０２と半導体素子との間および半導体素子と出力端子１０３との間の少なくとも一方に内部整合回路基板が設けられている構成であればよい。
　加えて、実施の形態１、２の場合、ワイヤ長が変化すると半導体デバイスの高周波特性の指標となる特性の許容値を超えて変化するワイヤによって電気的に接続されている部品同士の接触状態は、それぞれがベース部１０１にペースト、またははんだ等を介して接合されることによって維持されているが、本発明はこのような構成に限定されるものではない。本開示の半導体デバイスにおいては、例えば、互いに係合し合うことにより、部品同士の接触状態が維持される構成であればよい。
　なお、実施の形態１、２のように、例えば、実施の形態１のトランジスタチップ１０６と第１の内部整合回路基板１０７のように、パッケージのベース部上に塗布された溶融状態のペースト（またははんだ）上において、トランジスタチップ１０６と第１の内部整合回路基板１０７の部品間を接触させた状態で配置して、その後ペーストを硬化させる場合、ペーストが硬化するまでに部品の位置が変位し、部品間に間隙が生じることがある。しかし、ペーストが硬化するまでの部品の変位量は、ペーストの量を調整することにより、小さい一定量に制御することができる。すなわち、部品間に生じる間隙を、例えば数十μｍ程度に制御することにより、部品を実質的に接触した状態にすることができる。
　本開示においては、ある程度の詳細さをもって各実施の形態において説明したが、これらの実施の形態の開示内容は構成の細部において変化してしかるべきものであり、各実施の形態における要素の組合せや順序の変化は請求された本発明の範囲及び思想を逸脱することなく実現し得るものである。
　本開示の半導体デバイスは、高周波信号を高出力で扱う移動体通信用の基地局、あるいは電子レンジなどのマイクロ波家電等の各種電子機器に適用できる。
　１０１　ベース部
　１０２　入力端子
　１０３　出力端子
　１０４　セラミック枠体
　１０５　切欠き
　１０６　トランジスタチップ（半導体素子）
　１０７　第１の内部整合回路基板
　１０８　第２の内部整合回路基板
　１０９　第１のワイヤ
　１１０　第２のワイヤ
　１１１　第３のワイヤ
　１１２　第４のワイヤ
　６０１　第３の内部整合回路基板
　６０２　第４の内部整合回路基板
　６０３　第５の内部整合回路基板
　６０４　第５のワイヤ
　６０５　第６のワイヤ
　６０６　第７のワイヤ
　６０７　第８のワイヤ
　７０１　外部回路の直列インダクタ
　７０２　外部回路の並列容量

Claims (9)

  1. 　パッケージを有する半導体デバイスであって、
    　パッケージ内部に配置される部品として、
    　パッケージ外部の外部回路と信号をやりとりするための入力端子および出力端子と、
    　前記入力端子と前記出力端子との間の信号伝送経路上に配置されて信号処理を行う半導体素子と、
    　前記入力端子と前記半導体素子との間の入力側の信号伝送経路、および前記半導体素子と前記出力端子との間の出力側の信号伝送経路の少なくとも一方の信号伝送経路に配置され、前記入力端子に接続される外部回路の出力インピーダンスと当該半導体デバイスの入力インピーダンス、または前記出力端子に接続される外部回路の入力インピーダンスと当該半導体デバイスの出力インピーダンスの少なくとも一方を整合させるための内部整合回路基板と、
    　部品間を電気的に接続して信号を伝送する複数のワイヤと、を有し、
    　前記複数のワイヤにおいて、ワイヤ長が変化すると半導体デバイスの高周波特性が許容値を超えて変化する少なくとも１つのワイヤにより電気的に接続される部品同士を直接的または間接的に接触した状態でパッケージ内部に配置した半導体デバイス。
  2. 　前記半導体素子のリアクタンス成分が０以下のインピーダンスを、前記ワイヤのインダクタンスと前記内部整合回路基板の整合回路とにより変成して、前記入力端子に接続される外部回路の出力インピーダンスまたは前記出力端子に接続される外部回路の入力インピーダンスと整合させるよう構成されており、
    　前記半導体素子のリアクタンス成分を０以下のインピーダンスから誘導性のインピーダンスへ変成するワイヤにおいて、前記半導体素子に最も近いワイヤが電気的に接続する部品同士を直接的または間接的に接触した状態でパッケージ内部に配置した請求項１記載の半導体デバイス。
  3. 　前記半導体素子のリアクタンス成分が０以下のインピーダンスを、前記ワイヤのインダクタンスと前記内部整合回路基板の整合回路により変成して、前記入力端子に接続される外部回路の出力インピーダンスまたは前記出力端子に接続される外部回路の入力インピーダンスと整合させるよう構成されており、
    　前記半導体素子のリアクタンス成分を０以下のインピーダンスから誘導性のインピーダンスへ変成する前記内部整合回路基板において、前記半導体素子に最も近い内部整合回路基板によって誘導性のインピーダンスへ変成された直後のワイヤが電気的に接続する部品同士を直接的または間接的に接触した状態でパッケージ内部に配置した請求項１記載の半導体デバイス。
  4. 　前記内部整合回路基板は、
    　前記入力端子と前記半導体素子との間の入力側の信号伝送経路に配置され、入力側のインピーダンスを整合させるための入力側内部整合回路基板と、
    　前記半導体素子と前記出力端子との間の出力側の信号伝送経路に配置され、出力側のインピーダンスを整合させるための出力側内部整合回路基板と、を含み、
    　前記半導体素子と前記入力側内部整合回路基板とが直接的または間接的に接触し、
    　前記出力側内部整合回路基板と前記出力端子とが直接的または間接的に接触した状態でパッケージ内部に配置されている請求項１記載の半導体デバイス。
  5. 　前記複数のワイヤにおいて、ワイヤ長が変化すると半導体デバイスの高周波特性が許容値を超えて変化する特性を有するワイヤ以外の少なくとも１つのワイヤによって電気的に接続されている部品同士が、離れた状態でパッケージ内部に配置されている請求項１に記載の半導体デバイス。
  6. 　前記半導体素子としてトランジスタチップを有し、
    　前記トランジスタチップのゲートが入力端子側であって、
    　前記トランジスタチップのドレインが出力端子側である、請求項１から５のいずれか一項に記載の半導体デバイス。
  7. 　半導体デバイスの高周波特性の指標が、前記入力端子における入力端若しくは出力端、または出力端子における入力端若しくは出力端のインピーダンスの不整合損失である請求項１から６のいずれか一項に記載の半導体デバイス。
  8. 　半導体デバイスの高周波特性の指標が、入力端子と半導体素子との間または半導体素子と出力端子との間の信号伝送経路の伝送損失である請求項１から６のいずれか一項に記載の半導体デバイス。
  9. 　半導体デバイスの高周波特性の指標が、入力端子から出力端子までの電力利得である請求項１から６のいずれか一項に記載の半導体デバイス。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017045957A (ja) * 2015-08-28 2017-03-02 株式会社東芝 高周波半導体装置
JP2017054892A (ja) * 2015-09-08 2017-03-16 株式会社東芝 高周波半導体装置
CN107871731A (zh) * 2016-09-27 2018-04-03 三菱电机株式会社 半导体装置
JP2019186926A (ja) * 2018-04-13 2019-10-24 エヌエックスピー ユーエスエイ インコーポレイテッドＮＸＰ ＵＳＡ，Ｉｎｃ． 組み合わせローパス・ハイパス段間回路を備えたハイブリッド電力増幅器回路またはシステムおよびその動作方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11749578B2 (en) * 2019-02-22 2023-09-05 Panasonic Intellectual Property Management Co., Ltd. Semiconductor module, power semiconductor module, and power electronic equipment using the semiconductor module or the power semiconductor module

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0774517A (ja) * 1993-09-03 1995-03-17 Toshiba Corp マイクロ波半導体装置
JP2001230640A (ja) * 2000-02-16 2001-08-24 Mitsubishi Electric Corp 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61224344A (ja) 1985-03-28 1986-10-06 Sumitomo Electric Ind Ltd 高周波集積デバイス用パツケ−ジ
JP2685941B2 (ja) 1989-12-14 1997-12-08 株式会社東芝 マイクロ波半導体素子用キャリアプレート
JPH06275736A (ja) 1993-03-24 1994-09-30 Mitsubishi Electric Corp 半導体装置
JP5806464B2 (ja) * 2010-02-03 2015-11-10 株式会社東芝 半導体素子収納用パッケージ及びそれを用いた半導体装置
JP5648295B2 (ja) * 2010-02-19 2015-01-07 富士通株式会社 インピーダンス変換器、集積回路装置、増幅器および通信機モジュール

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0774517A (ja) * 1993-09-03 1995-03-17 Toshiba Corp マイクロ波半導体装置
JP2001230640A (ja) * 2000-02-16 2001-08-24 Mitsubishi Electric Corp 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017045957A (ja) * 2015-08-28 2017-03-02 株式会社東芝 高周波半導体装置
JP2017054892A (ja) * 2015-09-08 2017-03-16 株式会社東芝 高周波半導体装置
CN107871731A (zh) * 2016-09-27 2018-04-03 三菱电机株式会社 半导体装置
CN107871731B (zh) * 2016-09-27 2020-06-16 三菱电机株式会社 半导体装置
JP2019186926A (ja) * 2018-04-13 2019-10-24 エヌエックスピー ユーエスエイ インコーポレイテッドＮＸＰ ＵＳＡ，Ｉｎｃ． 組み合わせローパス・ハイパス段間回路を備えたハイブリッド電力増幅器回路またはシステムおよびその動作方法

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