JP2012099609A - 高周波半導体装置 - Google Patents
高周波半導体装置 Download PDFInfo
- Publication number
- JP2012099609A JP2012099609A JP2010245354A JP2010245354A JP2012099609A JP 2012099609 A JP2012099609 A JP 2012099609A JP 2010245354 A JP2010245354 A JP 2010245354A JP 2010245354 A JP2010245354 A JP 2010245354A JP 2012099609 A JP2012099609 A JP 2012099609A
- Authority
- JP
- Japan
- Prior art keywords
- input
- matching circuit
- circuit pattern
- output
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
- H01L2924/30111—Impedance matching
Abstract
【課題】パッケージの電極部と整合回路との間で生ずるインピーダンスの不整合を改善することができる高周波半導体装置を提供すること。
【解決手段】入出力用電極部16、17を有するパッケージ11とパッケージ内部に載置された半導体チップ12と半導体チップおよび入出力用電極部にそれぞれ電気的に接続された入出力整合回路パターン22、31と、入出力整合回路パターンと入出力用電極部16、17とをそれぞれ接続する第1、第5の導体線23、32と、入力整合回路パターン22および出力整合回路パターン31上にそれぞれ載置された小型チップコンデンサ24、33と、これらの小型チップコンデンサと入力用電極部とを接続する第2、第6の導体線25、34と、を具備し、小型チップコンデンサは、小型チップコンデンサの容量および第2、第6の導体線25、34のインダクタンスによって決定される共振周波数が、使用周波数帯に含まれる容量を有する。
【選択図】図1
【解決手段】入出力用電極部16、17を有するパッケージ11とパッケージ内部に載置された半導体チップ12と半導体チップおよび入出力用電極部にそれぞれ電気的に接続された入出力整合回路パターン22、31と、入出力整合回路パターンと入出力用電極部16、17とをそれぞれ接続する第1、第5の導体線23、32と、入力整合回路パターン22および出力整合回路パターン31上にそれぞれ載置された小型チップコンデンサ24、33と、これらの小型チップコンデンサと入力用電極部とを接続する第2、第6の導体線25、34と、を具備し、小型チップコンデンサは、小型チップコンデンサの容量および第2、第6の導体線25、34のインダクタンスによって決定される共振周波数が、使用周波数帯に含まれる容量を有する。
【選択図】図1
Description
本発明の実施形態は、高周波半導体装置に関する。
従来の高周波半導体装置として、例えば内部整合型マイクロ波電力FETは、パッケージ内部に、電力増幅用のFETチップ、整合用回路等を有するものである。
このような従来の高周波半導体装置において、パッケージは、入出力用の電極部をそれぞれ有し、これらの電極部と整合回路とは、高周波整合をとるために、並列に設けられた複数の金属ワイヤ等の導体線により接続される。
しかし、これらの複数の導体線の数は、電極部の狭い電極幅に制限される。従って、電極部と整合回路との間で良好な整合を実現するため、各導体線のインダクタンスによるインピーダンスを下げるために、パッケージの電極部と整合回路との間を、多くの導体線により接続することは困難である。さらに、各導体線のインダクタンスによるインピーダンスは、装置に入力されるRF信号が高周波になるほど大きくなる。従って、電極部と整合回路との間、具体的には、電極部と導体線との間、および導体線と整合回路との間で、それぞれインピーダンスの不整合が発生する問題がある。
本発明の実施形態は、この問題に鑑みてなされたものであり、パッケージの電極部と整合回路との間で生ずるインピーダンスの不整合を改善することができる高周波半導体装置を提供することを目的とするものである。
本発明の実施形態に係る高周波半導体装置は、入力用電極部および出力用電極部を有するパッケージと、このパッケージ内部に載置された半導体チップと、この半導体チップに接続された入力整合回路パターンおよび出力整合回路パターンと、前記入力整合回路パターンまたは前記出力整合回路パターンのうち、少なくとも一方の上に載置された小型チップコンデンサと、前記入力用電極部と前記入力整合回路パターンとの間、および前記出力用電極部と前記出力整合回路パターンとの間、をそれぞれ接続する複数の導体線と、を具備し、前記複数の導体線の少なくとも1本は、前記小型チップコンデンサを介して前記入力整合回路パターンまたは前記出力整合回路パターンに接続され、前記小型チップコンデンサは、前記入力用電極部と前記入力整合回路パターンとの間、若しくは前記出力用電極部と前記出力整合回路パターンとの間における、前記小型チップコンデンサ、および前記小型チップコンデンサに接続された前記導体線を含む経路の容量およびインダクタンスによって決定される共振周波数が、使用周波数帯に含まれる容量を有するものであることを特徴とするものである。
以下に、本発明の実施形態に係る高周波半導体装置ついて、図面を参照して詳細に説明する。
(第1の実施形態)
図1は、第1の実施形態に係る高周波半導体装置を示す水平断面図である。また、図2は、図1の一点鎖線A−A´に沿って示す高周波半導体装置の部分断面図である。図1、図2に示される高周波半導体装置は、例えばセラミック、金属等からなるパッケージ11内に、高周波帯で動作する半導体チップ12等が載置されたものである。
図1は、第1の実施形態に係る高周波半導体装置を示す水平断面図である。また、図2は、図1の一点鎖線A−A´に沿って示す高周波半導体装置の部分断面図である。図1、図2に示される高周波半導体装置は、例えばセラミック、金属等からなるパッケージ11内に、高周波帯で動作する半導体チップ12等が載置されたものである。
半導体チップ12は、例えば電力増幅素子、すなわち、複数のFETが並列に配列されたFETチップである。すなわち、図1の高周波半導体装置は、内部整合型マイクロ波電力FETである。なお、この半導体チップ12は、例えば、複数のバイポーラトランジスタが並列に配列されたトランジスタチップ等の電力増幅素子であってもよい。
図1および図2に示すように、パッケージ11は、ベースプレート13(金属平面13)、ベースプレート13上に設けられた第1の枠体14、第1の枠体14上に設けられた第2の枠体15、および第2の枠体15上に設けられた蓋体(図示せず)、によって構成されたものである。
第1の枠体14上には、入力用電極部16、および出力用電極部17が、それぞれ対向する位置に形成されている。第1の枠体14上の第2の枠体15は、これらの入力用電極部16および出力用電極部17の両端が、パッケージ11の外部および内部において露出するように設けられている。このような入力用電極部16および出力用電極部17は、それぞれマイクロストリップラインからなる。
図1に示すように、入力用電極部16のうち、パッケージ11の外部において露出する部分には、入力リード18が、例えば半田により接続されている。同様に、出力用電極部17のうち、パッケージ11の外部において露出する部分には、出力リード19が、例えば半田により接続されている。
以下に、第1の実施形態に係る高周波半導体装置のパッケージ11の内部構成、特に入力側の構成を説明する。
図1に示すように、入力用電極部16のうち、パッケージ11の内部において露出する部分と、半導体チップ12と、の間には、入力整合回路20が設けられている。
この入力整合回路20は、ベースプレート13上に載置された第1の誘電体基板21と、この表面に形成された入力整合回路パターン22と、によって構成されている。
入力整合回路パターン22は、入力用電極部16から半導体チップ12に向かって線路幅が広くなるように形成されている。この入力整合回路パターン22のうち、線路幅が広い一端は、後に詳述するが、入力用大型チップコンデンサ26を介して半導体チップ12と電気的に接続されている。また、線路幅が狭い他端は、入力用電極部16と、入力用電極パターン間導体線23(以下、第1の導体線23と称する)により、接続されている。
入力整合回路パターン22上には、入力用小型チップコンデンサ24が載置されている。この入力用小型チップチップコンデンサ24は、図2に示すように、所望の誘電率を有する誘電体24−1の表面に表面電極24−2を有し、誘電体24−1の裏面に裏面電極24−3を有するものであり、裏面電極24−3が、入力整合回路パターン22上に、例えば半田等の導体を介して固定されることにより、入力整合回路パターン22上に載置されている。
この入力用小型チップコンデンサ24は、この表面電極24−2と、入力用電極部16とが、入力用電極チップ間導体線25(以下、第2の導体線25と称する)により接続されることにより、入力用電極16に接続されている。
ここで、入力用小型チップコンデンサ24は、この容量および第2の導体線25のインダクタンスによって決定される共振周波数が、使用周波数帯、すなわち、高周波半導体装置に入力されるRF信号の周波数帯に含まれる容量を有するものである。これにより、使用周波数帯において、第2の導体線25および入力用小型チップコンデンサ24を通る経路のインピーダンスを、共振により急激に低下させることができる。従って、入力用電極部16と入力整合回路パターン22との間で生ずるインピーンダンスの不整合が改善される。
入力整合回路20と半導体チップ12との間には、入力用大型チップコンデンサ26が設けられている。この入力用大型チップコンデンサ26は、サイズが異なる他は入力用小型チップコンデンサ24と同様に構成されたものであり、裏面電極(図示せず)が、ベースプレート13上に、例えば半田等の導体を介して固定されることにより、ベースプレート13上に載置されている。
この入力用大型チップコンデンサ26は、この表面電極26−2が、入力整合回路パターン22のうち、線路幅が広い一端に、並列に配列された複数の入力用パターンチップ間導体線27(以下、第3の導体線27と称する)によって接続されることにより、入力整合回路パターン22に接続されている。さらに、入力用大型チップコンデンサ26は、この表面電極26−2が、半導体チップ12と、並列に配列された複数の入力用チップ間導体線28(以下、第4の導体線28と称する)によって接続されることにより、半導体チップ12に接続されている。
なお、半導体チップ12が例えばFETチップである場合、入力用大型チップコンデンサ26の表面電極26−2は、FETチップのゲート端子に接続される。
ここで、入力用大型チップコンデンサ26は、この容量、複数の第3の導体線27、および複数の第4の導体線28によって決定される共振周波数が、使用周波数帯に含まれる容量を有するものである。これにより、使用周波数帯において、複数の第3の導体線27、入力用大型チップコンデンサ26の表面電極26−2、複数の第4の導体線28を通る経路のインピーダンスを、共振により急激に低下させることができる。
なお、入力用大型チップコンデンサ26は、必ずしも載置される必要はない。すなわち、入力用大型チップコンデンサ26が載置されない場合、入力整合回路パターン22のうち、線路幅が広い一端は、FETチップ12に、並列に設けられた複数の導体線(図示せず)によって接続される。このとき、入力整合回路パターン22とFETチップ12との間に設けられる複数の導体線(図示せず)のの合成インダクタンスが、使用周波数帯において無視できる程度に小さければ、入力用大型チップコンデンサ26は、必ずしも載置される必要はない。
次に、第1の実施形態に係る高周波半導体装置のパッケージ11の内部構成、特に出力側の構成を説明する。出力側は、入力側とほぼ同様に構成される。
すなわち、図1に示すように、出力用電極部17のうち、パッケージ11の内部において露出する部分と、半導体チップ12と、の間には、出力整合回路29が設けられている。
この出力整合回路29は、ベースプレート13上に載置された第2の誘電体基板30と、この表面に形成された出力整合回路パターン31と、によって構成されている。
出力整合回路パターン31は、出力用電極部17から半導体チップ12に向かって線路幅が広くなるように形成されている。この出力整合回路パターン31のうち、線路幅が広い一端は、後述する出力用大型チップコンデンサ35を介して半導体チップ12と電気的に接続されている。また、線路幅が狭い他端は、出力用電極部17と、出力用電極パターン間導体線32(以下、第5の導体線32と称する)により、接続されている。
出力整合回路パターン31上には、出力用小型チップコンデンサ33が載置されている。この出力用小型チップコンデンサ33は、図2に示される入力用小型チップチップコンデンサ24と同様に構成されたものである。
この出力用小型チップコンデンサ33は、この表面電極33−2と、出力用電極部17とが、出力用電極チップ間導体線34(以下、第6の導体線34と称する)により接続されることにより、出力用電極17に接続されている。
ここで、出力用小型チップコンデンサ33は、この容量および第6の導体線34のインダクタンスによって決定される共振周波数が、使用周波数帯に含まれる容量を有するものである。これにより、使用周波数帯において、出力用小型チップコンデンサ33および第6の導体線34を通る経路のインピーダンスを、共振により急激に低下させることができる。従って、出力用電極部17と出力整合回路パターン31との間で生ずるインピーンダンスの不整合が改善される。
出力整合回路29と半導体チップ12との間には、出力用大型チップコンデンサ35が設けられている。この出力用大型チップコンデンサ35は、入力用大型チップコンデンサ26と同様に構成されたものである。
この出力用大型チップコンデンサ35は、この表面電極35−2が、出力整合回路パターン31のうち、線路幅が広い一端に、並列に配列された複数の出力用パターンチップ間導体線36(以下、第7の導体線36と称する)によって接続されることにより、出力整合回路パターン31に接続されている。さらに、出力用大型チップコンデンサ35は、この表面電極35−2が、半導体チップ12と、並列に配列された複数の出力用チップ間導体線37(以下、第8の導体線37と称する)によって接続されることにより、半導体チップ12に接続されている。
なお、半導体チップ12が例えばFETチップである場合、出力用大型チップコンデンサ35の表面電極35−2は、FETチップのドレイン端子に接続される。
ここで、出力用大型チップコンデンサ35は、この容量、複数の第7の導体線36、および複数の第8の導体線37によって決定される共振周波数が、使使用周波数帯に含まれる容量を有するものである。これにより、使用周波数帯において、複数の第8の導体線37、出力用大型チップコンデンサ35の表面電極35−2、複数の第7の導体線36を通る経路のインピーダンスを、共振により急激に低下させることができる。
なお、この出力用大型チップコンデンサ35も、入力用大型チップコンデンサ26と同様の理由により、必ずしも載置される必要はない。なお、出力用大型チップコンデンサ35が載置されない場合には、出力整合回路パターン31のうち、線路幅が広い一端は、半導体チップ12に、並列に設けられた複数の導体線によって接続される。
なお、以上に説明した本実施形態に係る高周波半導体装置において、第1乃至第8の導体線23、25、27、28、32、34、36、37は、例えば金等の金属からなるワイヤからなる。以降の説明においても同様に、各種導体線は、例えば金等の金属からなるワイヤからなる。
以上に説明した高周波半導体装置に、DCバイアス、および例えば10GHzのRF信号を入力するものとして、以下に、この高周波半導体装置の動作を説明する。なお、この場合、高周波半導体装置内の入力用小型チップコンデンサ24、出力用小型チップコンデンサ33、入力用大型チップコンデンサ26、および出力用大型チップコンデンサ35は、それぞれの容量および、それぞれのコンデンサ24、26、33、35に接続される導体線23、25、27、28、32、34、36、37のインダクタンスによって決定される共振周波数が、使用周波数帯に含まれる容量、具体的には、10GHzの使用周波数に一致する容量を有するものである。
DCバイアスおよびRF信号は、パッケージ11の外部において予め重畳された状態で、入力リード18から入力される。
DCバイアスおよびRF信号が入力用電極部16に到達すると、RF信号成分は、入力用電極部16と入力整合回路パターン22との間で反射せずに、第2の導体線25および入力用小型チップコンデンサ24からなる経路を通って、入力用整合回路パターン22に到達する。これは、入力用小型チップコンデンサ24および第2の導体線25によって決定される共振周波数が、使用周波数帯に含まれ、RF信号成分からみた第2の導体線25および入力用小型チップコンデンサ24からなる経路のインピーダンスが無視できる程度に小さく、入力用電極部16と入力整合回路パターン22との間のインピーダンスの不整合が改善されているためである。
一方、DCバイアス成分は、入力用小型チップコンデンサ24を含む経路には流れず、第1の導体線23を通って、入力整合回路パターン22に到達する。
入力用整合回路パターン22に到達したDCバイアスおよびRF信号は、複数の第3の導体線27、入力用大型チップコンデンサ24の表面電極24−2、複数の第4の導体線28を介して、半導体チップ12に到達する。
半導体チップ12に入力されたDCバイアスおよびRF信号のうち、RF信号成分は、所望の処理がなされて直流成分とともに出力される。例えば半導体チップ12がFETチップである場合、直流成分とともに、RF信号成分が増幅されて出力される。
半導体チップ12から出力された直流成分を含むRF信号は、複数の第8の導体線37、出力用大型チップコンデンサ33の表面電極33−2、複数の第7の導体線36、を通って、出力整合回路パターン31に到達する。
出力整合回路パターン31に到達した直流成分を含むRF信号のうち、RF信号成分は、出力整合回路パターン31と出力用電極部17との間で反射せずに、出力用小型チップコンデンサ33および第6の導体線34からなる経路を通って、出力用電極部17に到達する。これは、出力用小型チップコンデンサ33および第6の導体線34によって決定される共振周波数が、使用周波数帯に含まれ、RF信号成分からみた出力用小型チップコンデンサ33および第6の導体線34からなる経路のインピーダンスが無視できる程度に小さく、出力整合回路パターン31と出力用電極部17との間のインピーダンスの不整合が改善されているためである。
一方、直流成分は、出力用小型チップコンデンサ33を含む経路には流れず、第5の導体線32を通って、出力用電極部17に到達する。
出力用電極部17に到達した直流成分を含むRF信号は、出力リード19から装置外部に出力される。
以上に説明した高周波半導体装置における、使用周波数と、入力用電極部16と入力整合回路パターン22との間で反射されるRF信号の電力(反射波電力)との関係(以下、反射特性と称する)を、以下の図3に示す等価回路を用いたシミュレーションにより算出した。
図3は、シミュレーションに適用した本実施形態に係る高周波半導体装置の等価回路図である。図3に示す等価回路図は、入力用電極部16に相当する第1の抵抗40と、第2の導体線25に相当する第1のインダクタ41と、第1の導体線23に相当する第2のインダクタ42と、入力用小型チップコンデンサ24に相当するキャパシタ43と、入力整合回路20を含むこれ以降の回路に相当する第2の抵抗44と、によって構成される。
他端が接地された第1の抵抗40の一端には、第1、第2のインダクタ41、42の一端が並列に接続される。第1のインダクタ41の他端には、直列にキャパシタ43の一端が接続される。このキャパシタ43の他端および第2のインダクタ42の他端は、他端が接地された第2の抵抗44の一端に接続される。
この等価回路において、第1の抵抗40、第2の抵抗44のインピーダンスは50Ωとした。また、第1、第2のインダクタ41、42のインダクタンスはそれぞれ1nHとし、キャパシタ43の容量は、この容量と第1のインダクタ41のインダクタンスとで決定される共振周波数が11GHzとなるように、0.22pFとした。
また、図3に示す等価回路による反射特性と比較するために、従来の高周波半導体装置による、入力用電極部と入力整合回路パターンとの間の反射特性、および比較例として、補償回路が設けられた高周波半導体装置における、入力用電極部と入力整合回路パターンとの間の反射特性を、それぞれの等価回路を用いてシミュレーションにより算出した。
図4は、シミュレーションに適用した従来の高周波半導体装置の等価回路図を示す。図4に示す等価回路は、図3の等価回路と比較して、キャパシタ43が除かれた他は、全て同一の回路である。従って、第1のインダクタ41の他端は、第2のインダクタ42と同様に、他端が接地された第2の抵抗44の一端に接続される。
図5は、シミュレーションに適用した補償回路を有する高周波半導体装置の等価回路図を示す。図5に示す等価回路は、図4の等価回路と比較して、図4の等価回路における第1の抵抗の一端40と、第1、第2のインダクタ41、42の一端との間に、補償用インダクタ45および補償用キャパシタ46からなる補償回路47が設けられた点が異なる。
すなわち、図5に示す等価回路において、第1の抵抗40の一端と第1、第2のインダクタ41、42の一端との間には、補償用インダクタ45が接続されている。さらに、補償用インダクタ45と第1、第2のインダクタ41、42の一端との間には、他端が接地された補償用キャパシタ46の一端が接続されている。
なお、この補償回路47は、第1の抵抗40のインピーンダンスと、補償回路47、第1、第2のインダクタ41、42、および第2の抵抗44の合成インピーダンスと、が整合するように形成された、分布定数的なインピーンダンスの変換回路である。シミュレーションにおいて、補償用インダクタ45のインダクタンスは0.33nH、補償用キャパシタ46の容量は0.18pFとした。
このような補償回路47は、実際の装置においては、入力用電極部16の一部に、補償用キャパシタ46としての所望の長さのオープンスタブと、補償用インダクタ45としての所望の線路幅の伝送線路と、を形成することにより実現される。
以上の図3乃至図5の各等価回路を用いて、各高周波半導体装置による、入力用電極部16(補償回路47が設けられた入力用電極部)と入力整合回路パターン22との間の反射特性を、シミュレーションにより算出した。
図6は、各高周波半導体装置の反射特性を示すシミュレーション結果である。同図の横軸はRF信号の周波数[GHz]、縦軸は反射波の電力[dB]を示す。また、同図中の□は、図3に示される本実施形態に係る高周波半導体装置の等価回路における反射波電力、同図中の▽は、図4に示される従来の高周波半導体装置の等価回路における反射波電力、同図中の×は、図5に示される比較例に係る高周波半導体装置の等価回路における反射波電力、をそれぞれ示す。
図6から明らかなように、図3の等価回路の場合、装置に許容される周波数帯域を、反射波電力が−15dB以下となる帯域と定めれば、装置に許容される周波数帯域は10GHz〜13GHzであった。特に11GHzの場合には、反射波電力が最も小さく、−30dBであった。これは、第1のインダクタ41およびキャパシタ43による直列共振作用によると考えられる。
なお、この等価回路の場合、許容される周波数帯域の幅は3GHz程度であるが、通信における実用上は問題ない帯域幅となっている。
これに対して、図4の等価回路の場合、周波数の上昇とともに、反射波電力も上昇した。これは、RF信号の周波数が高いほど、第1、第2のインダクタ41、42の合成インダクタンス成分が無視できなくなり、第1、第2のインダクタ41、42の合成インダクタンスと第2の抵抗44との合成インピーダンスが50Ωからずれためであると考えられる。
この等価回路の場合、装置に許容される周波数帯域は6GHz以下であり、高周波に十分に対応可能な回路ではないことが確認された。
また、図5の等価回路の場合、図4の等価回路とほぼ同様に、周波数の上昇とともに、反射波電力も上昇するが、10GHz〜17GHzの帯域内においては、反射波電力がおよそ‐15dBでほぼ一定であった。これは、補償回路47が、分布定数的なインピーンダンス変換回路として作用したためである。
この等価回路の場合、装置に許容される周波数帯域は10GHz〜17GHzであり、許容される周波数帯域の幅は7GHz程度と広い。しかし、この等価回路は、図3の等価回路のように、直列共振作用を利用した回路ではない。従って、図5の等価回路は、図3の等価回路と比較して、装置に許容される周波数帯域内における反射波電力が増加した。
図6に示すシミュレーション結果からも明らかなように、本実施形態に係る高周波半導体装置によれば、入力整合回路パターン22上に入力用小型チップコンデンサ24を載置し、入力用電極部16は、入力用小型チップコンデンサ24を介して、入力整合回路パターン22と、第2の導体線25により接続される。同様に、本実施形態に係る高周波半導体装置によれば、出力整合回路パターン31上に出力用小型チップコンデンサ33を載置し、出力用電極部17は、この出力用小型チップコンデンサ17を介して、出力整合回路パターン31と、第6の導体線34により接続される。この際、入力用小型チップコンデンサ24および出力用小型チップコンデンサ33は、それぞれの容量と、これらに接続される導体線25、34のインダクタンスとの共振周波数が、使用周波数帯に含まれるような容量のものが適用されている。
従って、入力用電極部16と入力整合回路パターン22との間で生ずるインピーダンスの不整合が改善されると同時に、出力用電極部17と出力整合回路パターン31との間で生ずるインピーダンスの不整合が改善された高周波半導体装置が提供される。
また、本実施形態に係る高周波半導体装置によれば、比較例にかかる補償回路47を有する高周波半導体装置と比較して、容易に製造可能な高周波半導体装置が提供される。
すなわち、補償回路47を有する高周波半導体装置の場合、パッケージの補償回路47を有する電極部と整合回路パターンとを接続する導体線の長さが、装置の種類毎に異なる場合、装置毎に導体線のインダクタンスが異なる。この場合、長さが異なる導体線に対応するように、例えば補償用キャパシタ46として機能するオープンスタブの長さを変更する、補償用インダクタ45として機能する伝送線路の長さおよび線路幅を変更する、等のように、装置の種類毎に補償回路47を変更しなければならない。従って、装置の種類毎に、パッケージを再設計しなければならず、汎用性が乏しいパッケージを適用しなければならない。
これに対して、本実施形態に係る高周波半導体装置によれば、第2の導体線25および第6の導体線34の長さが装置毎に異なった場合でも、長さが異なるこれらの導体線25、34に対応した容量の入力用小型チップコンデンサ24、出力用小型チップコンデンサ33を載置するだけでよい。従って、装置の種類毎にパッケージ11を再設計する必要はなく、汎用性に優れたパッケージ11を適用して高周波半導体装置を製造すればよい。
従って、本実施形態に係る高周波半導体装置によれば、比較例にかかる補償回路47を有する高周波半導体装置と比較して、容易に製造可能な高周波半導体装置が提供される。
以下の各実施形態に係る高周波半導体装置の説明においては、入力側の構成のみを図示するとともに説明する。出力側の構成については、第1の実施形態において説明したように、各実施形態に係る装置の入力側の構成とほぼ同様であるため、説明および図示を省略する。
(第2の実施形態)
図7は、第2の実施形態に係る高周波半導体装置を説明するための図であって、図1の部分Bに相当する箇所の拡大図である。
図7は、第2の実施形態に係る高周波半導体装置を説明するための図であって、図1の部分Bに相当する箇所の拡大図である。
図7に示すように、第2の実施形態に係る高周波半導体装置は、入力整合回路パターン22上に、複数の入力用小型チップコンデンサ24が載置されるとともに、これらのコンデンサ24のそれぞれと、入力用電極部16とが、複数の第2導体線25により並列に接続された装置である。
複数の入力用小型チップコンデンサ24は、これらのそれぞれの容量と、それぞれに接続される第2の導体線25のインダクタンスとによって決定される共振周波数が、使用周波数帯に含まれる容量を有するものである。
なお、装置の出力側についても、これと同様に構成される。
このような第2の実施形態に係る高周波半導体装置であっても、第1の実施形態に係る高周波半導体装置と同様に、入力用電極部16と入力整合回路パターンとの間で生ずるインピーダンスの不整合が改善されると同時に、出力用電極部17と出力整合回路パターン31との間で生ずるインピーダンスの不整合が改善される。
さらに、第1の実施形態に係る高周波半導体装置と同様に、補償回路47を有する高周波半導体装置と比較して、容易に製造可能な高周波半導体装置が提供される。
また、第2の実施形態に係る高周波半導体装置においては、パッケージ11の入力用電極部16と入力整合回路パターン22との間において、RF信号が通過する経路(入力用小型チップコンデンサ24および第2の導体線25からなる経路)が並列に複数形成されると同時に、パッケージ11の出力用電極部17と出力整合回路パターン31との間において、RF信号が通過する経路(第6の導体線34および出力用小型チップコンデンサ33からなる経路)が並列に複数形成される。従って、各第2の導体線25および各第6の導体線34に流れるRF信号の電力は、第1の実施形態係る高周波半導体装置と比較して低下する。これにより、耐熱性に優れた高周波半導体装置が提供される。
(第3の実施形態)
図8は、第3の実施形態に係る高周波半導体装置を説明するための図であって、図1の部分Bに相当する箇所の拡大図である。
図8は、第3の実施形態に係る高周波半導体装置を説明するための図であって、図1の部分Bに相当する箇所の拡大図である。
図8に示すように、第3の実施形態に係る高周波半導体装置は、入力用電極部16に対して、第2の導体線25を介して、複数の入力用小型チップコンデンサ24a、24bが直列に接続される点が異なる。
すなわち、第3の実施形態に係る高周波半導体装置において、入力整合回路パターン50は、主入力整合回路パターン51と、この主入力整合回路パターン51とは離間して形成された島状の副入力整合回路パターン52と、によって構成される。島状の副入力整合回路パターン52は、主入力整合回路パターン51と入力用パターン間導体線53(以下、第9の導体線53と称する)により接続されている。
また、複数の入力用小型チップコンデンサ24a、24bは、副入力整合回路パターン52上に載置されている。
そして、複数の入力用小型チップコンデンサ24a、24bのうち、任意の一つは、第2の導体線25により、入力用電極部16と接続されている。
このように載置された複数の入力用小型チップコンデンサ24は、これらの容量、これらのコンデンサ25間の副入力整合回路パターン52のインダクタンス、第2の導体線25のインダクタンス、および第9の導体線53のインダクタンス、によって決定される共振周波数が、使用周波数帯に含まれる容量を有するものである。
なお、装置の出力側についても、これと同様に構成される。
以上に説明した第3の実施形態に係る高周波半導体装置であっても、第1の実施形態に係る高周波半導体装置と同様に、入力用電極部16と入力整合回路パターン50との間で生ずるインピーダンスの不整合が改善されると同時に、出力用電極部17と出力整合回路パターン(図示せず)との間で生ずるインピーダンスの不整合が改善される。
さらに、第1の実施形態に係る高周波半導体装置と同様に、補償回路47を有する高周波半導体装置と比較して、製造が容易な高周波半導体装置が提供される。
また、第3の実施形態に係る高周波半導体装置においては、第1の実施形態に係る高周波半導体装置と比較して、設計が容易な高周波半導体装置が提供される。
すなわち、入力用小型チップコンデンサ24によっては、一つのチップコンデンサのみでは、所望の容量が実現できない場合がある。この場合、複数の入力用小型チップコンデンサ24を直列に接続することによる合成容量によって、所望の容量を実現すればよい。
例えば図1に示されるような入力整合回路パターン22上に、合成容量によって所望の容量を実現する場合、全ての入力用小型チップコンデンサ24は、図1に示されるような入力整合回路パターン22上に載置される必要がある。従って、入力整合回路パターン24の形状は、適用される全ての複数の入力用小型チップコンデンサ24が載置可能なパターンになるように形成しなければならない。
これに対して、本実施形態に係る高周波半導体装置においては、島状の副入力整合回路パターン52を、全ての入力用小型チップコンデンサ24が載置可能なように形成すればよく、主入力整合回路パターン51の形状は、入力用小型チップコンデンサ24に制限されることなく、容易に設計可能である。
これと同様の理由により、主出力整合回路パターン(図示せず)の形状も、出力用小型チップコンデンサ33に制限されることなく、容易に設計可能である。
従って、第3の実施形態に係る高周波半導体装置においては、第1の実施形態に係る高周波半導体装置と比較して、設計が容易な高周波半導体装置が提供される。
なお、この第3の実施形態に係る高周波半導体装置において、副入力整合回路パターン52上に載置される入力用小型チップコンデンサ24の数、および副出力整合回路パターン(図示せず)上に載置される出力用小型チップコンデンサ33の数は、ともに制限されない。
図9は、第3の実施形態に係る高周波半導体装置の変形例を示す、図8に相当する拡大図である。図9に示すように、この変形例に係る高周波半導体装置において、島状の副入力整合回路パターン52は、互いに離間して形成された第1の副入力整合回路パターン52−1および第2の副入力整合回路パターン52−2からなる。
これらの第1の副入力整合回路パターン52−1および第2の副入力整合回路パターン52−2上には、それぞれ入力用小型チップコンデンサ24a、24bが2個ずつ載置されている。
第1の副入力整合回路パターン52−1上の一方の入力用小型コンデンサ24aは、入力用電極部16と、第2の導体線25により接続されている。また、第2の副入力整合回路パターン52−2上の一方の入力用小型コンデンサ24aは、主入力整合回路パターン51と、第9の導体線53により接続されている。
さらに、第1の副入力整合回路パターン52−1上の他方の入力用小型チップコンデンサ24bは、第2の副入力整合回路パターン52−2上の他方の入力用小型チップコンデンサ24bと、入力用コンデンサ間導体線54(以下、第10の導体線54と称する)により、接続されている。
すなわち、入力用電極部16と主入力整合回路パターン51との間には、複数の入力用小型コンデンサ24a、24bが、直列に接続されている。
このように載置された複数の入力用小型コンデンサ24a、24bは、これらの容量、これらのコンデンサ24a、24b間の副入力整合回路パターン52−1、52−2のインダクタンス、第2の導体線25のインダクタンス、第9の導体線53のインダクタンス、および第10の導体線54のインダクタンスによって決定される共振周波数が、使用周波数帯に含まれる容量を有するものである。
なお、装置の出力側についても、これと同様に構成される。
以上に説明した第3の実施形態の変形例に係る高周波半導体装置であっても、第3の実施形態に係る高周波半導体装置と同様に、入力用電極部16と入力整合回路パターン50との間で生ずるインピーダンスの不整合が改善されると同時に、出力用電極部17と出力整合回路パターン(図示せず)との間で生ずるインピーダンスの不整合が改善される。
さらに、第3の実施形態に係る高周波半導体装置と同様に、補償回路47を有する高周波半導体装置と比較して、製造が容易な高周波半導体装置が提供される。
また、第3の実施形態に係る高周波半導体装置と同様に、設計が容易な高周波半導体装置が提供される。
以上に、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上述の各実施形態および変形例に係る高周波半導体装置においては、半導体チップ12の中心を通り、半導体チップ12の長辺方向に伸びる直線を軸として、左右対称に形成された。しかし、これらの各装置は、その構成が、左右非対称であってもよい。
また、上述の各実施形態においては、小型チップコンデンサ24、24a、24b、33は、入力側、出力側の両方に形成された。しかし、例えば入力整合回路パターン22、50と出力整合回路パターン31とが異なるパターンである場合等、いずれか一方においてのみ、パッケージ11の電極部16、17と整合回路パターン22、50、33との間を接続する導体線のインダクタンスが無視できず、電極部16、17と整合回路パターン22、50との間でインピーダンスの不整合が生じる場合もある。このような場合には、インピーダンスの不整合が生じるいずれか一方の整合回路パターン22、31上にのみ、小型チップコンデンサ24、24a、24b、33が載置されればよい。
11・・・パッケージ
12・・・半導体チップ
13・・・ベースプレート
14・・・第1の枠体
15・・・第2の枠体
16・・・入力用電極部
17・・・出力用電極部
18・・・入力リード
19・・・出力リード
20・・・入力整合回路
21・・・第1の誘電体基板
22・・・入力整合回路パターン
23・・・入力用電極パターン間導体線(第1の導体線)
24、24a、24b・・・入力用小型チップコンデンサ
24−1・・・誘電体
24−2・・・表面電極
24−3・・・裏面電極
25・・・入力用電極チップ間導体線(第2の導体線)
26・・・入力用大型チップコンデンサ
26−2・・・表面電極
27・・・入力用パターンチップ間導体線(第3の導体線)
28・・・入力用チップ間導体線(第4の導体線)
29・・・出力整合回路
30・・・第2の誘電体基板
31・・・出力整合回路パターン
32・・・出力用電極パターン間導体線(第5の導体線)
33・・・出力用小型チップコンデンサ
33−2・・・表面電極
34・・・出力用電極チップ間導体線(第6の導体線)
35・・・出力用大型チップコンデンサ
35−2・・・表面電極
36・・・出力用パターンチップ間導体線(第7の導体線)
37・・・出力用チップ間導体線(第8の導体線)
40・・・第1の抵抗
41・・・第1のインダクタ
42・・・第2のインダクタ
43・・・キャパシタ
44・・・第2の抵抗
45・・・補償用インダクタ
46・・・補償用キャパシタ
47・・・補償回路
50・・・入力整合回路パターン
51・・・主入力整合回路パターン
52・・・副入力整合回路パターン
53・・・入力用パターン間導体線(第9の導体線)
54・・・入力用コンデンサ間導体線(第10の導体線)
12・・・半導体チップ
13・・・ベースプレート
14・・・第1の枠体
15・・・第2の枠体
16・・・入力用電極部
17・・・出力用電極部
18・・・入力リード
19・・・出力リード
20・・・入力整合回路
21・・・第1の誘電体基板
22・・・入力整合回路パターン
23・・・入力用電極パターン間導体線(第1の導体線)
24、24a、24b・・・入力用小型チップコンデンサ
24−1・・・誘電体
24−2・・・表面電極
24−3・・・裏面電極
25・・・入力用電極チップ間導体線(第2の導体線)
26・・・入力用大型チップコンデンサ
26−2・・・表面電極
27・・・入力用パターンチップ間導体線(第3の導体線)
28・・・入力用チップ間導体線(第4の導体線)
29・・・出力整合回路
30・・・第2の誘電体基板
31・・・出力整合回路パターン
32・・・出力用電極パターン間導体線(第5の導体線)
33・・・出力用小型チップコンデンサ
33−2・・・表面電極
34・・・出力用電極チップ間導体線(第6の導体線)
35・・・出力用大型チップコンデンサ
35−2・・・表面電極
36・・・出力用パターンチップ間導体線(第7の導体線)
37・・・出力用チップ間導体線(第8の導体線)
40・・・第1の抵抗
41・・・第1のインダクタ
42・・・第2のインダクタ
43・・・キャパシタ
44・・・第2の抵抗
45・・・補償用インダクタ
46・・・補償用キャパシタ
47・・・補償回路
50・・・入力整合回路パターン
51・・・主入力整合回路パターン
52・・・副入力整合回路パターン
53・・・入力用パターン間導体線(第9の導体線)
54・・・入力用コンデンサ間導体線(第10の導体線)
Claims (4)
- 入力用電極部および出力用電極部を有するパッケージと、
このパッケージ内部に載置された半導体チップと、
この半導体チップに接続された入力整合回路パターンおよび出力整合回路パターンと、
前記入力整合回路パターンまたは前記出力整合回路パターンのうち、少なくとも一方の上に載置された小型チップコンデンサと、
前記入力用電極部と前記入力整合回路パターンとの間、および前記出力用電極部と前記出力整合回路パターンとの間、をそれぞれ接続する複数の導体線と、
を具備し、
前記複数の導体線の少なくとも1本は、前記小型チップコンデンサを介して前記入力整合回路パターンまたは前記出力整合回路パターンに接続され、
前記小型チップコンデンサは、前記入力用電極部と前記入力整合回路パターンとの間、若しくは前記出力用電極部と前記出力整合回路パターンとの間における、前記小型チップコンデンサ、および前記小型チップコンデンサに接続された前記導体線を含む経路の容量およびインダクタンスによって決定される共振周波数が、使用周波数帯に含まれる容量を有するものであることを特徴とする高周波半導体装置。 - 前記小型チップコンデンサは、前記入力整合回路パターン、または前記出力整合回路パターンのうち、少なくとも一方の上に複数載置されたことを特徴とする請求項1に記載の高周波半導体装置。
- 複数の前記小型チップコンデンサは、前記入力用電極部と前記入力整合回路パターンとの間、若しくは前記出力用電極部と前記出力整合回路パターンとの間に並列に接続されたことを特徴とする請求項2に記載の高周波半導体装置。
- 前記入力整合回路パターンまたは前記出力整合回路パターンのうち、少なくとも一方の整合回路パターンは、主整合回路パターン、およびこの主整合回路パターンとは離間して形成された島状の副整合回路パターンからなり、
複数の前記小型チップコンデンサは、前記副整合回路パターン上に載置されるとともに、
前記入力用電極部と前記入力整合回路パターンとの間、若しくは前記出力用電極部と前記出力整合回路パターンとの間に直列に接続されたことを特徴とする請求項2に記載の高周波半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010245354A JP2012099609A (ja) | 2010-11-01 | 2010-11-01 | 高周波半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010245354A JP2012099609A (ja) | 2010-11-01 | 2010-11-01 | 高周波半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012099609A true JP2012099609A (ja) | 2012-05-24 |
Family
ID=46391203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010245354A Pending JP2012099609A (ja) | 2010-11-01 | 2010-11-01 | 高周波半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012099609A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016178221A (ja) * | 2015-03-20 | 2016-10-06 | 三菱電機株式会社 | マイクロ波デバイス |
-
2010
- 2010-11-01 JP JP2010245354A patent/JP2012099609A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016178221A (ja) * | 2015-03-20 | 2016-10-06 | 三菱電機株式会社 | マイクロ波デバイス |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108233881B (zh) | 放大器电路和经封装的放大器电路 | |
US20150235933A1 (en) | Semiconductor devices, semiconductor device packages, and packaging techniques for impedance matching and/or low frequency terminations | |
JP6316512B1 (ja) | 半導体装置 | |
JP6273247B2 (ja) | 高周波半導体増幅器 | |
US20120194272A1 (en) | Rf power amplifier including broadband input matching network | |
US9972588B2 (en) | Semiconductor device | |
CN110875722B (zh) | 高频放大器 | |
US9640530B2 (en) | Semiconductor device | |
US10637405B2 (en) | Wideband biasing of high power amplifiers | |
US20220293550A1 (en) | Semiconductor device | |
US20150280697A1 (en) | High frequency semiconductor device | |
JP2012099609A (ja) | 高周波半導体装置 | |
JP5800360B2 (ja) | ドハティ増幅器 | |
JP6164721B2 (ja) | 半導体装置 | |
JP2021069068A (ja) | 半導体装置 | |
KR20220078688A (ko) | 도허티 증폭기 | |
US9887675B2 (en) | Power amplifier | |
JP6909837B2 (ja) | 高周波低雑音増幅器 | |
JP6430694B2 (ja) | 半導体装置 | |
TWI741782B (zh) | 高頻放大器 | |
US11979117B2 (en) | High frequency semiconductor amplifier | |
KR102564085B1 (ko) | 도허티 증폭기 | |
US20220407467A1 (en) | Doherty amplifier | |
JP2010021961A (ja) | 増幅器 | |
JP2021125713A (ja) | 高周波半導体装置 |