JP2021125713A - 高周波半導体装置 - Google Patents

Abstract

【課題】出力整合回路におけるボンディングワイヤ間の磁気結合が低減され、高周波特性が改善された高周波半導体装置を提供する。【解決手段】高周波半導体装置は、実装部材と、第１のチップと、キャパシタと、第１のボンディングワイヤと、第２のボンディングワイヤと、第３のボンディングワイヤと、を有する。実装部材は、接地金属板と、出力リードと、を有する。第１のチップは、半導体基板と、ＦＥＴと、ＭＩＭキャパシタと、第１の金属配線部と、接地ボンディングパッドと、を有する。キャパシタは、誘電体基板と、上部電極と、下部電極と、を有する。第１のボンディングワイヤとドレイン端子電極との接続位置からみた負荷インピーダンスは、ＦＥＴの容量性出力インピーダンスと複素共役である。第２のボンディングワイヤと、キャパシタと、第３のボンディングワイヤと、は、低域通過回路を構成する。【選択図】図１

Description

本発明の実施形態は、高周波半導体装置に関する。

マイクロ波電力増幅器は、ＨＥＭＴ（High Electron Mobility Transistor)などの増幅素子の出力側に、増幅素子の容量性出力インピーダンスと共役となる並列インダクタンス回路や低域通過回路を含むことができる。

この場合、増幅素子の出力端子と、キャパシタと、接地と、の間を、多数のボンディングワイヤで接続することが必要となる。多数のボンディングワイヤを含む出力整合回路を設計する場合、ボンディングワイヤ間の磁気結合の影響を精度良く解析することは困難である。特に、動作周波数が高いほどその困難度が増す。

特許第６１９１０１８号公報

出力整合回路におけるボンディングワイヤ間の磁気結合が低減され、高周波特性が改善された高周波半導体装置を提供する。

実施形態の高周波半導体装置は、実装部材と、第１のチップと、キャパシタと、第１のボンディングワイヤと、第２のボンディングワイヤと、第３のボンディングワイヤと、を有する。前記実装部材は、接地金属板と、前記接地金属板上に設けられた出力リードと、を有する。前記第１のチップは、前記接地金属板に接合された半導体基板と、前記半導体基板上に設けられたＦＥＴと、前記半導体基板上に設けられたＭＩＭキャパシタと、前記ＦＥＴのドレイン端子電極と前記ＭＩＭキャパシタの上部電極とを接続する第１の金属配線部と、前記ＭＩＭキャパシタの下部電極に接続されかつ前記半導体基板上に設けられた接地ボンディングパッドと、を有する。前記キャパシタは、誘電体基板と、前記誘電体基板の上面に設けられた上部電極と、前記誘電体基板の下面に設けられ前記接地金属板に接合される下部電極と、を有し、前記第１のチップと前記出力リードとの間に配置される。前記第１のボンディングワイヤは、前記接地ボンディングパッドと前記接地金属板とを接続する。前記第２のボンディングワイヤは、前記ドレイン端子電極と、前記キャパシタの前記上部電極とを接続する。前記第３のボンディングワイヤは、前記キャパシタと前記出力リードとを接続する。前記第１のボンディングワイヤと前記ドレイン端子電極との接続位置からみた負荷インピーダンスは、前記ＦＥＴの容量性出力インピーダンスと複素共役である。前記第２のボンディングワイヤと、前記キャパシタと、前記第３のボンディングワイヤと、は、前記ＦＥＴの前記ドレイン端子電極と前記出力リードとの間にこの順序に縦続接続されることにより低域通過回路を構成する。

図１（ａ）は第１の実施形態に係る高周波半導体装置の模式平面図、図１（ｂ）はＡ−Ａ線に沿った断面を含む模式図、である。 第１の実施形態に係る高周波半導体装置の出力側の等価回路図である。 図３（ａ）は第１のチップの模式平面図、図３（ｂ）はＢ−Ｂ線に沿った模式断面図、である。 セル領域を説明する模式平面図である。 図５(ａ）は比較例に係る高周波半導体装置を部分的に示す模式平面図、図５（ｂ）は比較例にかかる高周波半導体装置の等価回路図、である。 図６（ａ）は第１実施形態の変形例に係る高周波半導体装置の第１のチップの模式平面図、図６（ｂ）はＢ−Ｂ線に沿った模式断面図、である。 図７（ａ）は第２実施形態に係る第１のチップの模式平面図、図７（ｂ）はＣ−Ｃ線に沿った模式断面図、である。 図８は第２実施形態に係る高周波半導体装置の模式平面図である。 図９（ａ）は第２実施形態に係る高周波半導体装置を部分的に示す模式平面図である。図９（ｂ）はＤ−Ｄ線に沿った模式断面図であり、図９（ｃ）はＥ−Ｅ線に沿った模式断面図である。 図１０（ａ）および（ｂ）は、第２実施形態に係る高周波半導体装置の特性を示すグラフである。

以下、図面を参照しつつ、本発明の実施の形態について説明する。

（第１実施形態）
図１（ａ）は第１の実施形態にかかる高周波半導体装置の模式平面図、図１（ｂ）はＡ−Ａ線に沿った断面を含む模式図、である。

高周波半導体装置１０は、実装部材２０と、第１のチップ３０と、キャパシタ５０と、第１のボンディングワイヤ（Ｌ１）６０と、第２のボンディングワイヤ（Ｌ２）６２と、第３のボンディングワイヤ（Ｌ３）６４と、を有する。

実装部材２０は、接地金属板２２と、接地金属板２２上に設けられた出力リード２４と、を有する。接地金属板２２と、出力リード２４との間には、セラミックなどからなる枠部２３が設けられてもよい。

第１のチップ３０は、接地金属板２２に接合された半導体基板３２と、半導体基板３２上に設けられたＦＥＴ３４と、半導体基板３２上に設けられたＭＩＭ（Metal Insulator Metal）キャパシタ３６と、ＦＥＴ３４のドレイン端子電極４２とＭＩＭキャパシタ３６の上部電極４８とを接続する第１の金属配線部３８と、ＭＩＭキャパシタ３６の下部電極４９に接続されかつ半導体基板３２上に設けられた接地ボンディングパッド４０と、を有する。

キャパシタ５０は、誘電体基板５２と、誘電体基板５２の上面に設けられた上部電極５４と、誘電体基板５２の下面に設けられ接地金属板２２に接合される下部電極５６と、を有し、第１のチップ３０と出力リード２４との間に配置される。

第１のボンディングワイヤ６０は、接地ボンディングパッド４０と接地金属板２２とを接続する。

第２のボンディングワイヤ６２は、ドレイン端子電極４２と、キャパシタ５０の上部電極５４とを接続する。

第３のボンディングワイヤ６４は、キャパシタ５０の上部電極５４と出力リード２４とを接続する。

なお、実装部材２０は、入力整合回路をさらに有することができる。たとえば、入力リード（図示せず）と、ＦＥＴ３４のゲート端子電極４６との間に入力整合回路基板２６を有してもよい。

図２は、第１の実施形態にかかる高周波半導体装置の出力側の等価回路図である。
第１のボンディングワイヤ６０とＭＩＭキャパシタ３６との直列回路は、ＦＥＴ３４のドレイン端子電極４２と接地との間に並列接続される。ＦＥＴ３４のソース端子電極４４は、例えば、図示しないビアホールを介して接地される。すなわち、ソース端子電極４４は、図示しない部分において、接地金属板２２に電気的に接続される。

第１のボンディングワイヤ６０とドレイン端子電極４２との接続位置からみた負荷インピーダンスは、ＦＥＴ３４の容量性出力インピーダンスと複素共役とされる。また、第２のボンディングワイヤ６２と、キャパシタ５０と、第３のボンディングワイヤ６４と、は、ＦＥＴ３４のドレイン端子電極４２と出力リード２４との間にこの順序に縦続接続されることにより低域通過回路を構成する。

第２のボンディングワイヤ６２および第３のボンディングワイヤ６４には、大きな直流ドレイン電流が流れるので、ボンディングワイヤの数を所定数以上とし電流容量を高めることが好ましい。他方、第１のボンディングワイヤ６０とＭＩＭキャパシタ３６との直列回路は、ＦＥＴ３４のドレイン端子電極４２と接地との間に並列接続される。この場合、直列回路では、ＭＩＭキャパシタ３６により直流電流成分が阻止され、高周波信号成分のみが流れる。このため、電流容量を低減しボンディングワイヤ数を減らすことができる。この結果、ボンディングワイヤ間の磁界結合が低減でき、回路調整が容易となり、かつ周波数特性を設計値に近づけることができる。

図３（ａ）は第１のチップ３０の模式平面図、図３（ｂ）はＢ−Ｂ線に沿った模式断面図、である。

ＦＥＴ３４は、ＧａＡｓ系またはＧａＮ系材料とすることができる。また、ＦＥＴ３４はＨＥＭＴを含むことができる。第１のチップ３０の半導体基板３２は、ＳｉＣ、Ｓｉ、ＧａＡｓなどとすることができる。また、たとえば、半導体基板３２を半絶縁性のＳｉＣとする場合、バッファ層などを介して、半導体層３３、例えば、Ａｌ_ｘＧａ_１−ｘＮ層とＧａＮ層とがエピタキシャル成長される。

ＧａＮ系ＨＥＭＴは、たとえば、Ａｌ_ｘＧａ_１−ｘＮ層とＧａＮ層との界面に現れる二次元電子ガス（２ＤＥＧ：2-Dimensional Electron Gas）を利用するので、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴよりも電子密度を上げることができる。

図４は、セル領域を説明する模式平面図である。
ＦＥＴ３４は、２ＤＥＧを発生する動作層上に設けられたマルチフィンガー電極構造により電流が制御されるセル領域３５を複数有することができる。たとえば、マルチフィンガー電極７０は、複数のフィンガーゲート電極７２と、それぞれのフィンガーゲート電極７２を挟むように設けられたフィンガードレイン電極７４およびフィンガーソース電極７６と、を有する。

複数のフィンガーゲート電極７２は束ねられてゲート端子電極４６に接続される。複数のフィンガードレイン電極７４は束ねられてドレイン端子電極４２に接続される。複数のフィンガーソース電極７６は、束ねられてソース端子電極４４に接続される。

複数のセル領域３５を、図１（ａ）に表すように、Ｙ軸方向に沿って配列し、それぞれのセル領域３５にキャパシタ５０を接続すると、マルチセル動作が可能となり高出力を得ることが容易となる。この場合、第１のチップ３０の半導体基板３２、およびキャパシタ５０の誘電体基板５２は、Ｙ軸方向に沿って細長くなる。

なお、セル領域３５は、ＭＩＭキャパシタ３６の下部電極４９とは絶縁される。このためには、下部電極４９を設ける領域とセル領域３５との間には半導体層３３の分離溝３３ａなどを設けるか、またはＭＩＭキャパシタ３６を絶縁層（図示せず）上に設ければよい。

図５(ａ）は比較例に係る高周波半導体装置１００を部分的に示す模式平面図、図５（ｂ）は比較例に係る高周波半導体装置１００の等価回路図、である。

図５（ａ）に示すように、高周波半導体装置１００は、例えば、第１チップ１３０と、出力整合部１５０と、を含む。第１チップ１３０および出力整合部１５０は、例えば、接地金属板２２（図１（ｂ）参照）の上に並べて配置される。

第１のチップ１３０は、ＦＥＴ１３４と、ＭＩＭキャパシタ１３６と、を含む。ＦＥＴ１３４およびＭＩＭキャパシタ１３６は、半導体基板１３２の上に設けられる。ＭＩＭキャパシタ１３６は、ＦＥＴ１３４と出力整合部１５０との間に配置される。ＭＩＭキャパシタ１３６は、上面側に設けられた電極１１１を含む。

出力整合部１５０は、例えば、誘電体基板１０８と、金属層１０９と、金属層１１０とを含む。金属層１０９および１１０は、誘電体基板１０８の表面上に設けられる。誘電体基板１０８は、裏面側において、図示しない接地金属板２２に接続される。

ＦＥＴ１３４およびＭＩＭキャパシタ１３６は、例えば、ボンディングワイヤ１１２、１１３および１１４により出力整合部１５０に電気的に接続される。ＦＥＴ１３４のドレイン端子電極４２は、ボンディングワイヤ１１２により金属層１０９の電気的に接続される。また、ドレイン端子電極４２は、ボンディングワイヤ１１３により金属層１１０に電気的に接続される。ＭＩＭキャパシタ１３６は、ボンディングワイヤ１１４により金属層１１０に電気的に接続される。

図５（ｂ）に示す高周波半導体装置１００の等価回路図において、Ｃ１は、ＭＩＭキャパシタの容量である。また、Ｃ２およびＣ３は、それぞれ、金属層１１０と接地金属板２２との間の容量、および、金属層１０９と接地金属板２２との間の容量である。

例えば、容量Ｃ１およびＣ２は、ボンディングワイヤ１１３および１１４を介して、ＦＥＴ１３４のドレイン端子電極４２に接続され、低域通過型整合回路を構成する。容量Ｃ１、Ｃ２、ボンディングワイヤ１１３および１１４のそれぞれ長さは、例えば、ＦＥＴ１３４から見た負荷インピーダンスがＦＥＴ１３４の出力側インピーダンスと複素共役となるように設計される。

高周波半導体装置１００では、ＦＥＴ１３４と出力整合部１５０との間に、ボンディングワイヤ１１２、１１３および１１４がそれぞれ同じレベルで複数配置される。このため、ボンディングワイヤ間の磁気結合が生じ易く、負荷側のインピーダンスを設計通りに実現することは難しい。

これに対して、第１の実施形態では、ＦＥＴ３４のドレイン端子電極４２はエアーブリッジなどの短い金属配線部３８でＭＩＭキャパシタ３６に接続され、かつＭＩＭキャパシタ３６を接地するボンディングワイヤ６０の本数を減らすことができる。これにより、ボンディングワイヤ間の磁気結合が抑制され、出力整合回路におけるインピーダンス整合が容易になる。これにより、例えば、０．５ＧＨｚ〜１２ＧＨｚの波長帯域（Ｌバンド〜Ｘバンド）における高周波信号の増幅特性を高効率化できる。

図６（ａ）は第２の実施形態にかかる高周波半導体装置の第１のチップの模式平面図、図６（ｂ）はＢ−Ｂ線に沿った模式断面図、である。

高周波半導体装置の第１のチップ３０は、接地金属板２２に接合された半導体基板３２と、半導体基板３２上に設けられたＦＥＴ３４と、半導体基板３２上に設けられたＭＩＭキャパシタ３６と、ＦＥＴ３４のドレイン端子電極４２とＭＩＭキャパシタ３６の上部電極４８とを接続する第１の金属配線部３８と、半導体基板３２上に設けられた接地ボンディングパッド４１と、ＭＩＭキャパシタ３６を構成する絶縁膜４７に設けられた開口部を介してＭＩＭキャパシタ３６の下部電極４９と接地ボンディングパッド４１とを接続する第２の金属配線部３９と、を有する。このようにしても、図２の等価回路と同様な高周波半導体層が実現できる。

なお、ＭＩＭキャパシタ３６および接地ボンディングパッド４１と、セル領域３５と、は絶縁される。すなわち、半導体基板３２上に設けられた半導体層３３との間に分離溝３３ａを設けるか、または半導体層３３のうち、導電領域が除去された領域にＭＩＭキャパシタ３６および接地ボンディングパッド４１が設けられる。

（第２実施形態）
図７（ａ）は、第２実施形態に係る第１のチップ１３０の模式平面図、図７（ｂ）はＣ−Ｃ線に沿った模式断面図である。

図７（ａ）に示すように、第１チップ１３０は、半導体基板３２の上に設けられたＦＥＴ３４と、ＭＩＭキャパシタ３６と、接地ボンディングパッド４３と、を含む。ＦＥＴ３４およびＭＩＭキャパシタ３６は、例えば、Ｘ方向に並べて配置される。ＭＩＭキャパシタ３６は、ＦＥＴ３４のドレイン側に配置される。

接地ボンディングパッド４３は、ＦＥＴ３４およびＭＩＭキャパシタ３６と共に、半導体基板３２の上に配置される。接地ボンディングパッド４３は、金属配線部３７を介してＭＩＭキャパシタ３６の裏面側に設けられた下部電極４９に電気的に接続される。

この例では、ＭＩＭキャパシタ３６および接地ボンディングパッド４３は、Ｙ方向に並べて配置される。ＭＩＭキャパシタ３６および接地ボンディングパッド４３をＹ方向に並べて配置することにより、ＭＩＭキャパシタ３６を接地する第１のボンディングワイヤ６０と、ＦＥＴ３４と整合回路のキャパシタとを電気的に接続する第２のボンディングワイヤ６２との間の距離をより広くすることが可能となる（図９（ａ）〜（ｃ）参照）。

図７（ｂ）に示すように、半導体基板３２の上に半導体層３３が設けられる。ＦＥＴ３４は、半導体層３３の表面側に設けられる。半導体層３３の裏面は、半導体基板３２に接する。ＦＥＴ３４のドレイン端子電極４２、ソース端子電極４４およびゲート端子電極４６は、例えば、半導体層３３の上に設けられる。

ＭＩＭキャパシタ３６は、絶縁膜４７と、上部電極４８と、下部電極４９と、を含む。絶縁膜４７、上部電極４８および下部電極４９は、例えば、半導体層３３の上に積層される。絶縁膜４７は、上部電極４８と下部電極４９との間に設けられる。下部電極４９は、例えば、半導体層３３に接する。

ＭＩＭキャパシタ３６は、例えば、半導体層３３に設けられた分離溝３３ａにより電気的に絶縁される。また、半導体層３３と下部電極４９との間に絶縁膜を設けても良い。ＭＩＭキャパシタ３６の上部電極４８は、例えば、第１の金属配線部３８によりＦＥＴ３４のドレイン端子電極４２に電気的に接続される。

図８は、第２実施形態に係る高周波半導体装置２００の模式平面図である。高周波半導体装置２００は、例えば、第１のチップ１３０と、出力整合部１７０と、出力端子基板１８０と、を含む。

図８に示すように、第１のチップ１３０、出力整合部１７０および出力端子基板１８０は、例えば、接地金属板２２の表面上において、Ｘ方向に並べて配置される。出力整合部１７０は、第１のチップ１３０と出力端子基板１８０との間に配置される。

高周波半導体装置２００は、例えば、Ｙ方向に並んだ２つの第１のチップ１３０を含む。第１のチップ１３０は、それぞれ、ＦＥＴ３４とＭＩＭキャパシタ３６とを含む。

出力整合部１７０は、例えば、誘電体基板８１と、誘電体基板８３と、誘電体基板８５と、を含む。誘電体基板８１、８３および８５は、Ｘ方向に並べて配置される。誘電体基板８１および８３は、第１のチップ１３０と誘電体基板８５との間に配置される。
誘電体基板８３は、誘電体基板８１と誘電体基板８５との間に配置される。第１のチップ１３０と誘電体基板８５との間には、Ｙ方向に並んだ２つの誘電体基板８１と、Ｙ方向に並んだ２つの誘電体基板８３と、が配置される。誘電体基板８１および８３は、それぞれ、Ｙ方向の長さがＸ方向の幅よりも長い長方形の上面を有する。

誘電体基板８１の上面には、例えば、２つの金属層８２が設けられる。金属層８２は、それぞれ、Ｙ方向に延在し、Ｙ方向に並べて配置される。さらに、誘電体基板８５の上面には、例えば、金属層８６が設けられる。

図９（ａ）は、高周波半導体装置２００を部分的に示す模式平面図である。図９（ｂ）は、図９（ａ）中のＤ−Ｄ線に沿った模式断面図であり、図９（ｃ）は、Ｅ−Ｅ線に沿った模式断面図である。

図９（ａ）に示すように、ＦＥＴ３４のドレイン端子電極４２は、第２のボンディングワイヤ６２を介して、金属層８２に電気的に接続される。金属層８２は、ボンディングワイヤ９２を介して金属層８４に電気的に接続される。さらに、金属層８４は、ボンディングワイヤ９４を介して、金属層８６に電気的に接続される。さらに、金属層８６は、ボンディングワイヤ９６を介して、出力端子基板１８０に電気的に接続される（図８参照）。

図９（ｂ）に示すように、第１チップ１３０の半導体基板３２、誘電体基板８１、誘電体基板８３および誘電体基板８５は、接地金属板２２の表面上に配置される。ＦＥＴ３４のソース端子電極４４は、例えば、半導体基板３２に設けられたビアホール（図示しない）を介して、接地金属板２２に電気的に接続される。

図９（ｃ）に示すように、第１チップ１３０の接地ボンディングパッド４３は、第１のボンディングワイヤ６０を介して、接地金属板２２に電気的に接続される。

高周波半導体装置２００では、ＦＥＴ３４と金属層８２との間に複数の第２ボンディングワイヤ６２が設けられ、両者は電気的に接続される。また、ＦＥＴ３４とＭＩＭキャパシタ３６は、第１の金属配線部３８を介して電気的に接続される。さらに、ＭＩＭキャパシタ３６は、第１のボンディングワイヤ６０を介して、接地される。

図９（ａ）に示すように、第１のボンディングワイヤ６０の数は、ＦＥＴ３４と金属層８２との間に設けられる第２のボンディングワイヤ６２の数に比べて少ない。また、図９（ｂ）および図９（ｃ）に示すように、第１のボンディングワイヤ６０と第２のボンディングワイヤ６２との間の距離は、例えば、誘電体基板８１のＺ方向の厚さ分だけ広くなる。すなわち、第１のボンディングワイヤ６０は、第２のボンディングワイヤ６２の間のスペースよりも広いスペースを持って配置される。このため、第１のボンディングワイヤ６０と第２のボンディングワイヤ６２との間の磁気結合は、抑制される。

図１０（ａ）は、ＦＥＴの非線形モデルを用いて計算した高周波半導体装置２００の出力特性を示すグラフである。また、図１０（ｂ）は、同様に計算した高周波半導体装置２００の電力付加効率特性を示すグラフである。横軸は、高周波信号の周波数である。

図１０（ａ）に示すように、高周波半導体装置２００では、２．５〜３．５ＧＨｚ（比帯域３３％）において、３００Ｗ以上の出力を得ることができる。また、図１０（ｂ）に示すように、同帯域における電力付加効率は、６０％以上となる。

このように、実施形態によれば、出力整合回路におけるボンディングワイヤ間の磁気結合が低減され、高周波特性が改善された高周波半導体装置が提供される。例えば、０．５ＧＨｚ〜１２ＧＨｚ（Ｌバンド〜Ｘバンド）の高周波半導体装置が実現可能となり、レーダー装置、マイクロ波通信機器などに広く用いることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０、１００、２００…高周波半導体装置、 ２０…実装部材、 ２２…接地金属板、 ２３…枠部、 ２４…出力リード、 ２６…入力整合回路基板、 ３０、１３０…第１のチップ、 ３２、１３２…半導体基板、 ３３…半導体層、 ３３ａ…分離溝、 ３５…セル領域、 ３６、１３６…ＭＩＭキャパシタ、 ３７、３８、３９…金属配線部、 ４０、４１、４３…接地ボンディングパッド、 ４２…ドレイン端子電極、 ４４…ソース端子電極、 ４６…ゲート端子電極、 ４７…絶縁膜、 ４８、５４…上部電極、 ４９、５６…下部電極、 ５０…キャパシタ、 ５２…誘電体基板、 ６０、６２、６４、９２、９４、９６、１１２、１１３、１１４…ボンディングワイヤ、 ７０…マルチフィンガー電極、 ７２…フィンガーゲート電極、 ７４…フィンガードレイン電極、 ７６…フィンガーソース電極、 ８１、８３、８５、１０８…誘電体基板、 ８２、８４、８６、１０９、１１０…金属層、 １１１…電極、 １５０、１７０…出力整合部、 １８０…出力端子基板

Claims (7)

1. 接地金属板と、前記接地金属板上に設けられた出力リードと、を有する実装部材と、
   前記接地金属板に接合された半導体基板と、前記半導体基板上に設けられたＦＥＴと、前記半導体基板上に設けられたＭＩＭキャパシタと、前記ＦＥＴのドレイン端子電極と前記ＭＩＭキャパシタの上部電極とを接続する第１の金属配線部と、前記ＭＩＭキャパシタの下部電極に接続されかつ前記半導体基板上に設けられた接地ボンディングパッドと、を有する第１のチップと、
   誘電体基板と、前記誘電体基板の上面に設けられた上部電極と、前記誘電体基板の下面に設けられ前記接地金属板に接合される下部電極と、を有し、前記第１のチップと前記出力リードとの間に配置されたキャパシタと、
   前記接地ボンディングパッドと前記接地金属板とを接続する第１のボンディングワイヤと、
   前記ドレイン端子電極と、前記キャパシタの前記上部電極とを接続する第２のボンディングワイヤと、
   前記キャパシタと前記出力リードとを接続する第３のボンディングワイヤと、
   を備え、
   前記第１のボンディングワイヤと前記ドレイン端子電極との接続位置からみた負荷インピーダンスは、前記ＦＥＴの容量性出力インピーダンスと複素共役であり、
   前記第２のボンディングワイヤと、前記キャパシタと、前記第３のボンディングワイヤと、は、前記ＦＥＴの前記ドレイン端子電極と前記出力リードとの間にこの順序に縦続接続されることにより低域通過回路を構成する、高周波半導体装置。
2. 前記接地ボンディングパッドは、前記ＭＩＭキャパシタの下部電極の上に設けられる請求項１記載の高周波半導体装置。
3. 前記第１の金属配線部は、エアーブリッジである請求項１または２に記載の高周波半導体装置。
4. 前記第１のチップは、前記接地ボンディングに接続された第２の金属配線部をさらに備え、
   前記ＭＩＭキャパシタを構成する絶縁膜には開口部が設けられ、
   前記第２の金属配線部は、前記開口部に露出した前記ＭＩＭキャパシタの前記下部電極に接続する、請求項１記載の高周波半導体装置。
5. 前記第１および第２の金属配線部は、それぞれエアーブリッジである請求項４記載の高周波半導体装置。
6. 前記第１のチップの前記半導体基板は半絶縁性を有する請求項１〜５のいずれか１つに記載の高周波半導体装置。
7. 前記第１のチップの前記半導体基板は、ＳｉＣ、Ｓｉ、ＧａＡｓのうちのいずれかを含む請求項１〜６のいずれか１つに記載の高周波半導体装置。

Images