JP2014096497A

JP2014096497A - 半導体装置

Info

Publication number: JP2014096497A
Application number: JP2012247764A
Authority: JP
Inventors: Norihiro Yoshimura; 典宏由村; Norihiko Ui; 範彦宇井; Naoki Watanabe; 直樹渡辺
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2012-11-09
Filing date: 2012-11-09
Publication date: 2014-05-22
Anticipated expiration: 2032-11-09
Also published as: JP6164721B2

Abstract

【課題】小型化可能な半導体装置を提供すること。
【解決手段】本発明は、複数の出力パッド１８ａを有する半導体チップ１８と、誘導性パターン２４ｂを有するフィードスルー２４と、配線パターン２０ｂを有する配線部品２０と、それぞれの一端が出力パッド１８ａと接続され、それぞれの他端が誘導性パターン２４ｂの長手方向に対して分散して接続されたボンディングワイヤ３２と、配線部品２０の一部領域２０ｃと誘導性パターン２４ｂとの間を接続するボンディングワイヤ３４と、配線部品２０に接続された容量性部品２２と、を備える半導体装置である。
【選択図】図１

Description

本発明は半導体装置に関する。

近年、携帯電話などの無線通信システムにおいて電力の高出力化が望まれている。これに伴い、例えば基地局の電力増幅器などに使用される半導体装置にはより高出力化が要求されている。従来から、ＬＤＭＯＳ（Laterally Diffused MOS）が使用されていた。しかし、半導体装置の小型化のため窒化物半導体を含む半導体装置も使用されている。特許文献１にはＦＥＴ（Field Effect Transistor：電界効果トランジスタ）を用いる増幅器が記載されている。

特開平７−３８１２０号公報

しかしながら、従来の技術では、インピーダンスを整合するための整合回路の小型化が不可能であった。このため、整合回路を含む半導体装置を十分に小型化することは困難であった。本願発明は、上記課題に鑑み、小型化可能な半導体装置を提供することを目的とする。

本発明は、複数の出力パッドを有する半導体チップと、導電性のパターンを有する出力端子部品と、導電性のパターンを有する配線部品と、それぞれの一端が前記出力パッドと接続され、それぞれの他端が前記出力端子部品の前記パターンの長手方向に対して分散して接続された第１ボンディングワイヤと、前記配線部品の一部領域と前記出力端子部品の前記パターンとの間を接続する接続部と、前記配線部品に接続された容量性部品と、を備える半導体装置である。

上記構成において、前記配線部品は、前記半導体チップと前記出力端子部品との間に配置され、その長手方向が、前記配線部品と前記半導体チップとが配置されている方向と交叉する方向に延在してなる構成とすることができる。

上記構成において、前記出力端子部品の前記パターンの幅は、前記配線部品の前記パターンの幅より大きい構成とすることができる。

上記構成において、前記半導体チップと前記出力端子部品との間隔は、前記出力端子部品の幅よりも小さい構成とすることができる。

上記構成において、前記容量性部品は、前記配線部品の長手方向に配置されてなる構成とすることができる。

上記構成において、前記接続部は、第２ボンディングワイヤからなる構成とすることができる。

上記構成において、前記配線部品の一部領域は、前記配線部品の前記パターンの総延長の４０％以下の領域である構成とすることができる。

上記構成において、前記出力端子部品の前記パターンの長手方向における幅は、前記配線部品の前記パターンの長手方向における幅より３倍以上大きい構成とすることができる。

上記構成において、前記容量性部品は、前記半導体チップの温度特性の変化を補償する温度特性を有する構成とすることができる。

上記構成において、前記半導体チップが搭載されるパッケージを備え、前記パッケージはハーメチックパッケージである構成とすることができる。

本発明によれば、小型化可能な半導体装置を提供することが可能となる。

図１（ａ）は半導体装置を例示する回路図である。図１（ｂ）は半導体装置を例示する平面図である。図２（ａ）は誘導性部品付近の拡大図である。図２（ｂ）は半導体装置の回路図である。図３（ａ）は比較例１に係る半導体装置を例示する平面図である。図３（ｂ）は図３（ａ）の線Ａ−Ａに沿った断面図である。図４（ａ）は半導体装置の回路図である。図４（ｂ）は出力インピーダンスを例示するスミスチャートである。図５（ａ）は比較例２に係る半導体装置を例示する平面図である。図５（ｂ）は図５（ａ）の線Ａ−Ａに沿った断面図である。図６（ａ）は半導体装置の回路図である。図６（ｂ）は半導体装置の出力インピーダンスを例示するスミスチャートである。図７（ａ）は半導体チップの拡大図である。図７（ｂ）はシミュレーションに用いた回路を例示する図である。図８（ａ）は飽和ドレイン効率の計算結果を示すグラフである。図８（ｂ）は半導体チップに接続される負荷のインピーダンスの計算結果を表すスミスチャートである。図９（ａ）は容量性部品のキャパシタンス値の温度特性を例示するグラフである。図９（ｂ）は半導体装置の出力電力の温度特性を例示するグラフである。図１０は半導体チップの出力インピーダンスを例示するスミスチャートである。図１１は実施例２に係る半導体装置を例示する平面図である。図１２は実施例３に係る半導体装置を例示する平面図である。図１３は実施例４に係る半導体装置を例示する平面図である。

本発明の実施例について説明する。

実施例１は、整合回路としてハイパスフィルタ（High Pass Filter：ＨＰＦ）を用いる半導体装置１００の例である。整合回路とは、後述する半導体チップ１８の出力インピーダンスと出力端子２６のインピーダンスを整合する回路である。図１（ａ）は半導体装置１００を例示する平面図である。Ｘ方向は半導体チップ１８と出力端子２６との配列方向であり、Ｙ方向はＸ方向と垂直な方向である。パターン（誘導性パターン及び容量性パターン）は格子斜線の領域である。図１（ｂ）は図１（ａ）の線Ａ−Ａに沿った断面図である。図２（ａ）は配線部品２０付近の拡大図である。

図１（ａ）及び図１（ｂ）に示すように、半導体装置１００は、ベースプレート１０、入力端子１２、フィードスルー１４及び２４、容量性部品１６及び２２、半導体チップ１８、配線部品２０、並びに出力端子２６を備える。フィードスルー１４及び２４、容量性部品１６及び２２、半導体チップ１８、並びに配線部品２０はベースプレート１０の上面に搭載されている。フィードスルー１４は端子部品の機能を有し、フィードスルー１４は入力端子部品、フィードスルー２４は出力端子部品に相当する。フィードスルー１４及び２４は、互いに対向するようにベースプレート１０の外周部に設けられている。容量性部品１６は入力端子１２と半導体チップ１８との間に配置されている。配線部品２０は半導体チップ１８と出力端子２６との間に配置されている。配線部品２０は、その長手方向が配線部品２０と半導体チップ１８とが配置されている方向（図１（ａ）のＸ方向）と交叉する方向に延在している。配線部品２０は、出力端子２６から見てベースプレート１０の半導体チップ１８側に位置する。２つの容量性部品２２は、半導体チップ１８及び配線部品２０をＹ方向から挟むように設けられている。

ベースプレート１０は例えば金属により形成され、上面は接地端子として機能する。フィードスルー１４はベース部１４ａ及び誘導性パターン１４ｂを備え、フィードスルー２４はベース部２４ａ及び誘導性パターン２４ｂを備える。容量性部品１６はベース部１６ａ及び容量性パターン１６ｂ、容量性部品２２はベース部２２ａ及び容量性パターン２２ｂをそれぞれ備える。配線部品２０はベース部２０ａ及び配線パターン２０ｂを備える。ベース部は例えばアルミナ（Ａｌ_２Ｏ_３）などの絶縁体により形成されている。誘導性パターン及び容量性パターンは例えば金（Ａｕ）などの金属により形成されている。容量性パターンはベース部の上面及び下面に設けられており、上面の容量性パターンのみ図示されている。フィードスルー１４及び２４は低インダクタンスであることが必要である。誘導性パターン１４ｂ及び２４ｂは、典型的には配線部品２０の配線パターン２０ｂの幅と比較して３倍以上の幅を有する。さらに好ましくは５倍以上の幅を有していることが望ましい。なお、半導体チップ１８とフィードスルー２４との間隔は、フィードスルー２４の幅よりも小さい。なお、ここで述べた幅の方向は、図１（ａ）のＸ方向である。図２（ａ）に示すように、半導体チップ１８の上面のうち、配線部品２０と対向する領域には、複数の出力パッド１８ａが設けられている。

入力端子１２はフィードスルー１４の誘導性パターン１４ｂと電気的に接続されている。誘導性パターン１４ｂは複数のボンディングワイヤ２８により容量性部品１６の容量性パターン１６ｂと電気的に接続されている。容量性パターン１６ｂは複数のボンディングワイヤ３０により半導体チップ１８の入力パッドと接続されている。半導体チップ１８の複数の出力パッド１８ａは複数のボンディングワイヤ３２（第１ボンディングワイヤ）によりフィードスルー２４の誘導性パターン２４ｂと接続されている。ボンディングワイヤ３２は誘導性パターン２４ｂの長手方向に分散して接続されている。誘導性パターン２４ｂは出力端子２６と接続され、かつ複数のボンディングワイヤ３４（第２ボンディングワイヤ）により配線部品２０の配線パターン２０ｂと接続されている。ここで、配線パターン２０ｂ上の全領域に分散してボンディングワイヤ３４がボンディングされた場合、ボンディングされたポイントから容量性部品２２までの距離が異なってしまう。このため、複数のボンディングワイヤ３４がボンディングされる配線パターン２０ｂの領域は、配線パターン２０ｂの一部領域２０ｃに限定することが好ましい。特にボンディングされる配線パターン２０ｂの領域を、配線パターン２０ｂの一部領域２０ｃのみとすることが好ましい（図２（ａ）の点線参照）。一部領域２０ｃのサイズは、配線パターン２０ｂの全長の４０％以下であることが好ましい。一例としては２５％を採用することができる。また、複数のボンディングワイヤ３４が接続されるフィードスルー２４の領域２４ｃは、出力端子２６の延長方向（図１（ａ）のＹ方向）の内側に制限されることが好ましい。また、複数のボンディングワイヤ３４が接続される配線パターン２０ｂの領域は、出力端子２６の延長方向の内側に制限されることが好ましい。配線パターン２０ｂは複数のボンディングワイヤ３６（第３ボンディングワイヤ）により、２つの容量性部品２２の容量性パターン２２ｂのそれぞれと接続されている。容量性部品１６及び２２の下面の容量性パターンは、ベースプレート１０の接地端子と接続されている。

半導体チップ１８は、例えば窒化物半導体を利用した複数のトランジスタを含む。このため半導体チップ１８は複数の入力パッド（不図示）及び出力パッド１８ａを備える。ボンディングワイヤ３０、３２、３４、及び３６は例えばＡｕなどの金属により形成されている。

実施例１によれば、配線部品２０の配線パターン２０ｂはＹ方向に延びている。このため、配線部品２０のＸ方向における幅を小さくし、半導体チップ１８とフィードスルー２４との距離を小さくすることができる。この結果、半導体装置１００をＸ方向において小型化することができる。２つの容量性部品２２は、配線部品２０から見てＹ方向に位置する。このためＸ方向において、容量性部品２２のためのスペースを確保しなくてよい。従って半導体装置１００を効果的に小型化することができる。容量性部品２２は配線部品２０から見てＸ方向と交叉する方向に位置すればよい。例えば２つの容量性部品２２が容量性部品１６をＹ方向から挟んでもよい。

図２（ｂ）は半導体装置１００の回路図である。図２（ｂ）に示すように、入力端子１２と出力端子２６との間に、入力端子１２側から順に、インダクタＬ１、Ｌ２、増幅器４０、インダクタＬ３及びＬ４が直列接続されている。インダクタＬ１〜Ｌ２間のノードにキャパシタＣ１の一端が接続され、キャパシタＣ１の他端は接地されている。インダクタＬ３〜Ｌ４間のノードにインダクタＬ５の一端が接続されている。インダクタＬ５の他端はキャパシタＣ２の一端と接続され、キャパシタＣ２の他端は接地されている。インダクタＬ１はフィードスルー１４及びボンディングワイヤ２８により生成される。インダクタＬ２はボンディングワイヤ３０により生成される。キャパシタＣ１は容量性部品１６により生成される。半導体チップ１８は増幅器４０として機能する。インダクタＬ３はボンディングワイヤ３２により生成される。インダクタＬ４はフィードスルー２４により生成される。インダクタＬ５は配線部品２０、ボンディングワイヤ３４及び３６により生成される。キャパシタＣ２は容量性部品２２により生成される。インダクタＬ３及びＬ５、並びにキャパシタＣ２はＨＰＦ４２として機能する。

また実施例１によれば、半導体装置１００を利用する際に容易にインピーダンス整合が可能となる。半導体チップ１８のゲート幅を大きくすることで、出力電力を大きくする。この場合、半導体チップ１８の入力インピーダンス及び出力インピーダンスが小さくなる。この結果、半導体装置１００の外部に接続する整合回路の設計が難しくなる。例えば、半導体チップ１８の出力インピーダンスは１Ωである。実施例１においては、ＨＰＦ４２及びインダクタＬ４によりインピーダンス整合を行い、半導体装置１００の出力インピーダンスが例えば１０Ωとなる。出力端子２６に回路などを接続し出力インピーダンスを５０Ωに整合することができる。このため、外部から接続する整合回路の設計が容易になる。上記のようなインピーダンス整合を可能とするために、インダクタＬ５のインダクタンス値は例えば０．５〜１ｎＨ程度であることが好ましい。実施例１では配線パターン２０ｂの大きさを変更することにより所望のインダクタンス値を得ることができる。後述の比較例１のようにボンディングワイヤを長くしなくてよいため、半導体装置１００の小型化が可能である。またボンディングワイヤ３２を構成する各ワイヤのフィードスルー２４上のボンディングエリアを狭くすることにより(図中のように各ボンディング位置を近づけることにより)、信号の位相差が小さくなる。また、例えば、ベースプレート１０として、ハーメチックパッケージ（気密封止パッケージ）を用いることもできる（図示なし）。この場合、小型化が可能であるため、コストを低減することができる。

次に比較例について説明する。比較例１は整合回路にＨＰＦを用いる例である。図３（ａ）は比較例１に係る半導体装置１００Ｒを例示する平面図である。図３（ｂ）は図３（ａ）の線Ａ−Ａに沿った断面図である。

図３（ａ）及び図３（ｂ）に示すように、半導体チップ１８とフィードスルー２４との間に容量性部品２２が設けられている。半導体チップ１８の出力パッド（図３（ａ）及び図３（ｂ）では不図示）は、ボンディングワイヤ３２により誘導性パターン２４ｂに接続され、かつボンディングワイヤ３１により容量性パターン２２ｂに接続されている。

図４（ａ）は半導体装置１００Ｒの回路図である。図４（ａ）のインダクタＬ３はフィードスルー２４及びボンディングワイヤ３２により生成される。インダクタＬ５はボンディングワイヤ３１により生成される。インダクタＬ５及びキャパシタＣ２がＨＰＦ４２として機能する。

図４（ｂ）は出力インピーダンスを例示するスミスチャートである。黒丸Ｂ１は半導体チップ１８の出力インピーダンス、黒丸Ｂ２は半導体装置１００Ｒの出力インピーダンスを表す。図４（ｂ）の黒丸Ｂ１に示すように、半導体チップ１８の出力インピーダンスは約１Ωである。黒丸Ｂ２に示すように、半導体装置１００Ｒの出力インピーダンスは約１０Ωである。図４（ａ）に示したＨＰＦ４２及びインダクタンス値Ｌ３が出力インピーダンスを１Ωから１０Ωに変換する。

既述したように、インダクタＬ５のインダクタンス値は例えば０．５〜１ｎＨ程度であることが求められる。このインダクタンス値を得るために、ボンディングワイヤ３１を長くする必要がある。従って半導体装置１００Ｒの小型化が困難となる。特に信号の位相差を小さくするため、出力パッド１８ａの数を増やすことがある。このため、ボンディングワイヤ３１の本数も増加する。このように複数のボンディングワイヤ３１が並列接続されると、複数のボンディングワイヤ３１全体でのインダクタンス値が低下する、このためボンディングワイヤ３１をより長くしなければならない。例えば１０本以上のボンディングワイヤ３１が並列に接続されている場合、１本のボンディングワイヤ３１は５〜１０ｍｍとすることが好ましい。この結果、半導体装置１００Ｒの小型化がより困難になる。図３（ｂ）の上下方向にボンディングワイヤ３１を伸ばすこともできる。しかし、ボンディングワイヤ３１の機械的強度が低下する。

インピーダンス整合を行い、かつＨＰＦ４２により効果的にＤＣ信号をカットするために、キャパシタＣ２のキャパシタンス値は数百ｐＦ程度の大きさとすることが好ましい。このため、容量性部品２２が大きくなり、半導体装置１００Ｒの小型化がより困難になる。

比較例２はローパスフィルタ（Low Pass Filter：ＬＰＦ）を用いる例である。図５（ａ）は比較例２に係る半導体装置２００Ｒを例示する平面図である。図５（ｂ）は図５（ａ）の線Ａ−Ａに沿った断面図である。

図５（ａ）及び図５（ｂ）に示すように、半導体チップ１８とフィードスルー２４との間に配線部品２０及び容量性部品２２が設けられている。半導体チップ１８の出力パッド（図５（ａ）及び図５（ｂ）では不図示）は、ボンディングワイヤ３２を介して配線パターン２０ｂに接続されている。配線パターン２０ｂはボンディングワイヤ３１を介して容量性パターン２２ｂに接続され、容量性パターン２２ｂはボンディングワイヤ３３を介して誘導性パターン２４ｂに接続されている。

図６（ａ）は半導体装置２００Ｒの回路図である。図６（ａ）のインダクタＬ３は配線部品２０、ボンディングワイヤ３１及び３２により生成される。インダクタＬ４はボンディングワイヤ３３及びフィードスルー２４により生成される。キャパシタＣ２は容量性部品２２により生成される。インダクタＬ３及びキャパシタＣ２がＬＰＦ４４として機能する。

図６（ｂ）は半導体装置２００Ｒの出力インピーダンスを例示するスミスチャートである。図６（ｂ）の矢印で示すように、インダクタＬ３及びキャパシタＣ２により、１Ωから１０Ωへのインピーダンス整合が可能である。

上記のようなインピーダンス整合を得るために、インダクタＬ３及びキャパシタＣ２を合わせた電気長はλ／４程度であることが好ましい（λは信号の波長）。例えばインダクタＬ３及びキャパシタＣ２がそれぞれλ／８の電気長を有する。このため配線部品２０及び容量性部品２２が大型化する。この結果、半導体装置２００Ｒの小型化が困難となる。特に配線部品２０及び容量性部品２２はＸ方向に配置されているため、Ｘ方向における小型化が困難となる。

このように比較例１及び２では、半導体装置の小型化が困難である。実施例１によれば、比較例１及び２と比べ、半導体装置を例えば３０％程度小型化することができる。また実施例１によれば所望のインピーダンス整合が可能である。

また実施例１によれば２倍高調波に対する位相条件を最適化することができる。２倍高調波の位相条件及び負荷インピーダンスのシミュレーションについて説明する。なお、この例では２倍高調波とは４．４ＧＨｚの信号であり、基本波とは２．２ＧＨｚの信号である。

図７（ａ）は半導体チップ１８の拡大図である。半導体チップ１８は、窒化物半導体を用いたマルチフィンガー型のＦＥＴを備える。出力パッド１８ａ、ドレインフィンガー１８ｂ、ゲートパッド１８ｃ、ソースパッド１８ｄ、及びソースフィンガー１８ｅが設けられている。複数のドレインインフィンガー１８ｂとソースフィンガー１８ｅとは対向している。ドレインフィンガー１８ｂとソースフィンガー１８ｅとの間には、不図示のゲートフィンガーが設けられている。出力パッド１８ａはドレインパッドに対応し、ドレインフィンガー１８ｂと電気的に接続されている。ゲートパッド１８ｃが入力パッドとして機能する。ＦＥＴのうち、１つのゲートパッド１８ｃに対応する領域をユニットセル１８ｆとする。シミュレーションでは、１つのユニットセル１８ｆに含まれる出力パッド１８ａから出力される信号を対象にしている。

図７（ｂ）はシミュレーションに用いた回路を例示する図である。ポートＰ１は半導体チップ１８の出力パッド１８ａのユニットセル１個に対応する。ユニットセル１個に与えられる負荷インピーダンスをシミュレーションしている。ポートＰ２は半導体装置１００の出力端子２６に対応する。ポートＰ１〜Ｐ２間にはインダクタＬ３が直列接続されている。ポートＰ２〜Ｐ３間には整合回路４６が接続されている。インダクタＬ３とポートＰ２との間には、インダクタＬ５ａ及びキャパシタＣ２ａが接続され、またインダクタＬ５ｂ及びキャパシタＣ２ｂが接続されている。ポートＰ３は５０Ωの抵抗Ｒ１を介して接地されている。整合回路４６は基本波についてインピーダンス整合する回路である。

インダクタＬ５ａ及びＬ５ｂは配線部品２０及びボンディングワイヤ３６により生成される。配線パターン２０ｂのＸ方向の長さを０．３ｍｍ、Ｙ方向の長さを４ｍｍと定めた（図１（ａ）参照）。インダクタＬ５ａ及びＬ５ｂそれぞれは、０．３ｍｍ×２ｍｍの配線パターン２０ｂにより生成される。他のパラメータは以下の通りである。
キャパシタＣ２ａ及びＣ２ｂのキャパシタンス値：１００ｐＦ以上
抵抗Ｒ１の抵抗値：５０Ω

図８（ａ）は飽和ドレイン効率の計算結果を示すグラフである。横軸はユニットセル端から見た２倍高調波信号の位相、縦軸は飽和ドレイン効率を表す。図８（ａ）に示すように、飽和ドレイン効率は１０〜５０°において上昇し、約３０°において最大となる。ボンディングワイヤ３２の長さを調整することで、２倍高調波の反射係数Γを最適化することができる。

図８（ｂ）は半導体チップ１８に接続される負荷のインピーダンスの計算結果を表すスミスチャートである。負荷とは出力パッド１８ａ（図７（ａ）参照）に接続される負荷であり、図７（ｂ）のインダクタＬ３、Ｌ５ａ及びＬ５ｂ、キャパシタＣ２ａ及びＣ２ｂ、整合回路４６並びに抵抗Ｒ１を意味する。シミュレーションではユニットセル１個の出力パッド１８ａから出力側を見たインピーダンスを計算している。図８（ｂ）中の点線はインダクタＬ３、Ｌ５ａ及びＬ５ｂ、キャパシタＣ２ａ及びＣ２ｂが接続されていない例である。つまりインダクタＬ３のインダクタンス値Ｌ_３が０．１ｎＨである。破線はインダクタンス値Ｌ_３が０．１ｎＨの例、実線はインダクタンス値Ｌ_３が０．３ｎＨの例である。黒塗りの三角Ｄ１は基本波に対するインピーダンスを表す。いずれの例においても、基本波についてのインピーダンスは約５０Ωに整合されている。Ｄ２〜Ｄ４は２倍高調波に対するインピーダンスを表す。矢印で示した領域Ｄ５は、２倍高調波の最適な位相領域であり、３０°付近に位置する。

図８（ｂ）に示すように、点線の例では位相がマイナスに位置しており、位相条件を最適化できないことがわかる。破線の例では位相が３０°付近であり、位相条件を最適化できる。反射係数Γは約０．８５である。実線の例では位相が３０°付近であり、反射係数Γは約０．９３である。インダクタＬ３は高周波をカットする。このため、インダクタＬ３のインダクタンス値を調整することにより反射係数Γを大きくし、効率を高めることができる。インダクタンス値の調整には、図１（ａ）及び図１（ｂ）に示したボンディングワイヤ３２の長さを調節すればよい。信号の周波数及び所望する効率に応じて、ボンディングワイヤ３２の長さは変更可能である。例えば、ボンディングワイヤ３２の長さは、出力パッド１８ａからフィードスルー２４までの最短距離の２倍以上が好ましい。

次に、半導体装置１００の温度特性について説明する。適切な温度特性を有する容量性部品２２を用いることで、半導体装置１００の出力電力の温度補正が可能となる。温度特性のシミュレーションを行った。

図９（ａ）は容量性部品２２のキャパシタンス値の温度特性を例示するグラフである。横軸は温度、縦軸はキャパシタンス値を表す。４０℃付近におけるキャパシタンス値を１０ｐＦとして温度特性の計算をした。温度の上昇に伴い、キャパシタンス値は低下する。

図２（ｂ）のインダクタＬ５及びキャパシタＣ２とを含むシャントのインピーダンスＺは次式で表される。Ｌ_５はインダクタＬ５のインダクタンス値、Ｃ_２はキャパシタＣ２のキャパシタンス値である。

図９（ａ）に示したように、キャパシタンス値Ｃ_２は温度の上昇と共に低下する。キャパシタンス値Ｃ_２が低下することにより、インピーダンスＺも低下する。

図９（ｂ）は半導体装置１００の出力電力の温度特性を例示するグラフである。横軸は温度、縦軸は出力電圧を表す。破線は温度補正がない例を表す。実線は温度補正がある例を表す。

図９（ｂ）に破線で示すように、室温における出力電力は約１００Ｗとした。出力電力は温度の上昇に伴い大きく低下する。半導体装置１００では、シャントのインピーダンスＺが温度の上昇に伴い低下する。このため、実線で示すように出力電力の低下が抑制される。

図１０は半導体チップ１８の出力インピーダンスを例示するスミスチャートである。黒丸Ｅ１は効率が最適化するインピーダンスを表す。黒丸Ｅ２は飽和出力が最適化するインピーダンスを表す。三角Ｅ３は半導体チップ１８の出力インピーダンスの例を表す。Ｅ３はＥ１〜Ｅ２間に位置する。つまり半導体チップ１８は、出力インピーダンスが効率最適化インピーダンスと飽和出力最適化インピーダンスとの間に位置するように設計される。数１で示したインピーダンスＺが低下することは、図１０の矢印のようにＥ３がＥ２に近付くことを意味する。つまり出力電力が増加する方向に出力インピーダンスが変化する。

一方、図９（ｂ）の実線で示すように、半導体装置１００の温度特性の変化を補償するような温度特性を有する容量性部品２２を用いることで、出力インピーダンスの変化を抑えることができる。つまり、容量性部品２２は、半導体装置１００の出力電力の温度特性を打ち消すような温度特性を有していればよい。出力電力の温度特性に応じて、容量性部品２２の温度特性を調整してもよい。

実施例２は容量性部品２２の数を減らした例である。図１１は実施例２に係る半導体装置２００を例示する平面図である。図１１に示すように、半導体装置２００は１つの容量性部品２２を備える。他の構成は半導体装置１００と同じである。実施例２によれば、実施例１と同様に半導体装置２００の小型化が可能である。容量性部品２２が１つであるため、Ｙ方向の長さを小さくすることもできる。

実施例３は出力側における部品の配置を変更した例である。図１２は実施例３に係る半導体装置３００を例示する平面図である。

図１２に示すように、半導体チップ１８とフィードスルー２４との間に２つの配線部品２０が設けられている。２つの配線部品２０に挟まれるように、容量性部品２２が設けられている。フィードスルー２４の誘導性パターン２４ｂはボンディングワイヤ３４を介して２つの配線部品２０のそれぞれに接続されている。２つの配線部品２０はボンディングワイヤ３６を介して容量性部品２２に接続されている。実施例３によれば、実施例１及び２と同様に半導体装置３００の小型化が可能である。

実施例４は配線パターン２０ｂの方向を変更した例である。図１３は実施例４に係る半導体装置４００を例示する平面図である。

図１３に示すように、半導体チップ１８とフィードスルー２４との間に配線部品及び容量性部品は設けられていない。２つの配線部品２０はＹ方向から半導体チップ１８を挟むように設けられている。２つの容量性部品２２はＹ方向から容量性部品１６を挟むように設けられている。容量性部品２２は、配線部品２０から見てＸ方向に位置する。配線パターン２０ｂはＸ方向に延びている。

実施例４によれば、半導体チップ１８とフィードスルー２４との間に、配線部品２０及び容量性部品２２を配置するスペースを確保しなくてよい。このため、実施例１〜３と同様に半導体装置４００を小型化することができる。配線部品２０は、半導体チップ１８から見てＸ方向と交叉する方向に位置していればよい。例えば２つの配線部品２０がフィードスルー２４をＹ方向から挟んでもよい。容量性部品２２が配線部品２０とＸ方向に並ぶことで、半導体装置４００のＹ方向の幅を小さくすることができる。

半導体チップ１８には、例えば窒化物半導体からなるＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を採用することができる。また半導体チップ１８に、シリコン（Ｓｉ）からなるＬＤＭＯＳを採用することもできる。窒化物半導体からなるＨＥＭＴはＬＤＭＯＳと比較して小型で高出力が可能であるため、本発明に係る半導体装置の更なる小型化が可能である。例えば比較例１及び２において、ＬＤＭＯＳを利用した半導体装置のサイズは例えば１０ｍｍ×２３ｍｍである（Ｘ方向の長さ×Ｙ方向の長さ）。同じ出力を実現する窒化物半導体からなるＨＥＭＴのサイズは例えば１０ｍｍ×１２ｍｍとなる。また実施例１〜４を適用することで例えば６ｍｍ×１２ｍｍ程度に小型化することができる。

窒化物半導体とは窒素（Ｎ）を含む半導体であり、例えば窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などがある。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ベースプレート
１４、２４フィードスルー
１８半導体チップ
１８ａ出力パッド
２０配線部品
２０ｂ配線パターン
２０ｃ一部領域
２２容量性部品
２６出力端子
２８、３０、３１、３２、３４、３６ボンディングワイヤ
１００、２００、３００、４００半導体装置

Claims

複数の出力パッドを有する半導体チップと、
導電性のパターンを有する出力端子部品と、
導電性のパターンを有する配線部品と、
それぞれの一端が前記出力パッドと接続され、それぞれの他端が前記出力端子部品の前記パターンの長手方向に対して分散して接続された第１ボンディングワイヤと、
前記配線部品の一部領域と前記出力端子部品の前記パターンとの間を接続する接続部と、
前記配線部品に接続された容量性部品と、を備えることを特徴とする半導体装置。
前記配線部品は、前記半導体チップと前記出力端子部品との間に配置され、その長手方向が、前記配線部品と前記半導体チップとが配置されている方向と交叉する方向に延在してなることを特徴とする請求項１記載の半導体装置。
前記出力端子部品の前記パターンの幅は、前記配線部品の前記パターンの幅より大きいことを特徴とする請求項１又は２記載の反相対装置。
前記半導体チップと前記出力端子部品との間隔は、前記出力端子部品の幅よりも小さいことを特徴とする請求項１記載の半導体装置。
前記容量性部品は、前記配線部品の長手方向に配置されてなることを特徴とする請求項２記載の半導体装置。
前記接続部は、第２ボンディングワイヤからなることを特徴とする請求項１記載の半導体装置。
前記配線部品の一部領域は、前記配線部品の前記パターンの総延長の４０％以下の領域であることを特徴とする請求項１記載の半導体装置。
前記出力端子部品の前記パターンの長手方向における幅は、前記配線部品の前記パターンの長手方向における幅より３倍以上大きいことを特徴とする請求項１記載の半導体装置。
前記容量性部品は、前記半導体チップの温度特性の変化を補償する温度特性を有することを特徴とする請求項１記載の半導体装置。
前記半導体チップが搭載されるパッケージを備え、
前記パッケージはハーメチックパッケージであることを特徴とする請求項１記載の半導体装置。