JP2007027317A - 半導体装置 - Google Patents

Abstract

【課題】 小型化を実現する半導体装置を得る。
【解決手段】 ゲートパッド１１に接続された下電極１２と、下電極１２に対向するように配置されたゲート引き出し電極１０と、下電極１２およびゲート引き出し電極１０間に配置された誘電体１３と、下電極１２およびゲート引き出し電極１０間を電気的に接続する抵抗体１４とを備えた。下電極１２、ゲート引き出し電極１０、および誘電体１３によりキャパシタを構成し、さらに、抵抗体１４で電気的に接続することにより、ゲートパッド１１とゲート引き出し電極１０とがキャパシタと抵抗との並列回路からなる安定化回路によって接続されたものとなる。安定化回路は、半導体トランジスタのゲート引き出し電極１０の位置に構成されるので、半導体基板１上の占有面積を小さくすることができ、よって、安定化回路および半導体トランジスタからなる半導体装置１の小型化を実現し、コストを低く抑えることができる。
【選択図】 図２

Description

この発明は、地上マイクロ波、ミリ波通信装置、移動体通信装置、衛星通信装置、およびレーダ装置等の増幅器として用いられる半導体トランジスタに、発振等の不安定状態を防ぐ安定化回路を備えた半導体装置に関するものである。

従来の半導体装置としては、半導体トランジスタに、そのドレイン電極、ソース電極を片方の電極としたＭＩＭキャパシタと抵抗体とからなる安定化回路を備え、キャパシタのための配線を除去して不要な付加インダクタンスを低減し、高性能化したものがある（例えば、特許文献１参照）。

特開平１１−５４６９９号公報

従来の半導体装置は以上のように構成されているので、安定化回路を構成するＭＩＭキャパシタおよび抵抗体の半導体基板上の占有面積が大きく、よって、安定化回路および半導体トランジスタからなる半導体装置の小型化を実現することができないなどの課題があった。

この発明は上記のような課題を解決するためになされたもので、動作周波数においても発振しやすい不安定な状態にある半導体トランジスタに安定化回路を装荷することにより、低周波から高周波までの広い帯域で不安定な状態を改善することができ、且つ小型化を実現することができる半導体装置を得ることを目的とする。

この発明に係る半導体装置は、ゲートパッドに接続された下電極と、下電極に対向するように配置されたゲート引き出し電極と、下電極およびゲート引き出し電極間に配置された誘電体と、下電極およびゲート引き出し電極間を電気的に接続する抵抗体とを備えたものである。

この発明によれば、下電極、ゲート引き出し電極、および誘電体によりキャパシタを構成し、さらに、下電極およびゲート引き出し電極間を抵抗体で電気的に接続することにより、ゲートパッドとゲート引き出し電極とがキャパシタと抵抗との並列回路からなる安定化回路によって直列に電気的に接続されたものとなる。また、その安定化回路は、半導体トランジスタのゲートフィンガに近いゲート引き出し電極の位置に構成されるので、安定化回路を半導体トランジスタの動作領域直近に装荷することが可能となり、動作周波数においても発振しやすい不安定な状態にある半導体トランジスタを、低周波から高周波までの広い帯域で不安定な状態を改善することができる。
また、安定化回路は、半導体トランジスタのゲート引き出し電極の位置に構成されるので、半導体基板上の占有面積を小さくすることができ、よって、安定化回路および半導体トランジスタからなる半導体装置の小型化を実現し、コストを低く抑えることができる効果がある。

実施の形態１．
図１はこの発明の実施の形態１による半導体装置を示す平面図であり、図において、半絶縁性のＧａＡｓ基板からなる半導体基板１上に、半導体トランジスタとしてドレイン電極２およびソース電極３が、ゲートフィンガ８を跨ぐように櫛状に交互に対向配置された櫛形トランジスタが形成されたものである。このトランジスタセルが１つのトランジスタチップを成したものである。ドレイン電極２は、１つのドレインパッド４から１セル当たり７本引き出され、ソース電極３は、ゲートバス９に接触しないようにエアブリッジ５と呼ばれる空中配線を介してソースパッド６に接続され、１つのソースパッド６から１セル当たりで３本引き出されたものである。また、ソースパッド６は、ヴィアホール７により半導体基板１の裏面電極（図示せず）に接続されたものである。ゲートフィンガ８は、１つのゲートバス９から１セル当たり１２本引き出され、櫛状に形成されたドレイン電極２およびソース電極３間に配置され、ゲートバス９を介して給電されるものである。このゲートバス９は、ゲート引き出し電極１０に接続され、さらに、後述する安定化回路を介してゲートパッド１１に接続されたものである。

図２は図１における破線ａ−Ａの断面を示す断面図であり、図において、ゲートバス９に接続されたゲート引き出し電極１０は、第１の水平部１０ａ、立ち上がり部１０ｂ、および第２の水平部１０ｃから成り、略クランク状に形成されたものである。下電極１２は、ゲートパッド１１に接続されると共に、ゲート引き出し電極１０の第２の水平部１０ｃに対向するように配置されたものである。誘電体１３は、ゲート引き出し電極１０の第２の水平部１０ｃおよび下電極１２間に配置されたものであり、これら第２の水平部１０ｃ、下電極１２、および誘電体１３によりキャパシタを構成するものである。抵抗体１４は、ゲート引き出し電極１０の略下部近傍に配置され、ゲート引き出し電極１０の第１の水平部１０ａの下面および下電極１２の下面間を電気的に接続するものであり、先のキャパシタとこの抵抗体１４とから安定化回路を構成するものである。

次に動作について説明する。
半導体トランジスタには、高周波帯で駆動能力の高いトランジスタがあり、動作周波数においても発振しやすい不安定状態にあることが多い。この対策として、例えば、半導体トランジスタのゲート側に金ワイヤを介して、入力外部回路を装荷し、伝送線路の途中に、安定化のための抵抗およびこれと並列に接続された高周波を通過させるキャパシタからなる安定化回路を設ける方法がある。この安定化回路によって、半導体トランジスタの動作が安定化されることになる。

一方、周波数が高くなるにつれ（例えばミリ波帯等）、ほとんどの半導体トランジスタは、ゲート側が低インピーダンスになりやすく、また、特に電力増幅器に用いるような総ゲート幅の大きなトランジスタでは、入力インピーダンスはより低くなる特徴がある。このため、僅かな伝送線路長でも入力インピーダンスに与える影響は大きく、低周波から高周波までの広い帯域で、半導体トランジスタの安定化を図ろうとすると、半導体トランジスタの入力側端子の直近に、安定化回路を設けるような回路構成が最良となる場合が多々ある。

これらの理由で、半導体トランジスタの動作安定化には、安定化回路をできる限り半導体トランジスタの動作領域直近に設けることが必要となるが、安定化回路として外部回路を用いて安定化を取る手法では、安定化回路と半導体トランジスタとの間の配線長が長くなるため、必然的に安定化回路が半導体トランジスタから遠ざかってしまう。また、半導体トランジスタと外部回路との電気的な接続には、金ワイヤ等のボンディングワイヤを用いることが多く、さらに、両者の位置が遠ざかってしまい、これらを直近にすることが難しい。これが原因で、低周波から高周波までの広い帯域で安定化を図り、且つ高出力を得ることは今までは困難であった。

この実施の形態１は、このような課題を解消するものであり、図２に示したように、ゲート引き出し電極１０の第２の水平部１０ｃと、ゲートパッド１１に接続された下電極１２とを対向配置すると共に、それら第２の水平部１０ｃおよび下電極１２間に誘電体１３を配置し、第２の水平部１０ｃ、下電極１２、および誘電体１３によりキャパシタを構成する。また、抵抗体１４により、ゲート引き出し電極１０の第１の水平部１０ａの下面および下電極１２の下面間を電気的に接続する。このことにより、先のキャパシタとこの抵抗体１４とから安定化回路を構成する。

図３は安定化回路の等価回路を示す回路図であり、図において、半導体トランジスタ２１は、図１に示した半導体基板１に形成されるものであり、Ｎｃｈトランジスタを例としたものである。因みに、半導体トランジスタ２１のドレインは、ドレインパッド４に接続され、半導体トランジスタ２１のソースは、ソースパッド６およびヴィアホール７を介して半導体基板１の裏面電極に接続され、接地されている。キャパシタ２２は、第２の水平部１０ｃ、下電極１２、および誘電体１３により構成されるものであり、抵抗２３は、抵抗体１４により構成されるものである。
このように、図２に示した構成により、ゲートパッド１１とゲート引き出し電極１０とがキャパシタ２２と抵抗２３との並列回路からなる安定化回路によって直列に電気的に接続されたものとなる。また、その安定化回路は、半導体トランジスタ２１のゲートに近いゲート引き出し電極１０の位置に構成されるので、安定化回路を半導体トランジスタ２１の動作領域直近に装荷することが可能となり、動作周波数においても発振しやすい不安定な状態にある半導体トランジスタ２１を、低周波から高周波までの広い帯域で不安定な状態を改善することができる。

また、この安定化回路は、半導体トランジスタ２１のゲート引き出し電極１０の略下部近傍に配置されるものであり、この安定化回路を構成する上での半導体基板１上の占有面積を小さくすることができ、よって、安定化回路および半導体トランジスタ２１からなる半導体装置の小型化を実現し、コストを低く抑えることができる。

なお、この実施の形態１では、半導体トランジスタ２１としてＮｃｈトランジスタを例に説明したが、半導体トランジスタ２１としてＰｃｈトランジスタを用いても良い。

以上のように、この実施の形態１によれば、第２の水平部１０ｃ、下電極１２、および誘電体１３によりキャパシタ２２を構成し、さらに、抵抗体１４により、ゲート引き出し電極１０の第１の水平部１０ａの下面および下電極１２の下面間を電気的に接続することにより、ゲートパッド１１とゲート引き出し電極１０とがキャパシタ２２と抵抗２３との並列回路からなる安定化回路によって直列に電気的に接続されたものとなる。また、その安定化回路は、半導体トランジスタ２１のゲートフィンガ８に近いゲート引き出し電極１０の略下部近傍に配置されるので、安定化回路を半導体トランジスタ２１の動作領域直近に装荷することが可能となり、動作周波数においても発振しやすい不安定な状態にある半導体トランジスタ２１を、低周波から高周波までの広い帯域で不安定な状態を改善することができる。
また、安定化回路は、半導体トランジスタ２１のゲート引き出し電極１０の略下部近傍に配置されるので、半導体基板１上の占有面積を小さくすることができ、よって、安定化回路および半導体トランジスタ２１からなる半導体装置の小型化を実現し、コストを低く抑えることができる。

実施の形態２．
図４はこの発明の実施の形態２による半導体装置を示す平面図であり、図において、ゲートバス９は、ゲート引き出し電極３１に接続され、さらに、ゲートパッド３２に接続されたものである。その他の構成については図１と同様である。

図５は図４における破線ａ−Ａの断面を示す断面図であり、図において、ゲートバス９に接続されたゲート引き出し電極３１は、第１の水平部３１ａ、および立ち上がり部３１ｂから成り、略Ｌ字状に形成されたものである。ゲートパッド３２は、ゲート引き出し電極３１の立ち上がり部３１ｂに接続され、ゲート引き出し電極３１の第１の水平部３１ａ、および立ち上がり部３１ｂ、およびゲートパッド３２により、略クランク状に形成されたものである。下電極１２は、ゲートパッド３２に対向するように配置されたものである。誘電体１３は、ゲートパッド３２および下電極１２間に配置されたものであり、これらゲートパッド３２、下電極１２、および誘電体１３によりキャパシタを構成するものである。

図６は図４における破線ｂ−Ｂの断面を示す断面図であり、図において、２つの抵抗体３３は、下電極１２およびその下電極１２の両側に配置されたソースパッド６間の略下部近傍にそれぞれ配置され、下電極１２の下面およびソースパッド（接地パッド）６の下面間をそれぞれ電気的に接続するものであり、先のキャパシタとこの抵抗体１４とから安定化回路を構成するものである。

次に動作について説明する。
図５に示したように、ゲートパッド３２と、下電極１２とを対向配置すると共に、それらゲートパッド３２および下電極１２間に誘電体１３を配置し、ゲートパッド３２、下電極１２、および誘電体１３によりキャパシタを構成する。また、図６に示したように、２つの抵抗体３３により、下電極１２の下面およびソースパッド６の下面間をそれぞれ電気的に接続する。このことにより、先のキャパシタとこの抵抗体３３とから安定化回路を構成する。

図７は安定化回路の等価回路を示す回路図であり、図において、半導体トランジスタ２１は、図４に示した半導体基板１に形成されるものであり、Ｎｃｈトランジスタを例としたものである。因みに、半導体トランジスタ２１のドレインは、ドレインパッド４に接続され、半導体トランジスタ２１のソースは、ソースパッド６およびヴィアホール７を介して半導体基板１の裏面電極に接続され、接地されている。キャパシタ４１は、ゲートパッド３２、下電極１２、および誘電体１３により構成されるものであり、抵抗４２は、２つの抵抗体３３の並列接続により構成されるものである。この抵抗４２は、ドレインパッド４に接続されることにより、同様に裏面電極において接地されている。
このように、図５、図６に示した構成により、ゲートパッド３２とゲート引き出し電極３１との間に、キャパシタ４１と、接地された抵抗４２との直列回路からなる安定化回路が接続されたものとなる。また、その安定化回路は、半導体トランジスタ２１のゲートに近いゲートパッド３２の位置に構成されるので、安定化回路を半導体トランジスタ２１の動作領域直近に装荷することが可能となり、動作周波数においても発振しやすい不安定な状態にある半導体トランジスタ２１を、低周波から高周波までの広い帯域で不安定な状態を改善することができる。

また、この安定化回路は、半導体トランジスタ２１の下電極１２の下部、および下電極１２とその両側に配置されたソースパッド６と間の略下部近傍にそれぞれ配置されるものであり、この安定化回路を構成する上での半導体基板１上の占有面積を小さくすることができ、よって、安定化回路および半導体トランジスタ２１からなる半導体装置の小型化を実現し、コストを低く抑えることができる。

なお、この実施の形態２では、半導体トランジスタ２１としてＮｃｈトランジスタを例に説明したが、半導体トランジスタ２１としてＰｃｈトランジスタを用いても良い。

また、例えば、安定化回路が無い場合の半導体トランジスタ２１の入力インピーダンスが、７．３＋ｊ９．８Ω（ｊは虚数単位）であったとすると、その安定化回路を含んだ半導体トランジスタ２１では、キャパシタ４１に０．５８ｐＦ、抵抗４２に１Ωを選ぶことで、その入力インピーダンスは、１８＋ｊ０Ωにすることができ、虚数成分を打ち消し、低いインピーダンスを高くするためのプリマッチ回路としても機能することができる。この例のように、安定化の機能だけでなく、プリマッチ回路としての機能も持たせることができる。

以上のように、この実施の形態２によれば、下電極１２、ゲートパッド３２、および誘電体１３によりキャパシタ４１を構成し、さらに、下電極１２およびソースパッド６間を２つの抵抗体３３で電気的に接続することにより、ゲートパッド３２とゲート引き出し電極３１とが電気的に接続され、それらの間にキャパシタ４１と抵抗４２との直列回路からなる安定化回路が接続されたものとなる。また、その安定化回路は、半導体トランジスタ２１のゲートフィンガ８に近いゲートパッド３２の位置に構成されるので、安定化回路を半導体トランジスタ２１の動作領域直近に装荷することが可能となり、動作周波数においても発振しやすい不安定な状態にある半導体トランジスタ２１を、低周波から高周波までの広い帯域で不安定な状態を改善することができる。
また、安定化回路は、半導体トランジスタ２１のゲートパッド３２の位置に構成されるので、半導体基板１上の占有面積を小さくすることができ、よって、安定化回路および半導体トランジスタ２１からなる半導体装置の小型化を実現し、コストを低く抑えることができる。
さらに、安定化回路のキャパシタ４１および抵抗４２の値を選定することにより、安定化回路がない場合の半導体トランジスタ２１の入力インピーダンスの虚数成分を打ち消して、低い入力インピーダンスを高くするためのプリマッチ回路としての機能も持たせることができる。

実施の形態３．
図８はこの発明の実施の形態３による半導体装置を示す平面図であり、図において、図１に示した半導体装置を１つの半導体基板１上に４つ並列接続したものである。その他の構成については図１と同様である。

次に動作について説明する。
図８に示したように、この実施の形態３による半導体装置は、上記実施の形態１に示したトランジスタセルを４つ並列接続したものを１つのトランジスタチップで構成し、高出力を得るようにしたものである。
なお、この実施の形態３では、４つのトランジスタセルをまとめて一つの半導体トランジスタとする場合を例として挙げたが、トランジスタセル数は４つでなくても良く、任意の個数並列接続するようにしても良い。

以上のように、この実施の形態３によれば、トランジスタセルを、１つの半導体基板１上に４つ並列接続したことにより、安定化の効果をそのままに４倍の出力を取り出すことが可能となり、高出力化を実現することができる。
また、チップサイズについてもそれほど大型化することなく、半導体装置の小型化を実現し、コストを低く抑えることができる。

実施の形態４．
図９はこの発明の実施の形態４による半導体装置を示す平面図であり、図において、図４に示した半導体装置を１つの半導体基板１上に４つ並列接続したものである。その他の構成については図４と同様である。

次に動作について説明する。
図９に示したように、この実施の形態４による半導体装置は、上記実施の形態２に示したトランジスタセルを４つ並列接続したものを１つのトランジスタチップで構成し、高出力を得るようにしたものである。
なお、この実施の形態４では、４つのトランジスタセルをまとめて一つの半導体トランジスタとする場合を例として挙げたが、トランジスタセル数は４つでなくても良く、任意の個数並列接続するようにしても良い。

以上のように、この実施の形態４によれば、トランジスタセルを、１つの半導体基板１上に４つ並列接続したことにより、安定化の効果やプリマッチの効果をそのままに４倍の出力を取り出すことが可能となり、高出力化を実現することができる。
また、チップサイズについてもそれほど大型化することなく、半導体装置の小型化を実現し、コストを低く抑えることができる。

この発明の実施の形態１による半導体装置を示す平面図である。 図１における破線ａ−Ａの断面を示す断面図である。 安定化回路の等価回路を示す回路図である。 この発明の実施の形態２による半導体装置を示す平面図である。 図４における破線ａ−Ａの断面を示す断面図である。 図４における破線ｂ−Ｂの断面を示す断面図である。 安定化回路の等価回路を示す回路図である。 この発明の実施の形態３による半導体装置を示す平面図である。 この発明の実施の形態４による半導体装置を示す平面図である。

符号の説明

１ 半導体基板、２ ドレイン電極、３ ソース電極、４ ドレインパッド、５ エアブリッジ、６ ソースパッド、７ ヴィアホール、８ ゲートフィンガ、９ ゲートバス、１０，３１ ゲート引き出し電極、１０ａ，３１ａ 第１の水平部、１０ｂ，３１ｂ 立ち上がり部、１０ｃ 第２の水平部、１１，３２ ゲートパッド、１２ 下電極、１３ 誘電体、１４ 抵抗体、２１ 半導体トランジスタ、２２，４１ キャパシタ、２３，４２ 抵抗。

Claims (3)

1. 半導体基板上に配置され、その半導体基板に形成される半導体トランジスタのゲートパッドに接続された下電極と、
   上記半導体基板上に上記下電極に対向するように配置された上記半導体トランジスタのゲート引き出し電極と、
   上記下電極および上記ゲート引き出し電極間に配置された誘電体と、
   上記半導体基板上に配置され、上記下電極および上記ゲート引き出し電極間を電気的に接続する抵抗体とを備えた半導体装置。
2. 半導体基板上に配置された下電極と、
   上記半導体基板上に配置されたその半導体基板に形成される半導体トランジスタのゲート引き出し電極と、
   上記半導体基板上に上記下電極に対向するように配置され、上記ゲート引き出し電極に接続された上記半導体トランジスタのゲートパッドと、
   上記下電極および上記ゲートパッド間に配置された誘電体と、
   上記半導体基板上に配置された上記半導体トランジスタの接地パッドと、
   上記半導体基板上に配置され、上記下電極および上記接地パッド間を電気的に接続する抵抗体とを備えた半導体装置。
3. 請求項１または請求項２記載の半導体装置を、１つの半導体基板上に複数並列接続したことを特徴とする半導体装置。

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