JP6067151B2 - マルチフィンガトランジスタ及び半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims description 8
- 230000010355 oscillation Effects 0.000 description 21
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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Description
この発明は、複数のフィンガで構成されるマルチフィンガトランジスタ、及びそれを用いた半導体装置に関するものである。
従来から、複数のフィンガで構成されるマルチフィンガトランジスタが、マイクロ波帯の半導体装置に多く用いられている。
一方、マルチフィンガトランジスタの１セルのサイズはおおよそ１平方ｍｍ以下であるが、数１０ＧＨｚの電磁波にとって無視できるサイズではない。そのため、１セル内の電圧電流分布まで考慮する必要がある。この電圧電流分布が大きくなるとループ発振を起こしやすくなる。
一方、マルチフィンガトランジスタの１セルのサイズはおおよそ１平方ｍｍ以下であるが、数１０ＧＨｚの電磁波にとって無視できるサイズではない。そのため、１セル内の電圧電流分布まで考慮する必要がある。この電圧電流分布が大きくなるとループ発振を起こしやすくなる。
そこで、上記のようなマルチフィンガトランジスタのセル内のループ発振を抑制するため、ゲートフィンガ、ドレインフィンガ又はソースフィンガのいずれか１つについて、束ねる中心（給電位置）をずらして構成している（例えば特許文献１参照）。
しかしながら、特許文献１に開示された従来構成では、１セル内で対称な形にならず、マルチフィンガトランジスタ間で不等分配合成がされるという課題があった。また、多くのセルを並列に配置した場合（マルチセル）には、両端のセルの形状が異なるため、ここでも不等分配合成がされる。そして、不等分配合成により、マルチフィンガトランジスタにおける一部のフィンガが良好に動作しなくなり、半導体装置の性能を劣化させる。
例えば半導体装置を増幅器として用いた場合には、利得、出力電力、効率が低下する。また、半導体装置を発振器として用いた場合には、出力電力、効率が低下する。また、半導体装置をミクサとして用いた場合には、変換利得、出力電力、効率が低下する。
この発明は、上記のような課題を解決するためになされたもので、セル内で対称な形とし、且つセル内のループ発振を抑制することができるマルチフィンガトランジスタ及び半導体装置を提供することを目的としている。
この発明に係るマルチフィンガトランジスタは、半導体基板上の活性領域に配列された複数のゲートフィンガと、活性領域にゲートフィンガを挟んで交互に配列された複数のソースフィンガ及び複数のドレインフィンガと、活性領域の外側に配置され、ゲートバスを介してゲートフィンガが接続されたゲートパッドと、活性領域の外側且つ当該活性領域に対してゲートパッド側の領域に配置され、ソースフィンガが接続されたソースパッドと、活性領域の外側且つ当該活性領域を挟んでゲートパッドとは反対側の領域に配置され、ドレインフィンガが接続されたドレインパッドと、ソースパッドを接地させるソースヴィアとを備えたマルチフィンガトランジスタにおいて、活性領域の外側且つドレインパッド側の領域において、ゲートフィンガまたはソースフィンガを接続する、電圧電流分布を抑制する回路を備え、マルチフィンガトランジスタは、ゲートパッドの位置における当該ゲートパッドからの信号の伝搬方向を軸として線対称に構成され、電圧電流分布を抑制する回路は、ゲートフィンガを接続するダイオードであるものである。
この発明によれば、上記のように構成したので、セル内で対称な形とし、且つセル内のループ発振を抑制することができる。
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って、説明する。
実施の形態１．
図１はこの発明の実施の形態１に係るマルチフィンガトランジスタのパターン構成例を示す平面図である。この図１では、１セル分のマルチフィンガトランジスタを示している。
図１に示すように、マルチフィンガトランジスタは、半導体基板１上の活性領域１１に、複数のソースフィンガ３１と複数のドレインフィンガ４１が複数のゲートフィンガ２１を挟んで交互に配置されたものを指す。このマルチフィンガトランジスタは半導体装置に用いられる。なお、この半導体装置は、トランジスタ、又はトランジスタを用いた機能回路である半導体素子である。トランジスタを用いた機能回路としては、例えば、増幅器、発振器、ミクサが挙げられる。
実施の形態１．
図１はこの発明の実施の形態１に係るマルチフィンガトランジスタのパターン構成例を示す平面図である。この図１では、１セル分のマルチフィンガトランジスタを示している。
図１に示すように、マルチフィンガトランジスタは、半導体基板１上の活性領域１１に、複数のソースフィンガ３１と複数のドレインフィンガ４１が複数のゲートフィンガ２１を挟んで交互に配置されたものを指す。このマルチフィンガトランジスタは半導体装置に用いられる。なお、この半導体装置は、トランジスタ、又はトランジスタを用いた機能回路である半導体素子である。トランジスタを用いた機能回路としては、例えば、増幅器、発振器、ミクサが挙げられる。
また、半導体基板１上の活性領域１１の外側において、並列配置されたゲートフィンガ２１が接続されるゲートパッド２２、並列配置されたソースフィンガ３１が接続されるソースパッド３２、並列配置されたドレインフィンガ４１が接続されるドレインパッド４２がそれぞれ設けられ、他の回路と接続しやすい構造となっている。
ここで、ソースパッド３２は、活性領域１１に対してゲートパッド２２が配置された領域と同じ側の領域に配置されている。また、ドレインパッド４２は、活性領域１１を挟んで、ゲートパッド２２が配置された領域とは反対側の領域に配置されている。すなわち、図１の例では、ゲートパッド２２とソースパッド３２は活性領域１１に対して左側の領域に配置され、ドレインパッド４２は活性領域１１に対して右側の領域に配置されている。
ここで、ソースパッド３２は、活性領域１１に対してゲートパッド２２が配置された領域と同じ側の領域に配置されている。また、ドレインパッド４２は、活性領域１１を挟んで、ゲートパッド２２が配置された領域とは反対側の領域に配置されている。すなわち、図１の例では、ゲートパッド２２とソースパッド３２は活性領域１１に対して左側の領域に配置され、ドレインパッド４２は活性領域１１に対して右側の領域に配置されている。
また、並列配置されたゲートフィンガ２１は、活性領域１１の外側（図１の例では左側の領域）において、配線であるゲートバス２３により束ねられて、ゲートパッド２２に接続されている。また、並列配置されたドレインフィンガ４１は、活性領域１１の外側（図１の例では右側の領域）において、配線であるドレインバス４３により束ねられて、ドレインパッド４２に接続されている。また、ソースフィンガ３１は、ソースエアブリッジ３３を介してソースパッド３２に接続されている。このソースエアブリッジ３３により、ゲートバス２３との接触を回避することができる。また、ソースパッド３２は、ソースヴィア３４を介して接地されている。
さらに、実施の形態１では、並列配置されたゲートフィンガ２１が、活性領域１１の外側且つ当該活性領域１１に対してドレインパッド４２が配置された領域（図１の例では右側の領域）においても、配線であるゲートバス（第２のゲートバス）２３ｂにより束ねられて接続されている。なお、ゲートバス２３ｂとの接触を回避するため、ドレインフィンガ４１がドレインエアブリッジ４４を介してドレインバス４３に接続されている。
そして、マルチフィンガトランジスタは、ゲートパッド２２の位置における当該ゲートパッド２２からの信号の伝搬方向を軸として線対称に構成されている。すなわち、マルチフィンガトランジスタは、セル内で対称な形に構成されている。
そして、マルチフィンガトランジスタは、ゲートパッド２２の位置における当該ゲートパッド２２からの信号の伝搬方向を軸として線対称に構成されている。すなわち、マルチフィンガトランジスタは、セル内で対称な形に構成されている。
ここで、一般的には、マルチフィンガトランジスタが、マイクロ波帯の信号を扱う半導体装置に多く用いられる。一方、マルチフィンガトランジスタの１セルのサイズはおおよそ１平方ｍｍ以下であるが、数１０ＧＨｚの電磁波にとって無視できるサイズではない。そのため、１セル内の電圧電流分布まで考慮する必要がある。特にゲートフィンガ２１は最も寄生するキャパシタンスが大きいため、ゲートフィンガ２１内又はゲートフィンガ２１間の電圧電流分布に関して注意をしなくてはならない。この電圧電流分布が大きくなるとループ発振を起こしやすくなる。
従来構成では、ゲートフィンガが、活性領域に対してソースパッド側の領域でのみゲートバスにより束ねられて接続されている。そのため、ドレインパッド側の領域では、ゲートフィンガの開放端における電圧がそれぞれ異なり、ループ発振を起こしやすい状態となっている。
それに対して、実施の形態１の構成では、ゲートフィンガ２１が、活性領域１１を挟んで両側でゲートバス２３，２３ｂにより束ねられて接続されている。すなわち、従来構成において電圧分布が大きい点であるゲートフィンガの開放端を、ゲートバス２３ｂで束ねて接続しているため、ゲートフィンガ２１の上記開放端部分の電位が均一化され、電圧分布が生じにくくなる。その結果、ループ発振を抑制することができる。
また、違う見方をすれば、ゲートバス２３，２３ｂは配線であるため、少なからずインダクタ成分を含む。このゲートバス２３，２３ｂのインダクタ成分は、ゲートフィンガ２１間に電圧電流分布を生じさせる。そのため、このゲートバス２３，２３ｂを活性領域１１を挟んで両側に配置することで、ゲートバス２３，２３ｂを並列接続し、インダクタンスを半減させることができる。これにより、マルチフィンガトランジスタにおける電圧電流分布を低減することができ、ループ発振を抑制することができる。
また、本発明では、セル内の形状は対称であり、特許文献１に開示された従来構成のように、マルチフィンガトランジスタ間で不等分配合成がされることはない。よって、マルチフィンガトランジスタを適用した半導体装置についても、性能が劣化することはない。
図２は実施の形態１に係るマルチフィンガトランジスタによるループ発振の抑制効果を示す図である。図２ではソース端子における反射利得のシミュレーションによる解析結果を示し、破線が従来構成の場合を示し、実線が実施の形態１の構成の場合を示している。反射利得は、マルチフィンガトランジスタの３つの端子であるゲート、ドレイン、ソースの全ての端子において、極力低くその範囲が狭いことが望ましい。
この図２に示すように、従来構成では、セル内のループ発振により動作が不均一となり、３０〜４０ＧＨｚにおいて４ｄＢ弱程度の反射利得が生じている。それに対し、実施の形態１の構成では、従来の場合と２０ＧＨｚ以降の特性が異なり、反射利得が０ｄＢを超えることはなく、動作が安定していることがわかる。
この図２に示すように、従来構成では、セル内のループ発振により動作が不均一となり、３０〜４０ＧＨｚにおいて４ｄＢ弱程度の反射利得が生じている。それに対し、実施の形態１の構成では、従来の場合と２０ＧＨｚ以降の特性が異なり、反射利得が０ｄＢを超えることはなく、動作が安定していることがわかる。
以上のように、この実施の形態１によれば、活性領域１１の外側且つドレインパッド４２が配置された側の領域においてゲートフィンガ２１を束ねて接続するゲートバス２３ｂを設け、マルチフィンガトランジスタをゲートパッド２２の位置における当該ゲートパッド２２からの信号の伝搬方向を軸として線対称に構成したので、セル内で対称な形とし、且つセル内のループ発振を抑制することができる。
実施の形態２．
図３はこの発明の実施の形態２に係るマルチフィンガトランジスタのパターン構成例を示す平面図である。この図３では、１セル分のマルチフィンガトランジスタを示している。この図３に示す実施の形態２に係るマルチフィンガトランジスタは、図１に示す実施の形態１に係るマルチフィンガトランジスタのゲートバス２３ｂをダイオード２４に変更したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
図３はこの発明の実施の形態２に係るマルチフィンガトランジスタのパターン構成例を示す平面図である。この図３では、１セル分のマルチフィンガトランジスタを示している。この図３に示す実施の形態２に係るマルチフィンガトランジスタは、図１に示す実施の形態１に係るマルチフィンガトランジスタのゲートバス２３ｂをダイオード２４に変更したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
実施の形態１では、並列配置されたゲートフィンガ２１が、活性領域１１を挟んで両側において、ゲートバス２３，２３ｂにより束ねられて接続される構成を示した。そして、この構成により、インダクタの並列接続の効果を用いて、インダクタ成分を半減させることができる。
それに対し、実施の形態２では、活性領域１１の外側且つ当該活性領域１１に対してドレインパッド４２が配置された領域（図１の例では右側の領域）において、並列配置されたゲートフィンガ２１が、ゲートバス２３ｂに代えて、ダイオード２４により束ねられて接続されている。なお、複数のダイオード２４は、順方向と逆方向に交互に直列接続される。また、このダイオード２４の形成による接続は、マルチフィンガトランジスタの組付けと同じ工程で行うことができる。
そして、ゲートバス２３が有するインダクタとダイオード２４との並列接続によっても、ダイオード２４の抵抗性成分によりインピーダンスを下げることができる。これにより、マルチフィンガトランジスタにおける電圧電流分布を低減することができ、ループ発振を抑制することができる。
それに対し、実施の形態２では、活性領域１１の外側且つ当該活性領域１１に対してドレインパッド４２が配置された領域（図１の例では右側の領域）において、並列配置されたゲートフィンガ２１が、ゲートバス２３ｂに代えて、ダイオード２４により束ねられて接続されている。なお、複数のダイオード２４は、順方向と逆方向に交互に直列接続される。また、このダイオード２４の形成による接続は、マルチフィンガトランジスタの組付けと同じ工程で行うことができる。
そして、ゲートバス２３が有するインダクタとダイオード２４との並列接続によっても、ダイオード２４の抵抗性成分によりインピーダンスを下げることができる。これにより、マルチフィンガトランジスタにおける電圧電流分布を低減することができ、ループ発振を抑制することができる。
実施の形態３．
図４はこの発明の実施の形態３に係るマルチフィンガトランジスタのパターン構成例を示す平面図である。この図４では、１セル分のマルチフィンガトランジスタを示している。この図４に示す実施の形態３に係るマルチフィンガトランジスタは、図１に示す実施の形態１に係るマルチフィンガトランジスタにダイオード（第２のダイオード）２４ｂを追加したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
図４はこの発明の実施の形態３に係るマルチフィンガトランジスタのパターン構成例を示す平面図である。この図４では、１セル分のマルチフィンガトランジスタを示している。この図４に示す実施の形態３に係るマルチフィンガトランジスタは、図１に示す実施の形態１に係るマルチフィンガトランジスタにダイオード（第２のダイオード）２４ｂを追加したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
実施の形態１では、並列配置されたゲートフィンガ２１が、活性領域１１を挟んで両側において、ゲートバス２３，２３ｂにより束ねられる構成を示した。しかしながら、実施の形態１の構成では、ドレインパッド４２が配置された領域と同じ領域にあるゲートバス２３ｂと、ドレインエアブリッジ４４との間で寄生するキャパシタンスが、ドレインエアブリッジ４４とゲートフィンガ２１との間の帰還量を増加させ、低周波での動作の安定性を劣化させてしまう。
そこで、実施の形態３では、並列配置されたゲートフィンガ２１と、ゲートバス２３ｂとを、ダイオード２４ｂを介して接続している。なお、ダイオード２４ｂは、信号の伝搬方向（ゲートパッド２２側からドレインパッド４２側への方向）に対して順方向となるように接続されている。このダイオード２４ｂの形成による接続は、マルチフィンガトランジスタの組付けと同じ工程で行うことができる。
これにより、上記キャパシタンスによるドレインエアブリッジ４４とゲートフィンガ２１との間の帰還量を、上記ダイオード２４ｂが有する抵抗性成分により減衰させることができる。その結果、低周波での動作の安定性を改善することができる。
これにより、上記キャパシタンスによるドレインエアブリッジ４４とゲートフィンガ２１との間の帰還量を、上記ダイオード２４ｂが有する抵抗性成分により減衰させることができる。その結果、低周波での動作の安定性を改善することができる。
実施の形態４．
図５はこの発明の実施の形態４に係るマルチフィンガトランジスタのパターン構成例を示す平面図である。この図５では、１セル分のマルチフィンガトランジスタを示している。この図５に示す実施の形態４に係るマルチフィンガトランジスタは、図１に示す実施の形態１に係るマルチフィンガトランジスタからゲートバス２３ｂを取除き、ソースバス３５を追加したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
図５はこの発明の実施の形態４に係るマルチフィンガトランジスタのパターン構成例を示す平面図である。この図５では、１セル分のマルチフィンガトランジスタを示している。この図５に示す実施の形態４に係るマルチフィンガトランジスタは、図１に示す実施の形態１に係るマルチフィンガトランジスタからゲートバス２３ｂを取除き、ソースバス３５を追加したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
実施の形態１では、並列配置されたゲートフィンガ２１が、活性領域１１を挟んで両側において、ゲートバス２３，２３ｂにより束ねられて接続される構成を示した。一方、ソースフィンガ３１間にもわずかながら電圧電流分布が生じ、この分布が大きくなるとループ発振を起こしやすくなる。
そこで、実施の形態４では、活性領域１１の外側且つ当該活性領域１１に対してドレインパッド４２が配置された側の領域（図５の例では右側の領域）において、並列配置されたソースフィンガ３１が、配線であるソースバス３５により束ねられて接続されている。なお、ソースバス３５との接触を回避するため、ドレインフィンガ４１とドレインパッド４２はドレインエアブリッジ４４を介して接続されている。これにより、実施の形態１と同様の原理で、ソースフィンガ３１間で生じる電圧電流分布を低減し、ループ発振を抑制することができる。
そこで、実施の形態４では、活性領域１１の外側且つ当該活性領域１１に対してドレインパッド４２が配置された側の領域（図５の例では右側の領域）において、並列配置されたソースフィンガ３１が、配線であるソースバス３５により束ねられて接続されている。なお、ソースバス３５との接触を回避するため、ドレインフィンガ４１とドレインパッド４２はドレインエアブリッジ４４を介して接続されている。これにより、実施の形態１と同様の原理で、ソースフィンガ３１間で生じる電圧電流分布を低減し、ループ発振を抑制することができる。
実施の形態５．
図６はこの発明の実施の形態５に係るマルチフィンガトランジスタのパターン構成例を示す平面図である。この図６では、１セル分のマルチフィンガトランジスタを示している。この図６に示す実施の形態５に係るマルチフィンガトランジスタは、図５に示す実施の形態４に係るマルチフィンガトランジスタのソースバス３５を抵抗性線路（抵抗性部材）３６に変更したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
図６はこの発明の実施の形態５に係るマルチフィンガトランジスタのパターン構成例を示す平面図である。この図６では、１セル分のマルチフィンガトランジスタを示している。この図６に示す実施の形態５に係るマルチフィンガトランジスタは、図５に示す実施の形態４に係るマルチフィンガトランジスタのソースバス３５を抵抗性線路（抵抗性部材）３６に変更したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
実施の形態４では、並列配置されたソースフィンガ３１が、活性領域１１の外側且つドレインパッド４２側の領域において、ソースバス３５により束ねられて接続される構成を示した。しかしながら、実施の形態４の構成では、ソースバス３５が配線であるため、インダクタ成分を有している。そして、このインダクタ成分が弊害となり、想定よりソースフィンガ３１間の電圧電流分布を低減できない場合がある。
そこで、実施の形態５では、活性領域１１の外側且つ当該活性領域１１に対してドレインパッド４２が配置された領域において、並列配置されたソースフィンガ３１が、ソースバス３５に代えて、抵抗性を持った抵抗性膜である抵抗性線路３６により束ねられて接続されている。これにより、ソースフィンガ３１間の電圧電流分布を有効に低減することができる。
そこで、実施の形態５では、活性領域１１の外側且つ当該活性領域１１に対してドレインパッド４２が配置された領域において、並列配置されたソースフィンガ３１が、ソースバス３５に代えて、抵抗性を持った抵抗性膜である抵抗性線路３６により束ねられて接続されている。これにより、ソースフィンガ３１間の電圧電流分布を有効に低減することができる。
実施の形態６．
実施の形態１〜５に示す構成では、ゲートフィンガ２１間又はソースフィンガ３１間の電圧電流分布を低減させることを目的としていた。それに対し、実施の形態６では、各ソースフィンガ３１内の電圧電流分布も低減させることを目的としている。
図７はこの発明の実施の形態６に係るマルチフィンガトランジスタのパターン構成例を示す平面図である。この図７では、１セル分のマルチフィンガトランジスタを示している。この図７に示す実施の形態６に係るマルチフィンガトランジスタは、図５に示す実施の形態４に係るマルチフィンガトランジスタにソースパッド（第２のソースパッド）３２ｂ及びソースヴィア（第２のソースヴィア）３４ｂを追加したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
実施の形態１〜５に示す構成では、ゲートフィンガ２１間又はソースフィンガ３１間の電圧電流分布を低減させることを目的としていた。それに対し、実施の形態６では、各ソースフィンガ３１内の電圧電流分布も低減させることを目的としている。
図７はこの発明の実施の形態６に係るマルチフィンガトランジスタのパターン構成例を示す平面図である。この図７では、１セル分のマルチフィンガトランジスタを示している。この図７に示す実施の形態６に係るマルチフィンガトランジスタは、図５に示す実施の形態４に係るマルチフィンガトランジスタにソースパッド（第２のソースパッド）３２ｂ及びソースヴィア（第２のソースヴィア）３４ｂを追加したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
ここで、高周波増幅器の用途では、トランジスタのソース端子を接地する構造が多く用いられる。実施の形態１〜５では、活性領域１１の外側且つゲートパッド２２側の領域に配置されたソースヴィア３４により、ソース端子の接地を行っている。しかしながら、ソースフィンガ３１には、インダクタ成分が存在している。そして、ソースヴィア３４から離れるほど接地の効果は薄れる。すなわち、実施の形態１〜５に示す構成では、活性領域１１を挟んでソースヴィア３４が配置された領域とは反対側のソースフィンガ３１の端部では、接地されている状態から電位が遠ざかった状態となっている。
そこで、実施の形態６では、活性領域１１の外側且つドレインパッド４２側の領域にもソースパッド３２ｂを設け、ソースバス３５が接続されている。図７の例では、マルチフィンガトランジスタの両側の２本のソースフィンガ３１を延設することでソースパッド３２ｂと接続している。また、ソースパッド３２ｂにソースヴィア３４ｂを設けて接地している。これにより、活性領域１１を挟んでドレインパッド４２側のソースフィンガ３１の端部も接地された状態に近づく。その結果、ソースフィンガ３１内の電圧電流分布が低減し、ループ発振を抑制することができる。
図８は実施の形態６に係るマルチフィンガトランジスタによるループ発振の抑制効果を示す図である。図８ではソース端子における反射利得の解析結果を示し、破線が従来構成の場合を示し、実線が実施の形態６の構成の場合を示している。反射利得は、マルチフィンガトランジスタの３つの端子であるゲート、ドレイン、ソースの全ての端子において、極力低くその範囲が狭いことが望ましい。
この図８に示すように、従来構成では、セル内のループ発振により動作が不均一となり、３０〜４０ＧＨｚにおいて４ｄＢ弱程度の反射利得が生じている。それに対し、実施の形態６の構成では、反射利得が０ｄＢを超えることはなく、動作が安定していることがわかる。
この図８に示すように、従来構成では、セル内のループ発振により動作が不均一となり、３０〜４０ＧＨｚにおいて４ｄＢ弱程度の反射利得が生じている。それに対し、実施の形態６の構成では、反射利得が０ｄＢを超えることはなく、動作が安定していることがわかる。
実施の形態７．
図９はこの発明の実施の形態７に係るマルチフィンガトランジスタのパターン構成例を示す平面図である。この図９は、１セル分のマルチフィンガトランジスタを示している。この図９に示す実施の形態７に係るマルチフィンガトランジスタは、図７に示す実施の形態６に係るマルチフィンガトランジスタに抵抗性線路（第２の抵抗性部材）３６ｂを追加したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
図９はこの発明の実施の形態７に係るマルチフィンガトランジスタのパターン構成例を示す平面図である。この図９は、１セル分のマルチフィンガトランジスタを示している。この図９に示す実施の形態７に係るマルチフィンガトランジスタは、図７に示す実施の形態６に係るマルチフィンガトランジスタに抵抗性線路（第２の抵抗性部材）３６ｂを追加したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
実施の形態６では、ソースバス３５とソースパッド３２ｂとを配線により接続する構成を示した。
それに対し、実施の形態７では、ソースバス３５とソースパッド３２ｂとを、抵抗性を持った抵抗性膜である抵抗性線路３６ｂを介して接続している。これにより、真性トランジスタに接続されるソースの負荷インピーダンスとして、ソースフィンガ３１が有するインダクタンスと抵抗性線路３６ｂとの並列回路が接続されることになる。なお、真性トランジスタとは、寄生成分（電極の寄生キャパシタンス、電極の寄生インダクタンス）を除いたマルチフィンガトランジスタを意味し、物理的には半導体の内部部分（真性部分）を指す。この構成により、活性領域１１を挟んでドレインパッド４２側のソースフィンガ３１の端部では、抵抗性線路３６ｂがないときに比べてインピーダンスが下がり、接地に近づく。その結果、ソースフィンガ３１内の電圧電流分布が低減し、ループ発生を抑制することができ、動作の安定性が向上する。ただし、抵抗値を下げるほど動作の安定性が向上するわけではなく、数Ωから数十Ωの範囲が最もよい。
それに対し、実施の形態７では、ソースバス３５とソースパッド３２ｂとを、抵抗性を持った抵抗性膜である抵抗性線路３６ｂを介して接続している。これにより、真性トランジスタに接続されるソースの負荷インピーダンスとして、ソースフィンガ３１が有するインダクタンスと抵抗性線路３６ｂとの並列回路が接続されることになる。なお、真性トランジスタとは、寄生成分（電極の寄生キャパシタンス、電極の寄生インダクタンス）を除いたマルチフィンガトランジスタを意味し、物理的には半導体の内部部分（真性部分）を指す。この構成により、活性領域１１を挟んでドレインパッド４２側のソースフィンガ３１の端部では、抵抗性線路３６ｂがないときに比べてインピーダンスが下がり、接地に近づく。その結果、ソースフィンガ３１内の電圧電流分布が低減し、ループ発生を抑制することができ、動作の安定性が向上する。ただし、抵抗値を下げるほど動作の安定性が向上するわけではなく、数Ωから数十Ωの範囲が最もよい。
図１０はソースバス３５−ソースパッド３２ｂ間の抵抗値（１抵抗あたり）と反射利得との関係を示す図である。なお、解析に用いた周波数は、従来問題となっていた３８．２ＧＨｚとした。
図１０に示すように、実施の形態６と同じ状態となる抵抗値０の極限では、反射利得は−０．２ｄＢ程度である。それに対し、抵抗値が数Ωから数十Ωの範囲では、反射利得を−１ｄＢ以下に抑えることができ、大きな安定性が得られることがわかる。
図１０に示すように、実施の形態６と同じ状態となる抵抗値０の極限では、反射利得は−０．２ｄＢ程度である。それに対し、抵抗値が数Ωから数十Ωの範囲では、反射利得を−１ｄＢ以下に抑えることができ、大きな安定性が得られることがわかる。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
この発明に係るマルチフィンガトランジスタは、活性領域の外側且つドレインパッド側の領域において、ゲートフィンガまたはソースフィンガを接続する、電圧電流分布を抑制する回路を備え、ゲートパッドの位置における当該ゲートパッドからの信号の伝搬方向を軸として線対称に構成されるので、セル内の形状が対象で、セル内のループ発振を抑制することができ、半導体装置に用いるのに適している。
１ 半導体基板、１１ 活性領域、２１ ゲートフィンガ、２２ ゲートパッド、２３ ゲートバス、２３ｂ ゲートバス（第２のゲートバス）、２４ ダイオード、２４ｂ ダイオード（第２のダイオード）、３１ ソースフィンガ、３２ ソースパッド、３２ｂ ソースパッド（第２のソースパッド）、３３ ソースエアブリッジ、３４ ソースヴィア、３４ｂ ソースヴィア（第２のソースヴィア）、３５ ソースバス、３６ 抵抗性線路（抵抗性部材）、３６ｂ 抵抗性線路（第２の抵抗性部材）、４１ ドレインフィンガ、４２ ドレインパッド、４３ ドレインバス、４４ ドレインエアブリッジ。
Claims (5)
- 半導体基板上の活性領域に配列された複数のゲートフィンガと、前記活性領域に前記ゲートフィンガを挟んで交互に配列された複数のソースフィンガ及び複数のドレインフィンガと、前記活性領域の外側に配置され、ゲートバスを介して前記ゲートフィンガが接続されたゲートパッドと、前記活性領域の外側且つ当該活性領域に対して前記ゲートパッド側の領域に配置され、前記ソースフィンガが接続されたソースパッドと、前記活性領域の外側且つ当該活性領域を挟んで前記ゲートパッドとは反対側の領域に配置され、前記ドレインフィンガが接続されたドレインパッドと、前記ソースパッドを接地させるソースヴィアとを備えたマルチフィンガトランジスタにおいて、
前記活性領域の外側且つ前記ドレインパッド側の領域において、前記ゲートフィンガまたは前記ソースフィンガを接続する、電圧電流分布を抑制する回路を備え、
前記マルチフィンガトランジスタは、前記ゲートパッドの位置における当該ゲートパッドからの信号の伝搬方向を軸として線対称に構成され、
前記電圧電流分布を抑制する回路は、前記ゲートフィンガを接続するダイオードであることを特徴とするマルチフィンガトランジスタ。 - 半導体基板上の活性領域に配列された複数のゲートフィンガと、前記活性領域に前記ゲートフィンガを挟んで交互に配列された複数のソースフィンガ及び複数のドレインフィンガと、前記活性領域の外側に配置され、ゲートバスを介して前記ゲートフィンガが接続されたゲートパッドと、前記活性領域の外側且つ当該活性領域に対して前記ゲートパッド側の領域に配置され、前記ソースフィンガが接続されたソースパッドと、前記活性領域の外側且つ当該活性領域を挟んで前記ゲートパッドとは反対側の領域に配置され、前記ドレインフィンガが接続されたドレインパッドと、前記ソースパッドを接地させるソースヴィアとを備えたマルチフィンガトランジスタにおいて、
前記活性領域の外側且つ前記ドレインパッド側の領域において、前記ゲートフィンガまたは前記ソースフィンガを接続する、電圧電流分布を抑制する回路を備え、
前記マルチフィンガトランジスタは、前記ゲートパッドの位置における当該ゲートパッドからの信号の伝搬方向を軸として線対称に構成され、
前記電圧電流分布を抑制する回路は、前記ゲートフィンガを接続する第２のゲートバスであり、
前記ゲートフィンガと前記第２のゲートバスとの間に介在された第２のダイオードを備えたことを特徴とするマルチフィンガトランジスタ。 - 半導体基板上の活性領域に配列された複数のゲートフィンガと、前記活性領域に前記ゲートフィンガを挟んで交互に配列された複数のソースフィンガ及び複数のドレインフィンガと、前記活性領域の外側に配置され、ゲートバスを介して前記ゲートフィンガが接続されたゲートパッドと、前記活性領域の外側且つ当該活性領域に対して前記ゲートパッド側の領域に配置され、前記ソースフィンガが接続されたソースパッドと、前記活性領域の外側且つ当該活性領域を挟んで前記ゲートパッドとは反対側の領域に配置され、前記ドレインフィンガが接続されたドレインパッドと、前記ソースパッドを接地させるソースヴィアとを備えたマルチフィンガトランジスタにおいて、
前記活性領域の外側且つ前記ドレインパッド側の領域において、前記ゲートフィンガまたは前記ソースフィンガを接続する、電圧電流分布を抑制する回路を備え、
前記マルチフィンガトランジスタは、前記ゲートパッドの位置における当該ゲートパッドからの信号の伝搬方向を軸として線対称に構成され、
前記電圧電流分布を抑制する回路は、前記ソースフィンガを接続する抵抗性部材であることを特徴とするマルチフィンガトランジスタ。 - 半導体基板上の活性領域に配列された複数のゲートフィンガと、前記活性領域に前記ゲートフィンガを挟んで交互に配列された複数のソースフィンガ及び複数のドレインフィンガと、前記活性領域の外側に配置され、ゲートバスを介して前記ゲートフィンガが接続されたゲートパッドと、前記活性領域の外側且つ当該活性領域に対して前記ゲートパッド側の領域に配置され、前記ソースフィンガが接続されたソースパッドと、前記活性領域の外側且つ当該活性領域を挟んで前記ゲートパッドとは反対側の領域に配置され、前記ドレインフィンガが接続されたドレインパッドと、前記ソースパッドを接地させるソースヴィアとを備えたマルチフィンガトランジスタにおいて、
前記活性領域の外側且つ前記ドレインパッド側の領域において、前記ゲートフィンガまたは前記ソースフィンガを接続する、電圧電流分布を抑制する回路を備え、
前記マルチフィンガトランジスタは、前記ゲートパッドの位置における当該ゲートパッドからの信号の伝搬方向を軸として線対称に構成され、
前記電圧電流分布を抑制する回路は、前記ソースフィンガを接続するソースバスであり、
前記活性領域の外側且つ前記ドレインパッド側の領域において、前記ソースバスと接続される第２のソースパッドと、
前記第２のソースパッドを接地させる第２のソースヴィアと、
前記ソースバスと前記第２のソースパッドとの間に介在された第２の抵抗性部材とを備えた
ことを特徴とするマルチフィンガトランジスタ。 - 請求項１から請求項４のうちのいずれか１項記載のマルチフィンガトランジスタを用いた半導体装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014254176 | 2014-12-16 | ||
| JP2014254176 | 2014-12-16 | ||
| PCT/JP2015/070686 WO2016098374A1 (ja) | 2014-12-16 | 2015-07-21 | マルチフィンガトランジスタ及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP6067151B2 true JP6067151B2 (ja) | 2017-01-25 |
| JPWO2016098374A1 JPWO2016098374A1 (ja) | 2017-04-27 |
Family
ID=56126278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015559357A Active JP6067151B2 (ja) | 2014-12-16 | 2015-07-21 | マルチフィンガトランジスタ及び半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10170400B2 (ja) |
| JP (1) | JP6067151B2 (ja) |
| WO (1) | WO2016098374A1 (ja) |
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- 2015-07-21 US US15/526,578 patent/US10170400B2/en active Active
- 2015-07-21 WO PCT/JP2015/070686 patent/WO2016098374A1/ja active Application Filing
- 2015-07-21 JP JP2015559357A patent/JP6067151B2/ja active Active
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| Publication number | Publication date |
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| WO2016098374A1 (ja) | 2016-06-23 |
| US10170400B2 (en) | 2019-01-01 |
| JPWO2016098374A1 (ja) | 2017-04-27 |
| US20170317012A1 (en) | 2017-11-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |