JP2014207332A - 電界効果トランジスタおよび高周波増幅回路 - Google Patents
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Abstract
【課題】帯域を保ちつつ高調波を抑制容易な電界効果トランジスタ、および小型化が可能な高周波増幅回路を提供する。
【解決手段】電界効果トランジスタは、積層体と、マルチフィンガー電極と、ゲートバス電極と、ゲート端子電極と、ソース端子電極と、ドレイン端子電極と、を有する。マルチフィンガー電極は、2つのゲートフィンガー電極と、ドレインフィンガー電極およびソースフィンガー電極と、を有する。ゲートフィンガー電極とドレインフィンガー電極とソースフィンガー電極とがセルの中心軸に平行である。ゲートバス電極は、2つのマルチゲートフィンガー電極を共通に束ねて接続する。ドレイン端子電極は、隣接する2つのセルのそれぞれのドレインフィンガー電極を共通に束ねて接続し、第1の直線に沿って設けられる。隣接する2つのセルの中心軸は、90度で交差する。隣接する2つのマルチフィンガー電極は、対称に配置される。
【選択図】図1
【解決手段】電界効果トランジスタは、積層体と、マルチフィンガー電極と、ゲートバス電極と、ゲート端子電極と、ソース端子電極と、ドレイン端子電極と、を有する。マルチフィンガー電極は、2つのゲートフィンガー電極と、ドレインフィンガー電極およびソースフィンガー電極と、を有する。ゲートフィンガー電極とドレインフィンガー電極とソースフィンガー電極とがセルの中心軸に平行である。ゲートバス電極は、2つのマルチゲートフィンガー電極を共通に束ねて接続する。ドレイン端子電極は、隣接する2つのセルのそれぞれのドレインフィンガー電極を共通に束ねて接続し、第1の直線に沿って設けられる。隣接する2つのセルの中心軸は、90度で交差する。隣接する2つのマルチフィンガー電極は、対称に配置される。
【選択図】図1
Description
本発明の実施形態は、電界効果トランジスタおよび高周波増幅回路に関する。
マイクロ波以上の周波数において、無線通信機器、移動通信基地局、レーダー装置などに用いる高出力増幅器には、高い出力と高い電力付加効率が要求される。
複数のセルを並列接続すると、より高い出力を得ることができる。
他方、高い電力付加効率を実現する手段として、増幅素子の出力端子において、基本波における負荷インピーダンスは整合、偶数次高調波における負荷インピーダンスはゼロ、奇数次高調波のおける負荷インピーダンスは無限大となる高調波処理回路を設ければよい。
すなわち、電圧には偶数次高調波成分が存在しなくなり、電流には奇数次高調波成分が存在しなくなる。このため、電圧成分と電流成分がともに存在するのは基本波のみとなるので高い電力付加効率が実現する。このとき高調波処理回路からトランジスタの端子までの距離が所望のものであること必要なため、セルごとにそれぞれ高調波処理回路を設けることが好ましい。
しかしながら、複数のセルごとにそれぞれ高調波処理回路を設けると、高調波処理回路数が増え、その容量により基本波インピーダンスが低下する分、整合を取る際のインピーダンス変換比が大きくなり、その結果、帯域が狭くなるか、もしくは、変換段数を増やすことにより増幅回路のサイズが大きくなる。
広い帯域を保ちつつ高調波の抑制が容易な電界効果トランジスタ、および小型化が可能な高周波増幅回路を提供する。
実施形態の電界効果トランジスタは、半導体動作層の表面に設けられたフィンガー電極により動作電流を制御する複数のセルが折れ線に沿って設けられる。セルは、積層体と、複数のマルチフィンガー電極と、ゲートバス電極と、ゲート端子電極と、ソース端子電極と、ドレイン端子電極と、を有する。前記積層体は、基板と、前記基板上に設けられた前記半導体動作層と、を含む。前記複数のマルチフィンガー電極は、少なくとも2つのゲートフィンガー電極と、前記ゲートフィンガー電極を挟むように設けられたドレインフィンガー電極およびソースフィンガー電極と、を有するマルチフィンガー電極であって、前記少なくとも2つのゲートフィンガー電極と前記ドレインフィンガー電極と前記ソースフィンガー電極とがそれぞれのセルの中心軸に平行である。前記ゲートバス電極は、それぞれのセル内の前記少なくとも2つのマルチゲートフィンガー電極を共通に束ねて接続する。前記ゲート端子電極は、前記ゲートバス電極とそれぞれ接続される。前記ソース端子電極は、それぞれのセル内の前記ソースフィンガー電極を共通に束ねて接続する。前記ドレイン端子電極は、隣接する2つのセルのそれぞれの前記ドレインフィンガー電極を共通に束ねて接続し、第1の直線に沿って設けられる。前記隣接する2つのセルの中心軸は、90度で交差する。前記隣接する2つのセルのマルチフィンガー電極は、前記隣接する2つのセルの前記中心軸の交点を通り前記第1の直線に直交する直線に関して対称に配置される。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図1は、第1の実施形態にかかる電界効果トランジスタの模式平面図である。
電界効果トランジスタ5は、折れ線(鎖線)FLに沿って配置された複数のセル10を有する。それぞれのセルは、基板に積層された半導体動作層の表面に設けられたマルチフィンガー電極により動作電流(ドレイン電流)を制御する。図1では、セルの数は、8つとする。
図1は、第1の実施形態にかかる電界効果トランジスタの模式平面図である。
電界効果トランジスタ5は、折れ線(鎖線)FLに沿って配置された複数のセル10を有する。それぞれのセルは、基板に積層された半導体動作層の表面に設けられたマルチフィンガー電極により動作電流(ドレイン電流)を制御する。図1では、セルの数は、8つとする。
図2は、第1の実施形態にかかる電界効果トランジスタにおいて、隣接する2つのセルの模式平面図である。
セル10は、マルチフィンガー電極20と、ゲートバス電極30と、ゲート端子電極32と、ソース端子電極42と、ドレイン端子電極50と、を有する。
セル10は、マルチフィンガー電極20と、ゲートバス電極30と、ゲート端子電極32と、ソース端子電極42と、ドレイン端子電極50と、を有する。
それぞれのマルチフィンガー電極20は、少なくとも2つのゲートフィンガー電極21と、それぞれのゲートフィンガー電極21を挟むように設けられたドレインフィンガー電極22およびソースフィンガー電極23と、を有する。1つのセル内で、少なくとも2つのゲートフィンガー電極21と、ドレインフィンガー電極22と、ソースフィンガー電極23と、は、セル10の中心軸(CLaもしくはCLb)に平行である。セル10a、10bのフィンガー長Fは、たとえば、100μmなどとすることができる。
図2において、それぞれのマルチフィンガー電極20は、6つのゲートフィンガー電極21と、3つのドレインフィンガー電極22と、4つのソースフィンガー電極23とを有する。しかし、マルチフィンガー電極20の構成は、図2に限定されない。たとえば、それぞれのマルチフィンガー電極20は、2つのゲートフィンガー電極21と、1つのドレインフィンガー電極22と、2つのソースフィンガー電極23と、を有することができる。
または、それぞれのマルチフィンガー電極20は、2つのゲートフィンガー電極21と、2つのドレインフィンガー電極22と、1つのソースフィンガー電極23と、を有することができる。フィンガー電極の数を減らすと、セル中央部近傍での動作温度を低減できる。
ゲートバス電極30は、それぞれのセルの少なくとも2つのゲートフィンガー電極21を共通に束ねて接続する。ゲートバス電極30は、ゲート端子電極32にそれぞれ接続される。ゲートバス電極30により、少なくとも2つのゲートフィンガー電極21をより均一に動作させることができる。
ドレイン端子電極50は、隣接する第1のセル10aのドレインフィンガー電極22と、第2のセル10bのドレインフィンガー電極22と、を共通に束ねて接続する。図1に表すように、4つのドレイン端子電極50は、第1の直線HLに沿って配置される。
なお、第1のセル10aの中心軸CLaと、第2のセル10bの中心軸CLbと、は、略90度で交点Oにおいて交差する。交点Oを通り、第1の直線HLと直交する第2の直線VLに関して、中心軸CLaと中心軸CLbとは対称である。すなわち、第1のセル10aのマルチフィンガー電極20と、第2のセル10bのマルチフィンガー電極20と、は対称となる。
ソース端子電極42にヴィアホールを設け、その内部に設けられた導電層42aなどを介してチップ裏面(接地)側に接続することができる。
図3は、電界効果トランジスタの模式断面図である。
電界効果トランジスタは、たとえば、SiCなどからなる基板11と、基板11の上に設けられた半導体動作層17と、を少なくとも有する積層体18を含む。半導体動作層17は、たとえば、GaN層12とAlGaN層14などからなる。
電界効果トランジスタは、たとえば、SiCなどからなる基板11と、基板11の上に設けられた半導体動作層17と、を少なくとも有する積層体18を含む。半導体動作層17は、たとえば、GaN層12とAlGaN層14などからなる。
半導体動作層17上に形成されるセルは、少なくとも2つのゲートフィンガー電極21を有する。ゲートフィンガー電極21を挟んで、ソースフィンガー電極23およびドレインフィンガー電極22が設けられる。このような電界効果トランジスタをHEMT(High Electron Mobility Transistor)とよぶことができる。GaNは、高い飽和電子速度と絶縁破壊耐圧を有しており、マイクロ波帯以上の周波数において高出力増幅素子として用いることができる。なお、半導体動作層17は、たとえば、Alなどのゲートフィンガー電極1とショットキー障壁を構成するn型GaAs層などとしてもよい。
ゲートフィンガー電極21のゲート長Lg(A−A線に沿った長さ)を短くすると、ソース・ドレイン間のキャリア走行時間を短くし、最大発振周波数fmaxを高めることができる。
なお、SiCやAlxGa1−xN(0≦x<1)などの材料からなる電界効果トランジスタ5は、ワイドバンドギャップを有し、かつ熱伝導度が高く、高い電力密度が得られ、高温動作が容易であるので高い出力を得ることが容易である。
図4は、第2の実施形態にかかる高周波増幅回路の模式平面図である。
高周波増幅回路は、第1の実施形態の電界効果トランジスタ5と、入力整合回路90と、複数の高調波処理回路60と、基本波整合回路70と、を有する。
高周波増幅回路は、第1の実施形態の電界効果トランジスタ5と、入力整合回路90と、複数の高調波処理回路60と、基本波整合回路70と、を有する。
それぞれの高調波処理回路60は、電界効果トランジスタ5のドレイン端子電極50にそれぞれ接続され、偶数次高調波を短絡とし、かつ奇数次高調波を開放とする。高調波処理回路60を、伝送線路(分布定数線路)で構成すると、回路サイズを小さく保ちつつ、回路損失を低減できる。
図4に表す電界効果トランジスタ5は、8つのセルに対して出力端子となる4つのドレイン端子電極50をもつので、高調波処理回路60を4つとすることができる。
基本波整合回路70は、4つの高調波処理回路60と負荷80との間に設けられ、基本波において電界効果トランジスタ5に高調波処理回路60を加えたインピーダンスを、負荷80のインピーダンスに整合させる。負荷80は、たとえば、50Ωなどとすることができる。高調波処理回路60のそれぞれの出力端子60b1〜60b4と、基本波整合回路70の入力端子70aと、の距離をそれぞれ等しくすると、位相が同一となるので好ましい。
図5(a)は2次高調波および3次高調波を抑制可能な高調波処理回路の構成図、図5(b)は分布定数等価回路、である。
図5(a)に表すように、高調波処理回路60は、たとえば、比誘電率が略140の基板に設けられたマイクロストリップ線路で構成することができる。4つのドレイン端子電極50と高調波処理回路60の入力端子60aとは、たとえば、ボンディングワイヤBWなどで接続することができる。
図5(a)に表すように、高調波処理回路60は、たとえば、比誘電率が略140の基板に設けられたマイクロストリップ線路で構成することができる。4つのドレイン端子電極50と高調波処理回路60の入力端子60aとは、たとえば、ボンディングワイヤBWなどで接続することができる。
図5(b)に表すように、第1の伝送線路61は、基本波の波長の12分の1の波長の長さL1を有する。第2の伝送線路63は、第1の伝送線路61の出力端子62に接続され、基本波の波長の12分の1の長さL2を有しかつ先端開放とされる。第3の伝送線路64は、第1の伝送線路61の出力端子62(第2の伝送線路63との接続点でもある)に接続され、基本波の波長の12分の2の長さL3を有する。第4の伝送線路66は、第3の伝送線路64の出力端子65に接続され、基本波の波長の8分の1の長さL4を有し先端開放とされる。第3の伝送線路64の出力端子65(第4の伝送線路66との接続点でもある)と、基本波整合回路70と、が接続される。
このような構成とすると、それぞれのドレイン端子電極50から負荷側をみた基本波インピーダンスは、整合状態とすることができる。他方、それぞれのドレイン端子電極50から負荷側をみた2次高調波負荷インピーダンスは、ゼロ近傍となる。
さらに、それぞれのドレイン端子電極50から負荷側をみた3次高調波負荷インピーダンスは、無限大となる。
このように、電圧には2高調波成分が存在せず、電流には3次高調波成分が存在しない。基本波にのみ、電圧成分および電流成分がともに存在するので、高い電力付加効率を実現できる。3次高調波よりも高い周波数では、電界効果トランジスタの利得も小さいので高調波の振幅は小さく、効率への寄与はほとんどなくなる。このため、2次および3次高調波が抑制された増幅回路が実用的である。
図6は、比較例にかかる高周波増幅回路の構成図、である。
比較例において、8つのセル110に、8つの高調波処理回路160がそれぞれ接続されている。この場合、比誘電率が140の基板に高調波処理回路160を設け、線路長を短くしかつ伝送線路を折りたたんで小型にし、高調波処理回路160を8つ設けている。
比較例において、8つのセル110に、8つの高調波処理回路160がそれぞれ接続されている。この場合、比誘電率が140の基板に高調波処理回路160を設け、線路長を短くしかつ伝送線路を折りたたんで小型にし、高調波処理回路160を8つ設けている。
高調波処理回路160は、基本波にとって容量性である。このため、高調波処理回路160を8つ有する比較例では大きな寄生容量を含むことになる。このため、高調波処理回路160の出力端子からドレイン端子電極150の側をみた基本波インピーダンスが低下する。
すなわち、高調波処理回路160に縦続接続される基本波整合回路は、インピーダンス変換比を大きくする必要がある。このため、帯域が狭くなる。もしくは、インピーダンス変換回数を増やして帯域を広げようとすると、基本波整合回路の回路規模が大きくなる。
これに対して、第2の実施形態では、隣接する2つのセル10a、10bでドレイン端子電極50を共有しているので、高調波処理回路60から各セルのドレイン端子電極50までの距離を所望のものとしたまま高調波処理回路60を共有させることができる。このため、トランジスタチップ全体に対して、高調波処理回路60の数が2分の1となり、インピーダンスの低下が抑制でき、比較例よりも広帯域とすることができる。
図7は、第3の実施形態にかかる高周波増幅回路の模式平面図である。
アルミナ基板は、比誘電率が140のような高誘電率基板よりも誘電損失(誘電正接)小さいので好ましい。高調波処理回路60や基本波整合回路70を構成する基板をアルミナ基板(比誘電率:略9.8@10GHz)などとすると、線路長が第2の実施形態の線路長よりも長くなる。しかし高調波処理回路の数が1/2になったことで、高調波処理回路を形成する基板に、より誘電率の低い基板を用いることができる。
アルミナ基板は、比誘電率が140のような高誘電率基板よりも誘電損失(誘電正接)小さいので好ましい。高調波処理回路60や基本波整合回路70を構成する基板をアルミナ基板(比誘電率:略9.8@10GHz)などとすると、線路長が第2の実施形態の線路長よりも長くなる。しかし高調波処理回路の数が1/2になったことで、高調波処理回路を形成する基板に、より誘電率の低い基板を用いることができる。
高調波処理回路60の誘電体基板の比誘電率が140のように高い場合、伝送線路を短くし回路サイズを小さくできるが、線路幅も比誘電率の平方根に比例して細くしなければ、寄生容量が増加する。しかし、パターン精度や電流容量により線路幅には下限が存在する。このため、寄生容量が大きくなり、基本波整合回路のインピーダンス変換比を大きくすることが必要となる場合がある。
これに対して、第3の実施形態の高周波増幅回路では、比誘電率が9.8程度の基板を用いても高調波処理回路60のサイズの増大を抑制しつつ、高調波処理回路60の誘電体基板の比誘電率が140のときに比べて寄生容量を小さく抑え、インピーダンス変換比の増大を抑制することが容易となる。
比誘電率9.8のアルミナ基板でも高調波処理回路が形成できるようになったことと同じように、比誘電率9.6の結晶SiC基板上でも高調波処理回路が形成できる。
第4の実施例として、SiCなどからなる基板11と、その上に設けられた半導体動作層17と、を含む積層体18上に、高調波処理回路60および基本波整合回路70を設けたMMIC(Microwave Monolithic Integrated Circuit)が可能となる。
第1の実施形態にかかる電界効果トランジスタによれば、帯域を保ちつつ高調波を抑制し、電力付加効率の高い高周波増幅回路が可能となる。たとえば、6GHzのF級増幅器において、70%以上の電力付加効率を得ることができる。また、本実施形態の電界効果トランジスタを用いた高周波増幅器は、小型化が容易である。このような高周波増幅器は、移動通信基地局、レーダー装置などに広く用いることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
5 電界効果トランジスタ、10 セル、11 基板、17 半導体動作層、18 積層体、20 マルチフィンガー電極、21 ゲートフィンガー電極、22 ドレインフィンガー電極、23 ソースフィンガー電極、30 ゲートバス電極、32 ゲート端子電極、42 ソース端子電極、42a ヴィアホール内導電層、50 ドレイン端子電極、60 高調波処理回路、61 第1の伝送線路、63 第2の伝送線路、64 第3の伝送線路、66 第4の伝送線路、70 基本波整合回路、80 負荷、FL 折れ線、HL 第1の直線、VL 第2の直線、O (中心軸の)交点、CLa、CLb 中心軸
Claims (7)
- 半導体動作層の表面に設けられたフィンガー電極により動作電流を制御する複数のセルが折れ線に沿って設けられた電界効果トランジスタであって、
基板と、前記基板上に設けられた前記半導体動作層と、を含む積層体と、
前記複数のセル内の、少なくとも2つのゲートフィンガー電極と、前記それぞれのゲートフィンガー電極を挟むように設けられたドレインフィンガー電極およびソースフィンガー電極と、を有する複数のマルチフィンガー電極であって、前記少なくとも2つのゲートフィンガー電極と前記ドレインフィンガー電極と前記ソースフィンガー電極とがそれぞれのセルの中心軸に平行である、複数のマルチフィンガー電極と、
それぞれのセル内の前記少なくとも2つのマルチゲートフィンガー電極を共通に束ねて接続する、ゲートバス電極と、
前記ゲートバス電極とそれぞれ接続されたゲート端子電極と、
それぞれのセル内の前記ソースフィンガー電極を共通に束ねて接続する、ソース端子電極と、
隣接する2つのセルのそれぞれの前記ドレインフィンガー電極を共通に束ねて接続し、第1の直線に沿って設けられたドレイン端子電極と、
を備え、
前記隣接する2つのセルの中心軸は90度で交差し、
前記隣接する2つのセルのマルチフィンガー電極は、それぞれの前記中心軸の交点を通り前記第1の直線に直交する直線に関して対称に配置された電界効果トランジスタ。 - 前記ソース端子電極は、前記積層体に設けられたヴィアホールを介して、裏面電極に接続される請求項1記載の電界効果トランジスタ。
- 請求項1または2に記載の電界効果トランジスタと、
前記電界効果トランジスタの前記ドレイン端子電極にそれぞれ接続され、偶数次高調波を短絡としかつ奇数次高調波を開放とする、伝送線路からなる複数の高調波処理回路と、
前記複数の高調波処理回路に接続された基本波整合回路と、
を備えた高周波増幅回路。 - 前記複数の高調波処理回路は、前記ドレイン端子電極の側から縦続接続された第1〜第4の伝送線路をそれぞれ有し、
前記第1の伝送線路は、基本波の波長の12分の1の波長の長さを有しかつ前記ドレイン端子に接続され、
前記第2の伝送線路は、前記第1の伝送線路の出力端子に接続され、基本波の波長の12分の1の長さを有しかつ先端開放とされ、
前記第3の伝送線路は、前記第1の伝送線路の前記出力端子と前記第2の伝送線路との接続点に接続され、基本波の波長の12分の2の長さを有し、
前記第4の伝送線路は、前記第3の伝送線路の出力端子に接続され、基本波の波長の8分の1の長さを有し先端開放とされ、
前記第3の伝送線路の出力端子と前記第4の伝送線路との接続点と、前記基本波整合回路の入力端子とが接続される請求項3記載の高周波増幅回路。 - 前記複数の高調波処理回路および前記基本波整合回路は、アルミナ基板に設けられた請求項3または4に記載の高周波増幅回路。
- 前記複数の高調波処理回路および前記基本波整合回路は、アルミナ基板の比誘電率よりも高い誘電率を有する誘電体基板に設けられた請求項3または4に記載の高周波増幅回路。
- 前記複数の高調波処理回路および前記基本波整合回路は、前記積層体上に設けられた請求項3または4に記載の高周波増幅回路。
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US9401681B2 (en) | 2014-09-08 | 2016-07-26 | Kabushiki Kaisha Toshiba | Semiconductor amplifier |
US9590562B2 (en) | 2014-10-31 | 2017-03-07 | Kabushiki Kaisha Toshiba | Semiconductor amplifier bias circuit and semiconductor amplifier device |
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