KR102564085B1 - 도허티 증폭기 - Google Patents

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Abstract

패키지(1)는, 서로 인접하는 제 1 및 제 2 입력 단자(2, 3)와, 서로 인접하는 제 1 및 제 2 출력 단자(4, 5)를 가진다. 제 1 입력 정합 회로(6), 제 1 지연 회로(7), 제 2 입력 정합 회로(8), 제 1 증폭기(9) 및 제 1 출력 정합 회로(10)가 패키지(1)의 내부에 있어서 제 1 입력 단자(2)와 제 1 출력 단자(4)의 사이에 차례로 접속되어 있다. 제 3 입력 정합 회로(11), 제 2 증폭기(12), 제 2 출력 정합 회로(13), 제 2 지연 회로(14) 및 제 3 출력 정합 회로(15)가 패키지(1)의 내부에 있어서 제 2 입력 단자(3)와 제 2 출력 단자(5)의 사이에 차례로 접속되어 있다. 제 1 내지 제 4 정합 회로(16∼19)가 패키지(1)의 외측에 있어서 제 1 입력 단자(2), 제 2 입력 단자(3), 제 1 출력 단자(4) 및 제 2 출력 단자(5)에 각각 접속되어 있다.

Description

도허티 증폭기
본 발명은, 2개의 증폭기를 1개의 패키지에 수납한 도허티 증폭기에 관한 것이다.
이동 통신에 있어서, 송신용 전력 증폭기는, 일반적으로, 고효율이고 저왜곡인 것이 요구된다. 또, 근년의 고속이며 대용량의 통신에 대응하기 위해서, 높은 PAPR(Peak Average Power Ratio)의 변조파 신호가 이용되고 있다. 높은 PAPR의 신호를 전력 증폭기로 증폭하는 경우, 왜곡의 규격을 만족하기 위해서, 포화 출력 전력에 대해서 백 오프(back off)를 취한 낮은 평균 출력 전력으로 동작시킨다. 일반적으로 백 오프량과 효율은 상반되는 관계에 있기 때문에, 높은 PAPR을 이용하는 경우는 높은 효율은 기대할 수 없다. 이 문제를 해결할 수 있는 도허티 증폭기라고 불리는 증폭기가 통신용 기지국을 중심으로 널리 채용되고 있다.
도허티 증폭기에서는, AB급 또는 B급으로 바이어스한 메인 앰프와, C급으로 바이어스한 피크 앰프를, λ/4 선로를 이용하여 병렬로 합성한다. 한쪽의 앰프의 출력에 λ/4 선로가 배치된다. 다른 한쪽의 앰프의 입력에도 λ/4 선로가 배치된다. 대신호 입력 시에는, 2개의 앰프는 마찬가지로 동작하여 동상(同相)으로 합성되기 때문에, 2합성 앰프와 마찬가지의 특성을 나타내고 큰 포화 출력 전력을 실현할 수 있다. 한편, 소신호 입력 시에는, 메인 앰프만이 동작하고, 또한 메인 앰프의 출력측에 접속한 λ/4 선로는 임피던스 인버터로서 기능하기 때문에, 높은 부하 임피던스에 의해 높은 효율이 얻어진다. 그 때문에, 도허티 증폭기는 넓은 출력 전력 범위에서 높은 효율을 실현할 수 있다.
도허티 증폭기는 2개의 증폭기를 이용하기 때문에, 소형화를 위해서는 2개의 증폭기를 1개의 패키지에 수납하는 것이 바람직하다. 한편으로, 도허티 증폭기 전체를 집적화하면 특성의 미세 조정이 곤란하다. 이 때문에, 2개의 증폭기와 정합 회로의 일부만을 패키지에 수납하고, 패키지 외에 조정 가능한 부분을 마련하는 것이 바람직하다. 그러나, 인접하는 입력 단자간 또는 출력 단자간에서의 전자기 결합이 디바이스 특성에 영향을 준다. 이것은 1개의 증폭기를 1개의 패키지에 수납한 반도체 디바이스를 2세트 이용하여 도허티 증폭기를 구성한 경우와 비교하고, 단자간 거리가 줄어드는 것에 더하여, 인접하는 단자간을 통과하는 신호가 90도의 위상차를 가지기 때문이다고 생각된다. 이 문제에 대해서 패키지 내에 전기 실드를 마련하는 수법이 제안되고 있지만, 전기 실드의 사이즈에 기인하는 소형화에 한계가 생긴다. 또, 도허티 증폭기의 분배 회로와 합성 회로 이외를 전부 패키지화하는 것도 제안되고 있다(예를 들면, 특허문헌 1 참조).
일본 특허공개 2005-303771호 공보
분배 회로와 합성 회로 이외를 전부 패키지화함으로써 전자기 결합은 억제할 수 있지만, 전술한 바와 같이 특성의 미세 조정이 곤란하다는 문제가 있다.
본 발명은, 전술한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 그 목적은 전자기 결합을 억제하면서, 특성의 미세 조정을 용이하게 행할 수 있는 도허티 증폭기를 얻는 것이다.
본 발명에 따른 도허티 증폭기는, 서로 인접하는 제 1 및 제 2 입력 단자와, 서로 인접하는 제 1 및 제 2 출력 단자를 가지는 패키지와, 상기 패키지의 내부에 있어서 상기 제 1 입력 단자와 상기 제 1 출력 단자의 사이에 차례로 접속된 제 1 입력 정합 회로, 제 1 지연 회로, 제 2 입력 정합 회로, 제 1 증폭기 및 제 1 출력 정합 회로와, 상기 패키지의 내부에 있어서 상기 제 2 입력 단자와 상기 제 2 출력 단자의 사이에 차례로 접속된 제 3 입력 정합 회로, 제 2 증폭기, 제 2 출력 정합 회로, 제 2 지연 회로 및 제 3 출력 정합 회로와, 상기 패키지의 외측에 있어서 상기 제 1 입력 단자, 상기 제 2 입력 단자, 상기 제 1 출력 단자 및 상기 제 2 출력 단자에 각각 접속된 제 1 내지 제 4 정합 회로를 구비하는 것을 특징으로 한다.
본 발명에서는, 지연 회로를 패키지 내에 내장하기 때문에, 패키지의 입력 단자간과 출력 단자간에서의 위상을 동상으로 할 수 있다. 이에 의해, 소형 패키지에서 생기는 전자기 결합을 억제할 수 있다. 또, 패키지의 외측의 정합 회로에서 도허티 증폭기의 특성의 미세 조정을 용이하게 행할 수 있다.
도 1은 실시형태 1에 따른 도허티 증폭기를 나타내는 도면이다.
도 2는 실시형태 1에 따른 도허티 증폭기의 패키지를 나타내는 평면도이다.
도 3은 실시형태 1에 따른 도허티 증폭기의 패키지를 나타내는 단면도이다.
도 4는 실시형태 1에 따른 제 2 증폭기의 출력 정합 회로의 임피던스 변성을 나타내는 도면이다.
도 5는 비교예에 따른 도허티 증폭기를 나타내는 회로도이다.
도 6은 비교예에 따른 도허티 증폭기의 드레인 효율의 계산 결과를 나타내는 도면이다.
도 7은 비교예에 따른 도허티 증폭기의 이득의 계산 결과를 나타내는 도면이다.
도 8은 실시형태 1에 따른 도허티 증폭기의 드레인 효율의 계산 결과를 나타내는 도면이다.
도 9는 실시형태 1에 따른 도허티 증폭기의 이득의 계산 결과를 나타내는 도면이다.
도 10은 포화 출력 전력에 대한 단자간 거리의 영향을 계산한 결과를 나타내는 도면이다.
도 11은 지연 회로의 전기장을 변경하여 실시형태 1에 따른 도허티 증폭기의 포화 출력 전력을 계산한 결과를 나타내는 도면이다.
도 12는 실시형태 2에 따른 도허티 증폭기의 패키지 내부를 나타내는 등가 회로도이다.
도 13은 실시형태 2에 따른 도허티 증폭기의 패키지 내부의 레이아웃을 나타내는 평면도이다.
도 14는 실시형태 2에 따른 제 2 증폭기의 출력 정합 회로의 임피던스 변성을 나타내는 도면이다.
도 15는 실시형태 3에 따른 도허티 증폭기를 나타내는 도면이다.
도 16은 실시형태 3에 따른 도허티 증폭기의 패키지 내부를 나타내는 등가 회로도이다.
도 17은 실시형태 3에 따른 제 1 증폭기의 출력 정합 회로의 임피던스 변성을 나타내는 도면이다.
도 18은 실시형태 3에 따른 제 2 증폭기의 출력 정합 회로의 임피던스 변성을 나타내는 도면이다.
실시형태에 따른 도허티 증폭기에 대해 도면을 참조하여 설명한다. 동일하거나 또는 대응하는 구성 요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1.
도 1은, 실시형태 1에 따른 도허티 증폭기를 나타내는 도면이다. 패키지(1)는, 서로 인접하는 제 1 및 제 2 입력 단자(2, 3)와, 서로 인접하는 제 1 및 제 2 출력 단자(4, 5)를 가진다.
제 1 입력 정합 회로(6), 제 1 지연 회로(7), 제 2 입력 정합 회로(8), 제 1 증폭기(9) 및 제 1 출력 정합 회로(10)가 패키지(1)의 내부에 있어서 제 1 입력 단자(2)와 제 1 출력 단자(4)의 사이에 차례로 접속되어 있다. 제 3 입력 정합 회로(11), 제 2 증폭기(12), 제 2 출력 정합 회로(13), 제 2 지연 회로(14) 및 제 3 출력 정합 회로(15)가 패키지(1)의 내부에 있어서 제 2 입력 단자(3)와 제 2 출력 단자(5)의 사이에 차례로 접속되어 있다.
제 1 증폭기(9) 및 제 2 증폭기(12)는 예를 들면 GaN-HEMT이다. 제 1 증폭기(9)는 AB급 또는 B급으로 바이어스된다. 제 2 증폭기(12)는 C급으로 바이어스된다. 제 1 증폭기(9)의 게이트에 제 2 입력 정합 회로(8) 등이 접속되고, 드레인에 제 1 출력 정합 회로(10)가 접속되어 있다. 제 2 증폭기(12)의 게이트에 제 3 입력 정합 회로(11)가 접속되고, 드레인에 제 2 출력 정합 회로(13) 등이 접속되어 있다.
제 1 내지 제 4 정합 회로(16∼19)가 패키지(1)의 외측에 있어서 제 1 입력 단자(2), 제 2 입력 단자(3), 제 1 출력 단자(4) 및 제 2 출력 단자(5)에 각각 접속되어 있다. 제 1 및 제 2 정합 회로(16, 17)에 게이트 바이어스 회로가 포함되어 있어도 된다. 제 3 및 제 4 정합 회로(18, 19)에 드레인 바이어스 회로가 포함되어 있어도 된다.
분배 회로(20)와 합성 회로(21)도 패키지(1)의 외측에 마련되어 있다. 분배 회로(20)는, 입력 신호를 2개로 동상으로 등분 배치하고, 각각 제 1 및 제 2 정합 회로(16, 17)를 통해서 제 1 및 제 2 입력 단자(2, 3)에 입력한다. 분배 회로(20)는, 특성 임피던스가 70.71Ω이고 입력 신호의 파장 λ의 1/4의 전기장을 갖는 마이크로스트립 선로(22, 23)와, 100Ω의 저항(24)을 갖는 윌킨슨(Wilkinson) 분배 회로이다.
합성 회로(21)는, 제 1 및 제 2 출력 단자(4, 5)로부터 제 3 및 제 4 정합 회로(18, 19)를 통해서 입력한 신호를 하나로 합성한다. 합성 회로(21)의 출력에 정합 회로(25)와 부하(26)가 접속되어 있다. 부하(26)의 저항값은 일반적으로 50Ω이다. 정합 회로(25)는, 특성 임피던스가 35.36Ω이고 입력 신호의 파장 λ의 1/4의 전기장을 가지는 마이크로스트립 선로이다.
패키지(1)의 내부의 회로는, 예를 들면 비유전율이 3∼4이고 두께가 20∼30 mil 정도인 수지 기판 상에 형성한 금속 패턴과 SMD(Surface Mount Device) 부품으로 구성한다. 패키지(1)의 내부의 정합 회로는, 본딩 와이어의 인덕턴스, MIM(Metal Insulator Metal) 커패시터, 또는 비유전율 30∼300의 유전체 기판 상에 형성한 마이크로스트립 선로로 구성한다. 제 1 및 제 2 지연 회로(7, 14)는, 비유전율 30∼300의 유전체 기판 상에 형성한 마이크로스트립 선로이다.
도 2는, 실시형태 1에 따른 도허티 증폭기의 패키지를 나타내는 평면도이다. 도 3은, 실시형태 1에 따른 도허티 증폭기의 패키지를 나타내는 단면도이다. 히트 싱크(27) 위에 제 1 증폭기(9) 및 제 2 증폭기(12) 등이 실장되어 있다. 제 1 및 제 2 입력 단자(2, 3)와 제 1 및 제 2 출력 단자(4, 5)와 히트 싱크(27)는 몰드 재(28)로 고정된다. 단, 패키지(1)는 몰드 패키지로 한정하지 않고 세라믹 패키지여도 된다.
제 1 내지 제 3 입력 정합 회로(6, 8, 11) 및 제 1 및 제 2 정합 회로(16, 17)는, 대신호 입력 시에 제 1 증폭기(9) 및 제 2 증폭기(12)의 게이트에 반사 없이 신호를 입력할 수 있도록 설계된다. 제 1 내지 제 3 출력 정합 회로(10, 13, 15) 및 제 3 및 제 4 정합 회로(18, 19)는, 제 1 증폭기(9) 및 제 2 증폭기(12)의 드레인으로부터 출력측을 본 임피던스가 최적 부하 임피던스 Zopt가 되도록 설계된다. 일반적으로 Zopt는 트랜지스터의 로드풀(load-pull) 계산 또는 로드풀 평가로부터 결정되고, 포화 효율이 최대가 되는 부하, 전력 부하 효율이 최대가 되는 부하, 또는 포화 출력 전력이 최대가 되는 부하 등에 설정된다.
제 1 입력 정합 회로(6)의 출력단으로부터 입력측을 본 임피던스는 입력 신호의 주파수에서 제 1 임피던스 ZS1이다. 제 3 출력 정합 회로(15)의 입력단으로부터 출력측을 본 임피던스는 입력 신호의 주파수에서 제 2 임피던스 ZL1이다. ZS1, ZL1은 허수부를 가지지 않는다. 제 1 지연 회로(7)의 특성 임피던스는 ZS1과 동일하다. 제 2 지연 회로(14)의 특성 임피던스는 ZL1과 동일하다. 제 1 지연 회로(7) 및 제 2 지연 회로(14)는, 임피던스를 변경하지 않고 위상만을 지연시키기 때문에, 허수부를 가지지 않는 임피던스를 갖는 회로에 접속할 필요가 있다.
제 1 증폭기(9)의 드레인부터 합성 회로(21)까지의 정합 회로는, 통과 위상이 입력 신호의 주파수에서 90도+180×N도(N은 자연수)가 되도록 설계된다. 또, 제 2 증폭기(12)의 드레인부터 합성 회로(21)까지의 정합 회로는, 통과 위상이 입력 신호의 주파수에서 0도+180×M(M은 자연수)가 되도록 설계된다. 여기에서는 N=0, M=1의 경우에 대해 설명한다. 이와 같이 설계함으로써, 합성 회로(21) 내지 제 2 증폭기(12)측을 본 소신호에서의 임피던스는 개방이 된다. 또, 제 1 증폭기(9)의 소신호에서의 부하 임피던스는, 대신호 시와 비교하여 2배 높은 임피던스로 설정된다.
도 4는, 실시형태 1에 따른 제 2 증폭기의 출력 정합 회로의 임피던스 변성을 나타내는 도면이다. 제 3 출력 정합 회로(15)와 제 4 정합 회로(19)에서 임피던스를 50Ω부터 ZL1까지 변성한다. 제 2 지연 회로(14)는, 이 허수부를 가지지 않는 임피던스 ZL1이 되는 위치에 접속되고, 특성 임피던스 ZL1에서 신호의 파장 λ의 1/4의 전기장을 가지는 마이크로스트립 선로로 구성된다. 제 1 지연 회로(7)도 마찬가지로, 허수부를 가지지 않는 임피던스 ZS1이 되는 위치에 접속되고, 특성 임피던스 ZS1에서 신호의 파장 λ의 1/4의 전기장을 가지는 마이크로스트립 선로로 구성된다.
계속해서, 본 실시형태의 효과를 비교예와 비교하여 설명한다. 도 5는 비교예에 따른 도허티 증폭기를 나타내는 회로도이다. 비교예에서는 제 1 지연 회로(7) 및 제 2 지연 회로(14)가 패키지(1)의 외측에 마련되어 있다. 제 1 지연 회로(7) 및 제 2 지연 회로(14)의 마이크로스트립 선로의 특성 임피던스는 50Ω이다. 이 때문에, 패키지(1)의 제 1 및 제 2 입력 단자(2, 3)간 또는 제 1 및 제 2 출력 단자(4, 5)간에서 90도의 위상차를 일으킨다. 따라서, 경로간의 간섭에 의한 영향이 크다.
도 6은 비교예에 따른 도허티 증폭기의 드레인 효율의 계산 결과를 나타내는 도면이다. 도 7은 비교예에 따른 도허티 증폭기의 이득의 계산 결과를 나타내는 도면이다. 굵은 선은 단자간 거리가 1mm인 경우이고, 가는 선은 단자간 거리가 100mm인 경우이다. 비교예에서는, 단자간 거리의 축소에 의해, 포화 출력 전력의 저하와, 백 오프 시의 효율 저하가 확인된다. 도 8은 실시형태 1에 따른 도허티 증폭기의 드레인 효율의 계산 결과를 나타내는 도면이다. 도 9는 실시형태 1에 따른 도허티 증폭기의 이득의 계산 결과를 나타내는 도면이다. 실시형태 1에서는 단자간 거리를 1mm까지 축소해도 특성이 열화되지 않는 것을 알 수 있다.
도 10은, 포화 출력 전력에 대한 단자간 거리의 영향을 계산한 결과를 나타내는 도면이다. 가로축은 단자간 거리이다. 세로축은, 단자간에서의 전자기 결합을 무시할 수 있는 단자간 거리 100mm에서의 포화 출력 전력을 기준으로 한 포화 출력 전력의 상대적인 변화이다. 비교예에서는, 단자간 거리가 대략 10mm보다 작아지면 포화 출력의 저하가 보여지고, 수 밀리이면 크게 저하되는 것을 알 수 있다. 한편, 실시형태 1에서는, 단자간 거리가 1mm여도 포화 출력 전력의 저하는 근소하다.
도 11은, 지연 회로의 전기장을 변경하여 실시형태 1에 따른 도허티 증폭기의 포화 출력 전력을 계산한 결과를 나타내는 도면이다. 가로축은, 입력 신호의 1/4의 전기장에서 규격화된 제 1 지연 회로(7) 및 제 2 지연 회로(14)의 전기장이다. 일반적인 도허티 증폭기와 마찬가지로 제 1 지연 회로(7) 및 제 2 지연 회로(14)의 전기장은 엄밀하게 λ/4가 아니어도 되고, 입력 신호의 파장 λ의 1/4 ±20%의 범위 내이면 마찬가지의 효과를 기대할 수 있다.
이상 설명한 바와 같이, 본 실시형태에서는, 지연 회로를 패키지 내에 내장하기 때문에, 패키지의 입력 단자간과 출력 단자간에서의 위상을 동상으로 할 수 있다. 이에 의해, 소형 패키지에서 생기는 전자기 결합을 억제할 수 있다. 또, 패키지의 외측의 정합 회로에서 도허티 증폭기의 특성의 미세 조정을 용이하게 행할 수 있다.
실시형태 2.
도 12는, 실시형태 2에 따른 도허티 증폭기의 패키지 내부를 나타내는 등가 회로도이다. 도 13은, 실시형태 2에 따른 도허티 증폭기의 패키지 내부의 레이아웃을 나타내는 평면도이다. 실시형태 1과는 상이하게, 제 1 지연 회로(7) 및 제 2 지연 회로(14)를 마이크로스트립 선로가 아니라, 집중 상수로 구성하고 있다. 인덕터(29∼36)는 본딩 와이어로 구성된다. 커패시터(37∼40)는 반도체 기판 상에 형성된 MIM 용량 또는 유전체 기판 상의 금속 패턴과 히트 싱크로 구성되는 병행 평판 용량 등이다.
실시형태 1의 제 2 지연 회로(14)에 대응하는 것은, 직렬 접속된 2개의 인덕터(35, 36)의 사이에 커패시터(40)가 션트(shunt) 접속된 T형의 회로이다. 도 14는, 실시형태 2에 따른 제 2 증폭기의 출력 정합 회로의 임피던스 변성을 나타내는 도면이다. 이 T형의 회로는 임피던스 변성에 기여하지 않고, 통과 위상만이 90도 지연되도록 설계된다. 마찬가지로 제 1 지연 회로(7)에 대응하는 것은, 직렬 접속된 2개의 인덕터(29, 30)의 사이에 커패시터(37)가 션트 접속된 T형의 회로이다.
실시형태 1에서는 제 1 지연 회로(7) 및 제 2 지연 회로(14)를 고유전율 기판으로 구성하지만, 실시형태 2에서는 집중 상수로 구성한다. 이 때문에, 제 1 지연 회로(7) 및 제 2 지연 회로(14)의 회로 사이즈를 소형으로 실현하는 것이 용이하다. 또, 도 13에 나타내는 바와 같이, 제 1 증폭기(9)와 제 2 증폭기(12)의 실장 위치가 신호의 진행 방향에 대해서 상이한 위치에 배치된다. 이 때문에, 입력 단자간 및 출력 단자간뿐만 아니라, 본딩 와이어간의 간섭도 억제할 수 있다.
실시형태 3.
도 15는, 실시형태 3에 따른 도허티 증폭기를 나타내는 도면이다. 본 실시형태에서는, 제 1 입력 정합 회로(41), 제 1 증폭기(9) 및 제 1 출력 정합 회로(42)가 패키지(1)의 내부에 있어서 제 1 입력 단자(2)와 제 1 출력 단자(4)의 사이에 차례로 접속되어 있다. 제 2 입력 정합 회로(43), 제 2 증폭기(12) 및 제 2 출력 정합 회로(44)가 패키지(1)의 내부에 있어서 제 2 입력 단자(3)와 제 2 출력 단자(5)의 사이에 차례로 접속되어 있다.
제 1 입력 단자(2)부터 제 1 증폭기(9)까지의 전기장은, 입력 신호의 파장 λ의 1/4 ±20%의 범위 내에서 제 2 입력 단자(3)부터 제 2 증폭기(12)까지의 전기장보다도 길다. 따라서, 제 1 입력 정합 회로(41)는 제 2 입력 정합 회로(43)에 대해서 통과 위상을 90도 지연시킨다.
제 2 증폭기(12)부터 제 2 출력 단자(5)까지의 전기장은, 입력 신호의 파장 λ의 1/4 ±20%의 범위 내에서 제 1 증폭기(9)부터 제 1 출력 단자(4)까지의 전기장보다도 길다. 따라서, 제 2 출력 정합 회로(44)는 제 1 출력 정합 회로(42)에 대해서 통과 위상을 90도 지연시킨다.
제 2 출력 정합 회로(44)와 제 4 정합 회로(19)는, 실시형태 1과 마찬가지로, 제 2 증폭기(12)의 드레인단으로부터 출력을 본 임피던스가 최적 부하 임피던스 Zopt가 되도록 설계된다. 단, 제 2 출력 정합 회로(44)는 임피던스 변성에 기여하고, 제 1 출력 정합 회로(42)에 대해서 통과 위상을 90도 지연시키도록 설계된다. 제 1 입력 정합 회로(41) 및 제 2 입력 정합 회로(43)도 마찬가지로 설계된다.
도 16은, 실시형태 3에 따른 도허티 증폭기의 패키지 내부를 나타내는 등가 회로도이다. 제 1 입력 정합 회로(41)는 인덕터(45∼47), 커패시터(48) 및 마이크로스트립 선로(49)를 갖는다. 제 2 입력 정합 회로(43)는 인덕터(50, 51) 및 커패시터(52)를 갖는다. 제 1 출력 정합 회로(42)는 인덕터(53)를 갖는다. 제 2 출력 정합 회로(44)는 인덕터(54, 55) 및 마이크로스트립 선로(56)를 갖는다.
도 17은, 실시형태 3에 따른 제 1 증폭기의 출력 정합 회로의 임피던스 변성을 나타내는 도면이다. 도 18은, 실시형태 3에 따른 제 2 증폭기의 출력 정합 회로의 임피던스 변성을 나타내는 도면이다. 제 1 증폭기(9) 및 제 2 증폭기(12) 양쪽 모두 50Ω부터 Zopt까지 임피던스 변성된다. 한편, 제 2 출력 정합 회로(44)에서는 마이크로스트립 선로(56)에서 90도 위상이 지연된다. 제 1 입력 정합 회로(41)도 마찬가지이다. 따라서, 실시형태 1과 마찬가지로 입력 단자간과 출력 단자간에서 신호는 동상이 된다. 한편, 제 1 출력 정합 회로(42)와 제 2 출력 정합 회로(44)에서의 통과 위상차가 90도이고, 제 1 입력 정합 회로(41)와 제 2 입력 정합 회로(43)에서의 통과 위상차가 90도이면, 도 16에 나타내는 회로 이외에도 마찬가지의 효과가 얻어진다.
실시형태 1의 제 1 지연 회로(7) 및 제 2 지연 회로(14)는 임피던스 변성에 기여하지 않지만, 본 실시형태의 제 1 입력 정합 회로(41) 및 제 2 출력 정합 회로(44)는 임피던스 변성에 기여한다. 이 때문에, 실시형태 1의 효과에 더하여, 임피던스 변성을 다단화할 수 있기 때문에, 광대역인 특성을 기대할 수 있다.
1: 패키지, 2: 제 1 입력 단자, 3: 제 2 입력 단자, 4: 제 1 출력 단자, 5: 제 2 출력 단자, 6: 제 1 입력 정합 회로, 7: 제 1 지연 회로, 8: 제 2 입력 정합 회로, 9: 제 1 증폭기, 10: 제 1 출력 정합 회로, 11: 제 3 입력 정합 회로, 12: 제 2 증폭기, 13: 제 2 출력 정합 회로, 14: 제 2 지연 회로, 15: 제 3 출력 정합 회로, 16: 제 1 정합 회로, 17: 제 1 정합 회로, 18: 제 2 정합 회로, 19: 제 2 정합 회로, 20: 분배 회로, 21: 합성 회로, 29, 30, 35, 36: 인덕터, 37, 40: 커패시터, 41: 제 1 입력 정합 회로, 42: 제 1 출력 정합 회로, 43: 제 2 입력 정합 회로, 44: 제 2 출력 정합 회로

Claims (5)

  1. 서로 인접하는 제 1 및 제 2 입력 단자와, 서로 인접하는 제 1 및 제 2 출력 단자를 가지는 패키지와,
    상기 패키지의 내부에 있어서 상기 제 1 입력 단자와 상기 제 1 출력 단자의 사이에 차례로 접속된 제 1 입력 정합 회로, 제 1 지연 회로, 제 2 입력 정합 회로, 제 1 증폭기 및 제 1 출력 정합 회로와,
    상기 패키지의 내부에 있어서 상기 제 2 입력 단자와 상기 제 2 출력 단자의 사이에 차례로 접속된 제 3 입력 정합 회로, 제 2 증폭기, 제 2 출력 정합 회로, 제 2 지연 회로 및 제 3 출력 정합 회로와,
    상기 패키지의 외측에 있어서 상기 제 1 입력 단자, 상기 제 2 입력 단자, 상기 제 1 출력 단자 및 상기 제 2 출력 단자에 각각 접속된 제 1 내지 제 4 정합 회로와,
    상기 패키지의 외측에 마련되고, 입력 신호를 2개로 분배하여 각각 상기 제 1 및 제 2 정합 회로를 통해서 상기 제 1 및 제 2 입력 단자에 입력하는 분배 회로와,
    상기 패키지의 외측에 마련되고, 상기 제 1 및 제 2 출력 단자로부터 상기 제 3 및 제 4 정합 회로를 통해서 입력한 신호를 하나로 합성하는 합성 회로를 구비하는 것을 특징으로 하는 도허티 증폭기.
  2. 제 1 항에 있어서,
    상기 제 1 입력 정합 회로의 출력단으로부터 입력측을 본 임피던스는 입력 신호의 주파수에서 제 1 임피던스이고,
    상기 제 3 출력 정합 회로의 입력단으로부터 출력측을 본 임피던스는 상기 입력 신호의 주파수에서 제 2 임피던스이고,
    상기 제 1 및 제 2 임피던스는 허수부를 가지지 않고,
    상기 제 1 지연 회로의 특성 임피던스는 상기 제 1 임피던스와 동일하고,
    상기 제 2 지연 회로의 특성 임피던스는 상기 제 2 임피던스와 동일하고,
    상기 제 1 및 제 2 지연 회로의 전기장은 상기 입력 신호의 파장의 1/4 ±20%의 범위 내인 것을 특징으로 하는 도허티 증폭기.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 지연 회로는 마이크로스트립 선로인 것을 특징으로 하는 도허티 증폭기.
  4. 제 2 항에 있어서,
    상기 제 1 및 제 2 지연 회로의 각각은, 직렬 접속된 2개의 인덕터의 사이에 커패시터가 션트(shunt) 접속된 구성인 것을 특징으로 하는 도허티 증폭기.
  5. 서로 인접하는 제 1 및 제 2 입력 단자와, 서로 인접하는 제 1 및 제 2 출력 단자를 가지는 패키지와,
    상기 패키지의 내부에 있어서 상기 제 1 입력 단자와 상기 제 1 출력 단자의 사이에 차례로 접속된 제 1 입력 정합 회로, 제 1 증폭기 및 제 1 출력 정합 회로와,
    상기 패키지의 내부에 있어서 상기 제 2 입력 단자와 상기 제 2 출력 단자의 사이에 차례로 접속된 제 2 입력 정합 회로, 제 2 증폭기 및 제 2 출력 정합 회로와,
    상기 패키지의 외측에 있어서 상기 제 1 입력 단자, 상기 제 2 입력 단자, 상기 제 1 출력 단자 및 상기 제 2 출력 단자에 각각 접속된 제 1 내지 제 4 정합 회로와,
    상기 패키지의 외측에 마련되고, 입력 신호를 2개로 분배하여 각각 상기 제 1 및 제 2 정합 회로를 통해서 상기 제 1 및 제 2 입력 단자에 입력하는 분배 회로와,
    상기 패키지의 외측에 마련되고, 상기 제 1 및 제 2 출력 단자로부터 상기 제 3 및 제 4 정합 회로를 통해서 입력한 신호를 하나로 합성하는 합성 회로를 구비하고,
    상기 제 1 입력 단자부터 상기 제 1 증폭기까지의 전기장은, 입력 신호의 파장의 1/4 ±20%의 범위 내에서 상기 제 2 입력 단자부터 상기 제 2 증폭기까지의 전기장보다도 길고,
    상기 제 2 증폭기부터 상기 제 2 출력 단자까지의 전기장은, 상기 입력 신호의 파장의 1/4 ±20%의 범위 내에서 상기 제 1 증폭기부터 상기 제 1 출력 단자까지의 전기장보다도 긴 것을 특징으로 하는 도허티 증폭기.
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