JP2023072500A - 増幅回路 - Google Patents

Abstract

【課題】増幅回路において、放熱性の向上と回路動作の安定性を両立する。【解決手段】増幅回路は、互いに離間して配置された複数のトランジスタと、複数のトランジスタの各々に入力信号を分配する入力側伝送線路と、入力側伝送線路上に設けられ、複数のトランジスタの各々に供給される入力信号の位相差を抑制する入力側位相調整回路と、を含む。【選択図】図１

Description

開示の技術は、増幅回路に関する。

マルチフィンガー構造を有する半導体装置に関する技術として以下の技術が知られている。例えば、半導体基板上に形成される所定の数のゲート電極と、各ゲート電極を挟んで交互に形成されるソース電極およびドレイン電極から構成されるセルを複数備えた半導体装置が知られている。この半導体装置において、各セルは、近接する他のセルに対してゲート幅方向にシフトして配置される。

複数の半導体セルを有する半導体装置に関する技術として以下の技術が知られている。例えば、複数の半導体セルを有する半導体チップと、内部整合回路と、高調波整合回路と、を備えた半導体装置が知られている。高調波整合回路は、半導体セル毎に設けられており、半導体チップと上記内部整合回路との間に配置されている。

特開２００８－１４１０５５号公報 特開平１１－３４６１３０号公報

レーダ及び通信用送信機等の電子機器に用いられる高出力増幅器回路は、マルチフィンガー構造のトランジスタを含んで構成され得る。マルチフィンガー構造のトランジスタにおいては、ゲートが密集しているため、放熱性を高めることは容易ではない。トランジスタの温度が過度に高くなると、増幅回路の効率が低下するおそれがある。また、複数のゲートパッドの各々に供給される入力信号に位相差が発生すると、不要なゲインの足し合わせによる発振を引き起こすおそれがある。

開示の技術は、上記の点に鑑みてなされたものであり、増幅回路において、放熱性の向上と回路動作の安定性を両立することを目的とする。

開示の技術に係る増幅回路は、互いに離間して配置された複数のトランジスタと、前記複数のトランジスタの各々に入力信号を分配する入力側伝送線路と、を含む。増幅回路は、前記入力側伝送線路上に設けられ、前記複数のトランジスタの各々に供給される入力信号の位相差を抑制する入力側位相調整回路を含む。

開示の技術によれば、増幅回路において、放熱性の向上と回路動作の安定性を両立することが可能となる。

開示の技術の実施形態に係る増幅回路の構成の一例を示す図である。 開示の技術の実施形態に係るトランジスタの構成の一例を示すレイアウト図である。 開示の技術の実施形態に係る入力側位相調整回路の構成の一例を示す図である。 開示の技術の実施形態に係る出力側位相調整回路の構成の一例を示す図である。 比較例に係る増幅回路の構成の一例を示す図である。

以下、開示の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素及び部分には同一の参照符号を付与し、重複する説明は省略する。

図１は、開示の技術の実施形態に係る増幅回路１０の構成の一例を示す図である。増幅回路１０は、入力端子１１に入力される高周波の入力信号Ｓ_ｉｎを増幅し、これを出力信号Ｓ_ｏｕｔとして出力端子１２から出力する回路である。増幅回路１０は、複数のトランジスタ１３と、入力側整合回路１４と、入力側位相調整回路１５と、複数の第１の出力側整合回路１６と、出力側位相調整回路１７と、第２の出力側整合回路１８とを有する。また、増幅回路１０は、複数のトランジスタ１３の各々に入力信号Ｓ_ｉｎを分配する入力側伝送線路１９Ａと、複数のトランジスタ１３の各々から出力される出力信号Ｓ_ｏｕｔを合成して出力端子１２に導く出力側伝送線路１９Ｂとを有する。増幅回路１０を構成するこれらの構成要素は、配線基板上に搭載されていてもよい。なお、図１には、４つのトランジスタ１３を有する構成が例示されているが、増幅回路１０が備えるトランジスタ１３の数は、出力電力の要求値等に応じて適宜増減することが可能である。

複数のトランジスタ１３は、互いに独立した半導体基板上に形成されたものであり、互いに離間して配置されている。図２は、トランジスタ１３を構成する半導体チップのレイアウトの一例を示す図である。トランジスタ１３は、マルチフィンガー構造を有し、ゲート２１、ソース２２及びドレイン２３がそれぞれ櫛歯型の形状を有する。ゲート２１は、第１の方向（図中縦方向）に沿って配列された複数のゲートパッド２１Ａと、各ゲートパッド２１Ａに接続され、第１の方向に伸びるゲートバスライン２１Ｂと、ゲートバスライン２１Ｂに接続された複数のゲートフィンガー部２１Ｃとを有する。複数のゲートフィンガー部２１Ｃは、第１の方向に沿って配列されており、それぞれ、第１の方向と交差する第２の方向（図中横方向）に伸びている。ソース２２は、第１の方向に沿って配列された複数のソースパッド２２Ａと、ソースパッド２２Ａに接続された第２の方向に伸びる複数のソースフィンガー部２２Ｂを有する。ソースパッド２２Ａは、ビア２４を介してグランド電位に接続される。ドレイン２３は、ドレインパッド２３Ａと、ドレインパッド２３Ａに接続された第２の方向に伸びる複数のドレインフィンガー部２３Ｂを有する。ソースフィンガー部２２Ｂとドレインフィンガー部２３Ｂとが互いに対向するように配置されており、ゲートフィンガー部２１Ｃが、互いに対向するソースフィンガー部２２Ｂとドレインフィンガー部２３Ｂの間の領域に配置されている。各ゲートパッド２１Ａがトランジスタ１３の入力端とされ、各ゲートパッド２１Ａに入力信号Ｓ_ｉｎが入力される。ドレインパッド２３Ａがトランジスタ１３の出力端とされ、ドレインパッド２３Ａから出力信号Ｓ_ｏｕｔが出力される。トランジスタ１３は、例えばＧａＮ ＨＥＭＴ（High Electron Mobility Transistor）の構成を有するものであってもよい。

各トランジスタ１３において、出力端（ドレイン端）のインピーダンスは、過度に低くならないことが好ましく、例えば、２５Ω以上５０Ω以下であることが好ましい。また、出力端のインピーダンスは、トランジスタ間で均一であることが好ましい。出力端のインピーダンスは、ゲートフィンガー部２１Ｃの本数が多い程、すなわち、トランジスタ１３の規模が大きくなる程、小さくなる。従って、トランジスタ１３の出力端（ドレイン端）のインピーダンスが上記の範囲となるように、ゲートフィンガー部２１Ｃの本数、すなわち、トランジスタ１３の規模を定めることが好ましい。

入力側整合回路１４は、入力側伝送線路１９Ａ上において、入力端子１１と複数のトランジスタ１３の各々の入力端（ゲートパッド２１Ａ）との間に設けられている。入力側整合回路１４は、入力端子１１と、トランジスタ１３の各々の入力端（ゲートパッド２１Ａ）との間でインピーダンス整合を行う機能を有する。入力側整合回路１４は、入力側伝送線路１９Ａの一部として構成されていてもよい。例えば、入力側整合回路１４は、配線基板（図示せず）に設けられたストリップライン又はマイクロストリップライン等の伝送線路によって構成されていてもよい。入力側整合回路１４が伝送線路によって構成される場合、伝送線路の特性インピーダンスの調整によってインピーダンス整合が実現される。伝送線路の特性インピーダンスは、例えば、配線基板の誘電率及び厚さ並びに配線の幅等によって調整することが可能である。また、入力側整合回路１４は、キャパシタ及びインダクタ等の受動素子を含んでいてもよい。この場合、受動素子の定数の調整によってインピーダンス整合が実現される。

入力側位相調整回路１５は、入力側伝送線路１９Ａ上に設けられている。入力端子１１から入力された入力信号Ｓ_ｉｎは、入力側伝送線路１９Ａの各分岐点３０において分岐し、複数のトランジスタ１３の各々に分配される。分岐点３０から各トランジスタ１３までの線路長に差がある場合、複数のトランジスタ１３の各々に供給される入力信号Ｓ_ｉｎに位相差が生じ、合成された出力信号Ｓ_ｏｕｔにおいて発振を生じるおそれがある。入力側位相調整回路１５は、複数のトランジスタ１３の各々に供給される入力信号Ｓ_ｉｎの位相差を抑制する機能、すなわち、複数のトランジスタ１３の各々に供給される入力信号Ｓ_ｉｎの位相を同位相とする機能を有する。

入力側位相調整回路１５は、例えば、図３に示すように、入力側伝送線路１９Ａの分岐点３０から各トランジスタ１３までの長さが互いに等しい伝送線路を含んで構成されていてもよい。分岐点３０から各トランジスタ１３の入力端（ゲートパッド２１Ａ）までの伝送線路の長さを互いに等しくすることで、トランジスタ１３相互間における入力信号Ｓ_ｉｎの位相差を抑制することが可能となる。この場合、図３に示すように、複数のトランジスタ１３は、入力信号Ｓ_ｉｎの進行方向に互いにずらした位置に配置されていてもよい。具体的には、分岐点３０からの分岐方向（図３の例では縦方向）における距離が相対的に短い位置に配置されるトランジスタ１３を、入力信号Ｓ_ｉｎの進行方向遠方側に配置してもよい。一方、分岐点３０からの分岐方向における距離が相対的に長い位置に配置されるトランジスタ１３を、入力信号Ｓ_ｉｎの進行方向手前側に配置してもよい。このように、複数のトランジスタ１３を入力信号Ｓ_ｉｎの進行方向に互いにずらして配置することで、分岐点３０から各トランジスタ１３までの長さが互いに等しい伝送線路を形成することが容易となる。複数のトランジスタ１３を入力信号Ｓ_ｉｎの進行方向にずらさないで配置する場合には、分岐点３０からの距離が相対的に短い位置に配置されるトランジスタ１３に接続される伝送線路を蛇行させることにより伝送線路の長さを調整してもよい。

なお、入力側位相調整回路１５は、伝送線路の長さ以外のパラメータによって位相を調整するものであってもよい。入力側位相調整回路１５は、キャパシタ及びインダクタ等の受動素子を含んでいてもよく、これらの受動素子の定数によって、各トランジスタ１３に供給される入力信号Ｓ_ｉｎの位相を個別に調整するものであってもよい。

出力側伝送線路１９Ｂは、トーナメント型の形態を有する合成回路を形成している。すなわち、互いに隣接する２つのトランジスタ１３から出力される出力信号Ｓ_ｏｕｔが合成点３１Ａにおいてそれぞれ合成され、各合成点３１Ａにおいて合成された出力信号Ｓ_ｏｕｔが、合成点３１Ｂにおいて更に合成される。

複数の第１の出力側整合回路１６は、出力側伝送線路１９Ｂ上において、複数のトランジスタ１３に対応して設けられている。第１の出力側整合回路１６の各々は、対応するトランジスタ１３の出力端（ドレイン端）に接続されている。第１の出力側整合回路１６の各々は、第１のインピーダンス値に整合するように構成されている。第１のインピーダンス値は、トランジスタ１３の並列数に応じて設定される。増幅回路１０においてトランジスタ１３の並列数が多くなる程、第１のインピーダンス値は高い値に設定される。本実施形態に係る増幅回路１０において、トランジスタ１３の並列数は４であり、この場合、第１のインピーダンス値は例えば１００Ωに設定される。

第１の出力側整合回路１６は、出力側伝送線路１９Ｂの一部として構成されていてもよい。例えば、第１の出力側整合回路１６は、配線基板（図示せず）に設けられたストリップライン又はマイクロストリップライン等の伝送線路によって構成されていてもよい。第１の出力側整合回路１６が伝送線路によって構成される場合、伝送線路の特性インピーダンスの調整によってインピーダンス整合が実現される。伝送線路の特性インピーダンスは、例えば、配線基板の誘電率及び厚さ並びに配線の幅等によって調整することが可能である。また、第１の出力側整合回路１６は、キャパシタ及びインダクタ等の受動素子を含んでいてもよい。この場合、受動素子の定数の調整によってインピーダンス整合が実現される。

出力側位相調整回路１７は、出力側伝送線路１９Ｂ上に設けられ、第１の出力側整合回路１６の各々の出力端に接続されている。トランジスタ１３の各々から出力された出力信号Ｓ_ｏｕｔは、出力側伝送線路１９Ｂの合成点３１Ａ、３１Ｂにおいて合成される。各トランジスタ１３の出力端（ドレイン端）から合成点３１Ａ、３１Ｂまでの線路長に差がある場合、出力信号Ｓ_ｏｕｔに位相差が生じ、合成後の出力信号Ｓ_ｏｕｔにおいて発振を生ずるおそれがある。出力側位相調整回路１７は、トランジスタ１３の各々から出力される出力信号Ｓ_ｏｕｔの合成点３１Ａ及び３１Ｂにおける位相差を抑制する機能、すなわち、トランジスタ１３の各々から出力される出力信号Ｓ_ｏｕｔの合成点３１Ａ及び３１Ｂにおける位相を同位相とする機能を有する。また、出力側位相調整回路１７は、第１の出力側整合回路１６が整合する第１のインピーダンス値（本実施形態では１００Ω）と同等の特性インピーダンスを有している。

出力側位相調整回路１７は、例えば、図４に示すように、第１の出力側整合回路１６の各々の出力端から各合成点３１Ａまでの距離が互いに等しく且つ各合成点３１Ａから合成点３１Ｂまでの距離が互いに等しい伝送線路を含んで構成されていてもよい。これにより、出力信号Ｓ_ｏｕｔの合成点３１Ａ及び３１Ｂにおける位相差を抑制することが可能となる。出力側位相調整回路１７を構成する伝送線路は、出力側伝送線路１９Ｂの一部を構成し、出力信号Ｓ_ｏｕｔを合成する合成回路としても機能する。また、この伝送線路の特性インピーダンスは、第１の出力側整合回路１６が整合する第１のインピーダンス値（本実施形態では１００Ω）と同等とされる。

なお、出力側位相調整回路１７は、伝送線路の長さ以外のパラメータによって位相を調整するものであってもよい。出力側位相調整回路１７は、キャパシタ及びインダクタ等の受動素子を含んでいてもよく、これらの受動素子の定数によって、出力信号Ｓ_ｏｕｔの合成点３１Ａ及び３１Ｂにおける位相を調整するものであってもよい。

第２の出力側整合回路１８は、出力側伝送線路１９Ｂ上に設けられ、出力信号Ｓ_ｏｕｔの合成点３１Ｂに接続されている。第２の出力側整合回路１８は、第２のインピーダンス値に整合するように構成されている。第２のインピーダンス値は、出力端子１２に接続される伝送線路の特性インピーダンスに相当し、例えば５０Ωである。第１の出力側整合回路１６が整合するインピーダンスを例えば１００Ωとした場合、合成点３１Ａのインピーダンスは５０Ωであり、合成点３１Ｂのインピーダンスは２５Ωである。第２の出力側整合回路１８は、合成点３１Ｂと出力端子１２との間でインピーダンス整合を行う機能を有する。

第２の出力側整合回路１８は、出力側伝送線路１９Ｂの一部として構成されていてもよい。例えば、第２の出力側整合回路１８は、配線基板（図示せず）に設けられたストリップライン又はマイクロストリップライン等の伝送線路によって構成されていてもよい。第２の出力側整合回路１８が伝送線路によって構成される場合、伝送線路の特性インピーダンスの調整によってインピーダンス整合が実現される。伝送線路の特性インピーダンスは、例えば、配線基板の誘電率及び厚さ並びに配線の幅等によって調整することが可能である。また、第２の出力側整合回路１８は、キャパシタ及びインダクタ等の受動素子を含んでいてもよい。この場合、受動素子の定数の調整によってインピーダンス整合が実現される。

以下において、増幅回路１０の動作について説明する。入力端子１１から入力された入力信号Ｓ_ｉｎは、入力側整合回路１４を経由して入力側伝送線路１９Ａの分岐点３０において分岐される。分岐された入力信号Ｓ_ｉｎは、それぞれ、入力側位相調整回路１５を経由して複数のトランジスタ１３の各々の入力端（ゲートパッド２１Ａ）に供給される。入力側整合回路１４により、入力端子１１と、トランジスタ１３の各々の入力端（ゲートパッド２１Ａ）との間でインピーダンス整合が行われ、入力信号電力を損失無くトランジスタ１３に取り込むことが可能となる。また、入力側位相調整回路１５により、複数のトランジスタ１３の各々に供給される入力信号Ｓ_ｉｎの位相差が抑制される。

複数のトランジスタ１３の各々は、入力信号Ｓ_ｉｎを増幅し、これを出力信号Ｓ_ｏｕｔとして出力端（ドレイン端）から出力する。複数のトランジスタ１３の各々から出力された出力信号Ｓ_ｏｕｔは、第１の出力側整合回路１６及び出力側位相調整回路１７を経由し、出力側伝送線路１９Ｂの合成点３１Ａ及び３１Ｂにおいて合成される。合成された出力信号Ｓ_ｏｕｔは、第２の出力側整合回路１８を経由して出力端子１２から出力される。第１の出力側整合回路１６により、出力側伝送線路１９Ｂの合成点３１Ａよりも手前側におけるインピーダンスが第１のインピーダンス値（本実施形態では１００Ω）に変換される。出力側位相調整回路１７により、出力信号Ｓ_ｏｕｔの合成点３１Ａ及び３１Ｂにおける位相差が抑制される。

合成された出力信号Ｓ_ｏｕｔは、第２の出力側整合回路１８を経由して、出力端子１２から出力される。第２の出力側整合回路１８により、出力側伝送線路１９Ｂの合成点３１Ｂと、出力端子１２との間でインピーダンス整合が行われ、出力信号電力を損失無く出力端子１２に接続される伝送線路（図示せず）に送出することが可能となる。

図５は、比較例に係る増幅回路１０Ｘの構成の一例を示す図である。比較例に係る増幅回路１０Ｘは、単一のトランジスタ１３Ｘと、入力側整合回路１４Ｘと、出力側整合回路１８Ｘとを有する。

トランジスタ１３Ｘは、開示の技術の実施形態に係るトランジスタ１３と同様、マルチフィンガー構造を有する。比較例に係るトランジスタ１３Ｘは、開示の技術の実施形態に係る複数のトランジスタ１３を単一の半導体基板上に形成したものに相当する。換言すれば、開示の技術に係る複数のトランジスタ１３の各々は、比較例に係るトランジスタ１３Ｘを均等分割したものに相当する。トランジスタ１３Ｘは、複数のゲートパッドを有する。入力信号Ｓ_ｉｎは、入力側伝送線路１９ＡＸを介して各ゲートパッドに分配される

入力側整合回路１４Ｘは、入力側におけるインピーダンス整合を行うものであり、出力側整合回路１８Ｘは、出力側におけるインピーダンス整合を行うものである。比較例に係る増幅回路１０Ｘは、開示の技術の実施形態に係る増幅回路１０が備える入力側位相調整回路１５及び出力側位相調整回路１７を備えていない。

比較例に係る増幅回路１０Ｘによれば、トランジスタ１３Ｘが大規模となる。すなわち、ゲートフィンガー部の本数が例えば１００本以上となり、ゲートが密集する構造となる。これにより、放熱性を高めることが困難となる。トランジスタ１３Ｘの温度が過度に高くなると、増幅回路１０Ｘの効率が低下するおそれがある。

また、比較例に係る増幅回路１０Ｘによれば、入力側伝送線路１９Ａの分岐点３０Ｘから各トランジスタ１３Ｘまでの線路長差に起因して、各トランジスタ１３に供給される入力信号Ｓ_ｉｎに位相差が発生し得る。更に出力側においても、同様の理由により位相差が発生し得る。これにより、不要なゲインの足し合わせによる発振を引き起こすおそれがある。すなわち、比較例に係る増幅回路１０Ｘは、放熱性及び動作安定性に改善の余地がある。

また、マルチフィンガー構造のトランジスタにおいては、すなわちゲートフィンガー部の本数の増加（すなわち規模の増大）に伴って出力端（ドレイン端）のインピーダンスが低下する。出力側整合回路１８Ｘは、トランジスタ１３Ｘの出力端（ドレイン端）のインピーダンスと、出力端子１２Ｘのインピーダンス（例えば５０Ω）との差が大きくなる程規模が大きくなる。トランジスタ１３Ｘは、大規模であり、多数のゲートフィンガー部を有するので、出力端（ドレイン端）のインピーダンスは極めて低くなり、例えば０．１Ωとなる。従って、比較例に係る増幅回路１０Ｘによれば、出力側整合回路１８Ｘは、大規模となり比較的大きい面積を占有することとなる。

一方、開示の技術の実施形態に係る増幅回路１０は、比較例に係るトランジスタ１３Ｘを均等分割したものに相当する複数のトランジスタ１３を有する。複数のトランジスタ１３は、互いに独立した半導体基板上に形成され、互いに離間して配置されている。これにより、ゲートの密集を緩和することができ、放熱性を高めることができる。また、開示の技術の実施形態に係る増幅回路１０は、複数のトランジスタ１３の各々に供給される入力信号Ｓ_ｉｎの位相差を抑制する入力側位相調整回路１５を有するので、入力信号Ｓ_ｉｎの位相差に起因する出力信号Ｓ_ｏｕｔの発振を抑制することができる。また、増幅回路１０は、出力信号Ｓ_ｏｕｔの合成点における位相を同位相とする出力側位相調整回路１７を有するので、出力信号Ｓ_ｏｕｔの発振を抑制する効果を更に高めることができる。すなわち、開示の技術の実施形態に係る増幅回路１０によれば、放熱性の向上と回路動作の安定性を両立することが可能となる。

また、開示の技術の実施形態に係る増幅回路１０によれば、第１の出力側整合回路１６が整合する第１のインピーダンス値として適切な値を設定することで、合成点３１Ｂのインピーダンスが過度に低くなることを回避することができる。例えば第１のインピーダンス値を１００Ωに設定することで、合成点３１Ｂのインピーダンスを２５Ωにすることができる。これにより、第２の出力側整合回路１８の回路規模を抑制することが可能となる。また、トランジスタ１３の各々において、出力端（ドレイン端）のインピーダンスを２５Ω以上５０Ω以下となるようにゲートフィンガー部２１Ｃの本数を定めることで、第１のインピーダンス値（例えば１００Ω）に整合する第１の出力側整合回路１６の回路規模を抑制することが可能となる。また、出力側位相調整回路１７が、第１の出力側整合回路１６が整合する第１のインピーダンス値と同等の特性インピーダンスを有する伝送線路によって構成されることで、出力信号Ｓ_ｏｕｔを合成する合成回路の構成を簡易化することが可能となる。

以上の実施形態に関し、更に以下の付記を開示する。

（付記１）
互いに離間して配置された複数のトランジスタと、
前記複数のトランジスタの各々に入力信号を分配する入力側伝送線路と、
前記入力側伝送線路上に設けられ、前記複数のトランジスタの各々に供給される入力信号の位相差を抑制する入力側位相調整回路と、
を含む増幅回路。

（付記２）
前記複数のトランジスタは、前記入力信号の進行方向に互いにずらした位置に配置されており、
前記入力側位相調整回路は、前記入力側伝送線路の分岐点から前記複数のトランジスタの各々までの長さが互いに等しい伝送線路を含んで構成されている
付記１に記載の増幅回路。

（付記３）
前記入力側伝送線路上において、前記入力信号が入力される入力端子と前記複数のトランジスタの各々の入力端との間でインピーダンス整合を行う入力側整合回路を更に含む
付記１又は付記２に記載の増幅回路。

（付記４）
前記複数のトランジスタの出力端から出力される出力信号を合成する出力側伝送線路と、
前記出力側伝送線路上において、前記複数のトランスタユニットに対応して設けられ、各々が対応するトランジスタの出力端に接続され、第１のインピーダンス値に整合するように構成された複数の第１の出力側整合回路と、
前記出力側伝送線路上に設けられ、前記第１の出力側整合回路の各々の出力端に接続され、前記第１のインピーダンス値と同等の特性インピーダンスを有し、前記出力信号の合成点における位相差を抑制する出力側位相調整回路と、
前記出力側伝送線路上に設けられ、前記出力信号の合成点に接続され、第２のインピーダンス値に整合するように構成された第２の出力側整合回路と、
を含む付記１から付記３のいずれか１つに記載の増幅回路。

（付記５）
前記入力側整合回路は、特性インピーダンスが調整された伝送線路を含んで構成されている
付記３に記載の増幅回路。

（付記６）
前記第１の出力側整合回路及び前記第２の出力側整合回路は、それぞれ、特性インピーダンスが調整された伝送線路を含んで構成されている
付記４に記載の増幅回路。

（付記７）
前記出力側位相調整回路は、前記第１の出力側整合回路の各々の出力端から前記合成点までの長さが互いに等しい伝送線路を含んで構成されている
付記４に記載の増幅回路。

（付記８）
前記複数のトランジスタの各々は、マルチフィンガー構造を有する
付記１から付記７のいずれか１つに記載の増幅回路。

１０、１０Ｘ 増幅回路
１１ 入力端子
１２、１２Ｘ 出力端子
１３、１３Ｘ トランジスタ
１４、１４Ｘ 入力側整合回路
１５ 入力側位相調整回路
１６ 第１の出力側整合回路
１７ 出力側位相調整回路
１８ 第２の出力側整合回路
１８Ｘ 出力側整合回路
１９Ａ、１９ＡＸ 入力側伝送線路
１９Ｂ 出力側伝送線路
２１ ゲート
２１Ａ ゲートパッド
２１Ｂ ゲートバスライン
２１Ｃ ゲートフィンガー部
２２ ソース
２２Ａ ソースパッド
２２Ｂ ソースフィンガー部
２３ ドレイン
２３Ａ ドレインパッド
２３Ｂ ドレインフィンガー部
２４ ビア
３０ 分岐点
３１Ａ、３１Ｂ 合成点
Ｓ_ｉｎ 入力信号
Ｓ_ｏｕｔ 出力信号

Claims (5)

1. 互いに離間して配置された複数のトランジスタと、
   前記複数のトランジスタの各々に入力信号を分配する入力側伝送線路と、
   前記入力側伝送線路上に設けられ、前記複数のトランジスタの各々に供給される入力信号の位相差を抑制する入力側位相調整回路と、
   を含む増幅回路。
2. 前記複数のトランジスタは、前記入力信号の進行方向に互いにずらした位置に配置されており、
   前記入力側位相調整回路は、前記入力側伝送線路の分岐点から前記複数のトランジスタの各々までの長さが互いに等しい伝送線路を含んで構成されている
   請求項１に記載の増幅回路。
3. 前記入力側伝送線路上において、前記入力信号が入力される入力端子と前記複数のトランジスタの各々の入力端との間でインピーダンス整合を行う入力側整合回路を更に含む
   請求項１又は請求項２に記載の増幅回路。
4. 前記複数のトランジスタの出力端から出力される出力信号を合成する出力側伝送線路と、
   前記出力側伝送線路上において、前記複数のトランスタユニットに対応して設けられ、各々が対応するトランジスタの出力端に接続され、第１のインピーダンス値に整合するように構成された複数の第１の出力側整合回路と、
   前記出力側伝送線路上に設けられ、前記第１の出力側整合回路の各々の出力端に接続され、前記第１のインピーダンス値と同等の特性インピーダンスを有し、前記出力信号の合成点における位相差を抑制する出力側位相調整回路と、
   前記出力側伝送線路上に設けられ、前記出力信号の合成点に接続され、第２のインピーダンス値に整合するように構成された第２の出力側整合回路と、
   を含む請求項１から請求項３のいずれか１項に記載の増幅回路。
5. 前記入力側整合回路は、特性インピーダンスが調整された伝送線路を含んで構成されている
   請求項３に記載の増幅回路。

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