JP7294385B2 - 半導体増幅素子及び半導体増幅装置 - Google Patents
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Description
上の表1~表3に示されるように、2つのキャリア増幅器を隣接させた比較例において各キャリア増幅器の中出力時の温度上昇が19.2℃及び18.0℃であるのに対し、本実施形態では、各キャリア増幅器の中出力時の温度上昇が16.9℃(表2)若しくは16.5℃(表3)まで低下している。この結果からも、上述した本実施形態による効果は明らかである。
2…実装基板
2a…基体
2b,2c…板面
2d…配線パターン
2d1…GNDパターン
2d2,2d3…信号配線パターン
2e…金属膜
2f…ビア
3…半導体増幅素子
10…半導体基板
10a…主面
10b…裏面
11,11A,11B…信号増幅部
12,13…トランジスタ
12a,13a…ソース電極
12b,13b…ドレイン電極
12c,13c…ゲート電極
20…配線層
20a…表面
20b~20e…辺
21…信号入力端
22…信号出力端
23…信号入力配線
24…信号出力配線
25…GNDパターン
25b~25e…縁
25f,25g…切り欠き部
26…絶縁膜
27…GND層
27a,27b…開口
30…バンプ電極
41…ソース配線
42,42a,42b…ドレイン配線
43,43a,43b…ゲート配線
231…第1入力線路
232…第2入力線路
233…第3入力線路
234,235…入力バイアス配線
241…第1出力線路
242…第2出力線路
243…第3出力線路
244,245…出力バイアス配線
D1,D2…方向
M1…第1層
M2…第2層
M3…第3層
M4…第4層
Claims (9)
- ドハティ型の増幅動作を行う半導体増幅素子であって、
キャリア増幅器としての複数の第1のトランジスタと、
ピーク増幅器としての複数の第2のトランジスタと、
信号入力端と、
信号出力端と、
第1の方向において互いに対向する第1及び第2の辺、並びに前記第1の方向と交差する第2の方向において互いに対向する第3及び第4の辺を有する配線層と、
を備え、
前記配線層は、
前記信号入力端から延びる第1入力線路、並びに前記第1入力線路からそれぞれ前記第1及び第2の辺側に分岐された第2入力線路及び第3入力線路を含み、前記第2入力線路が前記複数の第1のトランジスタの制御端子に接続され、前記第3入力線路が前記複数の第2のトランジスタの制御端子に接続され、前記第3の辺寄りに配置された信号入力配線と、
前記複数の第1のトランジスタの電流出力端子から延びる第1出力線路、前記複数の第2のトランジスタの電流出力端子から延びる第2出力線路、並びに第1出力線路及び第2出力線路を結合して前記信号出力端へ延びる第3出力線路を含み、前記第4の辺寄りに配置された信号出力配線と、
を含み、
前記複数の第1のトランジスタと前記複数の第2のトランジスタとは、共通の半導体基板において交互に配置されるとともに、前記信号入力端と前記信号出力端とを結ぶ線と交差する前記第1の方向に沿って並んでおり、
前記信号入力端はRF信号を入力し、前記信号出力端は当該半導体増幅素子による増幅後の前記RF信号を出力し、
前記第2入力線路と前記第3入力線路との線路長差、及び前記第1出力線路と前記第2出力線路との線路長差が、入力信号の周期の1/4であり、
前記第2入力線路は、前記第1の辺側にU字状に張り出した部分を含み、
前記第3入力線路は、前記第3の辺側にU字状に張り出した部分と、前記第2の辺側にU字状に張り出し、前記第3入力線路の他の部分よりも線幅が広い部分とを含み、
各第1のトランジスタは、一対のソース電極と、一対の前記ソース電極の間に挟まれたドレイン電極と、前記ソース電極と前記ドレイン電極との間に挟まれた一対のゲート電極とを有し、
各第2のトランジスタは、一対のソース電極と、一対の前記ソース電極の間に挟まれたドレイン電極と、前記ソース電極と前記ドレイン電極との間に挟まれた一対のゲート電極とを有し、
互いに隣接する前記第1及び第2のトランジスタにおいて、前記第1のトランジスタの前記一対のソース電極の一方と、前記第2のトランジスタの前記一対のソース電極の一方とが互いに一体化されている、半導体増幅素子。 - 前記第2入力線路及び前記第3入力線路のうち一方の線路の少なくとも一部が他方の線路とは異なる層に設けられることにより、前記第2入力線路と前記第3入力線路とが立体的に交差している、請求項1に記載の半導体増幅素子。
- 前記第1出力線路及び前記第2出力線路のうち一方の線路の少なくとも一部が他方の線路とは異なる層に設けられることにより、前記第1出力線路と前記第2出力線路とが立体的に交差している、請求項1に記載の半導体増幅素子。
- 前記少なくとも一部が設けられる層と、前記他方の線路が設けられる層との間に設けられた基準電位層を更に備える、請求項2または請求項3に記載の半導体増幅素子。
- 前記第1のトランジスタの並び方向と交差する方向における前記複数の第1のトランジスタの位置と、前記並び方向と交差する方向における前記複数の第2のトランジスタの位置とが互いに揃っている、請求項1から請求項4のいずれか1項に記載の半導体増幅素子。
- 前記信号入力端と前記信号出力端とを結ぶ線に沿った方向における前記複数の第1のトランジスタの位置と、前記結ぶ線に沿った方向における前記複数の第2のトランジスタの位置とが互いにずれている、請求項1から請求項4のいずれか1項に記載の半導体増幅素子。
- 前記第1出力線路は、前記第4の辺側にU字状に張り出した部分と、前記第1の辺側にU字状に張り出し、前記第1出力線路の他の部分よりも線幅が広い部分とを含み、前記第3入力線路と等しい長さを有し、
前記第2出力線路は、前記第2の辺側に張り出した部分を有し、前記第2入力線路と等しい長さを有する、請求項1から請求項6のいずれか1項に記載の半導体増幅素子。 - 前記複数の第1のトランジスタ及び前記複数の第2のトランジスタを収容する共通のパッケージを更に備える、請求項1から請求項7のいずれか1項に記載の半導体増幅素子。
- 請求項1~7のいずれか1項に記載の半導体増幅素子と、
前記半導体増幅素子を搭載する基板と、
を備え、
前記複数の第1のトランジスタ及び前記複数の第2のトランジスタが形成されている側の前記半導体増幅素子の面が前記基板と対向する、半導体増幅装置。
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WO2011039792A1 (ja) | 2009-09-29 | 2011-04-07 | 株式会社 東芝 | 半導体装置 |
JP2012500583A (ja) | 2008-08-19 | 2012-01-05 | クリー インコーポレイテッド | 異なるターンオンパワーレベルを有するトランジスタ増幅器の並列な組を有する集積回路 |
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