JP5526221B2 - 半導体装置 - Google Patents

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Description

本開示は、マイクロ波帯及びミリ波帯において用いられる半導体装置に関し、特に高出力電力増幅器に関する。
近年の通信データの高速大容量化に伴い、通信分野等のアプリケーションにおいて用いられる電力増幅器の動作周波数の高周波化及び高出力化が求められている。電力増幅器のキーデバイスとしてトランジスタの高性能化が精力的に行われている。
マイクロ波帯及びミリ波帯において用いられる電力増幅器は、電界効果型トランジスタ（Field Effect Transistor：ＦＥＴ）等のトランジスタと、信号をトランジスタの入出力インピーダンスと整合させるための整合回路とを有している。一般的なトランジスタは、多数の線状のフィンガがくし状に並べられている。高出力化のために、ＦＥＴのフィンガの数を増やしたり、いくつかのフィンガをユニットとしてマルチセル化したりすることにより総ゲート幅を大きくすることが一般に行われている。
トランジスタのサイズを大きくしていくとミリ波帯の波長と比べてトランジスタのサイズが無視できなくなる。このため、トランジスタを分布定数素子として扱う必要がある。具体的には、トランジスタのサイズが波長の約２０分の１以上となる場合には、トランジスタを分布定数素子として扱う必要がある。
高出力化のために素子寸法がこの基準よりも大きくなる場合には、トランジスタの入出力部に高周波信号の位相を合わせるための回路を適用する必要がある。具体的には、高周波信号を分配してトランジスタに給電する分配機能を有する回路及びトランジスタの出力信号の合成機能を有する回路を入力部に設けることが行われる。
図１２は例を示している。（例えば、非特許文献１及び特許文献１〜３を参照。）。入出力整合回路として、図１２では、マイクロストリップ線路からなる２段のインピーダンス変成器が用いられている。図１２のマイクロ波電力増幅器は、ＦＥＴ１並びにＦＥＴ１の入出力部にそれぞれ設けられた入力整合回路５及び出力整合回路８を有している。入力整合回路５とＦＥＴ１との間及び出力整合回路８とＦＥＴ１との間は金属細線９により電気的に接続されている。入力整合回路５はアルミナ等の誘電体基板３の上に形成されたマイクロストリップ線路２からなり、マイクロストリップ線路２の一端には入力端子４が接続されている。また、マイクロストリップ線路２の長さ及び特性インピーダンスはＦＥＴ１の入力インピーダンスと入力端子４に接続される電源インピーダンスとを整合させるような値に設定する。通常、その長さは所望周波数の４分の１波長となるように設定し、特性インピーダンスはＦＥＴ１の入力インピーダンスと電源インピーダンスとの相乗平均値となるように設定する。このように入力整合回路５は、ＦＥＴ１の入力インピーダンスと電源インピーダンスとを整合させるように働き、長さが４分の１波長のマイクロストリップ線路２からなる１段のインピーダンス変成器となっている。
一方、出力整合回路８は誘電体基板３の上に形成されたマイクロストリップ線路６からなり、マイクロストリップ線路６の一端には出力端子７が接続されている。この出力整合回路８は、ＦＥＴ１の出力インピーダンスと出力端子７に接続される負荷インピーダンスとを整合させるために設けられている。マイクロストリップ線路６の長さは４分の１波長となるように設定し、特性インピーダンスはＦＥＴ１の出力インピーダンスと負荷インピーダンスとの相乗平均値となるように設定する。従って、出力整合回路８についても入力整合回路５と同様に、長さが４分の１波長のマイクロストリップ線路６からなる一段のインピーダンス変成器となっている。
マイクロ波電力増幅器の入力端子４から入射したマイクロ波信号は入力整合回路５を通り、ＦＥＴ１に給電される。給電されたマイクロ波信号はＦＥＴ１で増幅され、出力整合回路８を介して出力端子７に出力される。このように所望の出力電力が得られるゲート幅のＦＥＴ１を用い、ＦＥＴ１の入力インピーダンスと電源インピーダンス及びＦＥＴ１の出力インピーダンスと負荷インピーダンスとを整合させる入力整合回路５及び出力整合回路８をＦＥＴ１の入出力部にそれぞれ設けることにより構成される。
ＦＥＴ１のチップサイズが波長に比べて無視できなくなると、図１３に示すようにＦＥＴ１の入力整合回路を通過してＦＥＴ１の各部を通り、ＦＥＴ１から出力される高周波信号に、位相差及び振幅差が生じて合成効率が低下するため、高出力化及び高利得化が妨げられる。
ＦＥＴ１に対する高周波信号の位相差及び振幅差を抑制する手段として、マイクロストリップ線路を分割することにより高周波信号を分配し、位相差及び振幅差を抑制してＦＥＴに給電することが行われている。図１４（ａ）はその形態を示しており、以下のように構成される。入力端子１４から入力されるＲＦ信号は、アルミナ基板上に形成された伝送線路及び高誘電率基板上に形成された平板キャパシタを備えた等価入力整合回路２ａ、２ｂ、２ｃを介して、各ＦＥＴチップ１に分配される。各ＦＥＴチップ１において増幅されたＲＦ信号は、アルミナ基板上に形成された伝送線路を備えた等価出力整合回路６ａ、６ｂを介して、出力端子１５へ電力合成される。また、入力側抵抗体１０（入力側チップ間抵抗体）及び出力側抵抗体１１（出力側チップ間抵抗体）は誘電体基板上に形成された薄膜抵抗であり、チップ間に関する閉ループ回路内の対向して配置される等価入力整合回路２ａ、２ｂ、２ｃを構成する伝送線路間の一部と等価出力整合回路６ａ、６ｂを構成する伝送線路間の一部に設けてあり、各伝送線路に接続されている。
図１４（ｂ）に示すように、ループ内に並列に入力側抵抗体１０及び出力側抵抗体１１を設けることにより、２チップ間奇モード発振電力α及び４チップ間奇モード発振電力βを入力側抵抗体１０及び出力側抵抗体１１により吸収でき、増幅器を安定化できる。
特開平７−３０７６２６号公報 特開２００８−０２２２３５号公報 特開２００１−１８５９６６号公報
池田幸夫、他「Ｃ帯高出力・高効率ＧａＡｓＦＥＴ増幅器」信学技報、１９９８年、ＭＷ８８−５２、ｐ．１−５
しかしながら、従来の半導体装置の分配回路内に抵抗体を設ける方法では、ループ発振が完全に抑制できない。このため、トランジスタの電源印加及び高周波印加時に不要波が発生して不安定動作してしまい、高出力動作及び高利得動作に支障が生じる。
本開示は、前記の問題を解決し、不安定動作を抑制した高出力及び高利得動作する電力増幅器を実現できるようにすることを目的とする。
具体的に第１の例示の半導体装置は、半導体素子と、半導体素子の入力部と接続された分配回路と、半導体素子の出力部と接続された合成回路とを備え、分配回路は、基板の上に形成され、第１の伝送線路及び第２の伝送線路を含む第１の分配回路部と、第３の伝送線路及び第４の伝送線路を含む第２の分配回路部と、第１の伝送線路と第３の伝送線路との間に接続された第１の抵抗及び第２の抵抗とを有し、第１の伝送線路は第２の伝送線路よりも半導体素子側に形成され、第３の伝送線路は第４の伝送線路よりも半導体素子側に形成され、第１の伝送線路と第３の伝送線路とは互いに間隔をおいて並行に形成され、第１の抵抗は、第１の伝送線路と第３の伝送線路との間のスペースにおける半導体素子側の位置に形成され、第２の抵抗は、第１の伝送線路と第３の伝送線路との間のスペースにおける半導体素子と反対側の位置に形成されている。
第１の半導体装置によれば、不安定動作をほぼ完全に抑制して、高出力及び高利得動作可能な電力増幅器が得られる。
第１の半導体装置において、分配回路は、第１の抵抗と第２の抵抗との間の位置に形成された第３の抵抗を有していてもよい。このような構成とすることにより、さらに不安定動作の抑制をすることができる。
第１の半導体装置において、基板は半導体基板であり、半導体素子は基板の上に分配回路と一体に形成されていてもよい。また、基板は誘電体基板であってもよい。
第１の半導体装置は、基板の上に形成された入力端子と、入力端子と分配回路とを接続する主線路と、主線路と交差する方向に延び、複数のラジアルスタブを有するマイクロストリップ線路とをさらに備え、半導体素子は、ゲート端子を入力部とする電界効果トランジスタであり、分配回路はゲート端子と接続され、第２の伝送線路及び第４の伝送線路は主線路の入力端子と反対側の端部と接続され、マイクロストリップ線路の両端部は、ゲートバイアス端子である構成としてもよい。
この場合において、ゲートバイアス端子と接続されたバイアス用抵抗と、バイアス用抵抗を介してゲートバイアス端子と接続された誘電体キャパシタとをさらに備えていてもよい。
第２の例示の半導体装置は、半導体素子と、半導体素子の入力部と接続された分配回路と、半導体素子の出力部と接続された合成回路とを備え、合成回路は、基板の上に形成され、第１の伝送線路及び第２の伝送線路を含む第１の分配回路部と、第３の伝送線路及び第４の伝送線路を含む第２の分配回路部と、第１の伝送線路と第３の伝送線路との間に接続された第１の抵抗及び第２の抵抗とを有し、第１の伝送線路は第２の伝送線路よりも半導体素子側に形成され、第３の伝送線路は第４の伝送線路よりも半導体素子側に形成され、第１の伝送線路と第３の伝送線路とは互いに間隔をおいて並行に形成され、第１の抵抗は、第１の伝送線路と第３の伝送線路との間のスペースにおける半導体素子側の位置に形成され、第２の抵抗は、第１の伝送線路と第３の伝送線路との間のスペースにおける半導体素子と反対側の位置に形成されている。
第２の半導体装置によれば、不安定動作をほぼ完全に抑制して、高出力及び高利得動作可能な電力増幅器が得られる。
第２の半導体装置において、合成回路は、第１の抵抗と第２の抵抗との間の位置に形成された第３の抵抗を有していてもよい。このような構成とすることにより、さらに不安定動作の抑制をすることができる。
第２の半導体装置において、基板は半導体基板であり、半導体素子は基板の上に合成回路と一体に形成されていてもよい。また、基板は誘電体基板であってもよい。
第２の半導体装置は、基板の上に形成された出力端子と、出力端子と合成回路とを接続する主線路と、主線路と交差する方向に延び、複数のラジアルスタブを有するマイクロストリップ線路とをさらに備え、半導体素子は、ドレイン端子を出力部とする電界効果トランジスタであり、分配回路はドレイン端子と接続され、第２の伝送線路及び第４の伝送線路は主線路の出力端子と反対側の端部と接続され、マイクロストリップ線路の両端部は、ドレインバイアス端子である構成としてもよい。
本開示の半導体装置によれば、特に高出力化及び高利得のマイクロ波帯及びミリ波帯の電力増幅器を実現できる。
（ａ）及び（ｂ）は第１の実施形態に係る半導体装置を示す平面図であり、（ａ）は半導体装置の全体図であり、（ｂ）は分配回路部の拡大図である。 第１の実施形態に係る半導体装置で生じるループ発振を説明する平面図である。 （ａ）及び（ｂ）は第１の実施形態に係る半導体装置において抵抗装荷をしていない場合のループ発振のシミュレーション結果を示すグラフである。 第１の実施形態に係る半導体装置で生じるループ発振を説明する平面図である。 第１の実施形態に係る半導体装置の分配回路部示す平面図である。 （ａ）及び（ｂ）は第１の実施形態に係る半導体装置で第２の抵抗を装荷した場合のループ発振のシミュレーション結果を示すグラフである。 （ａ）及び（ｂ）は第１の実施形態に係る半導体装置でスペース内全領域に抵抗を装荷した場合のループ発振のシミュレーション結果を示すグラフである。 第１の実施形態に係る半導体装置のテーパ部に抵抗を装荷した分配回路部を示す平面図である。 第１の実施形態に係る半導体装置を示す平面図である。 第１の実施形態の一変形例に係る半導体装置を示す平面図である。 第２の実施形態に係る半導体装置を示す平面図である。 従来の半導体装置を示す斜視図である。 （ａ）〜（ｃ）は従来の半導体装置における高周波信号の状態を説明する斜視図である。 （ａ）及び（ｂ）は、従来の半導体装置を示す平面図及び従来の半導体装置のループを説明する回路図である。
（第１の実施形態）
図１に示すように例示の半導体装置はミリ波電力増幅器であり、ＦＥＴ１０１と、ＦＥＴ１０１の入力部及び出力部にそれぞれ設けた分配回路１０２及び合成回路１０３とを有している。入力端子１０４と分配回路１０２との間には、第１のラジアルスタブ１０５及び第２のラジアルスタブ１０６が接続されたマイクロストリップ線路１０７と、オープンスタブ１０８とが形成されている。出力端子１１８と合成回路１０３との間も、同様の構成となっている。
ＦＥＴ１０１は、シリコン基板上に形成された窒化ガリウム（ＧａＮ）系のヘテロ接合トランジスタである。シリコン基板は高い比抵抗を有していることが好ましく、具体的には比抵抗が１ｋΩ・ｃｍ以上であることが好ましい。シリコン基板の厚さは１００μｍとすればよい。ＦＥＴ１０１の総ゲート幅は２７００μｍである。具体的には、単位フィンガ長が７５μｍである６本のゲートフィンガにより、ゲート幅が４５０μｍの基本セル１０９が形成され、６つの基本セル１０９が並列に接続されている。ＦＥＴ１０１の長手方向の寸法は約１．６５ｍｍである。特に、準ミリ波（１０ＧＨｚ〜３０ＧＨｚ）周波数帯及びミリ波周波数帯において動作する電力増幅器では、伝送する信号波の４分の１波長の電気長に対して、トランジスタのフィンガサイズ及びフィンガが並ぶ方向が無視できなくなる。
分配回路１０２及び合成回路１０３はアルミナ等の誘電体基板１１０及び誘電体基板１１１の上に形成されており、誘電体基板１１０及び誘電体基板１１１の誘電率は１０程度である。誘電体基板１１０及び誘電体基板１１１の上における周波数が２５ＧＨｚの場合の４分の１波長は約１．０ｍｍである。ＦＥＴ１０１の中央部と端部との距離は約０．８３ｍｍであり、４分の１波長である約１．０ｍｍと比べて、無視できない長さである。
分配回路１０２は図１（ｂ）に示すように第１の分配回路部１１２及び第２の分配回路部１１３を有している。分配回路１０２とＦＥＴ１０１との間及び合成回路１０３とＦＥＴ１０１のゲートパッド１１４及びドレインパッド１１５との間は金ワイヤ１１６により電気的に接続されている。ＦＥＴ１０１のソースはバイアホール１１７を介して裏面電極と接続されている。ソースインダクタンスを低減し、利得の向上を図るために、バイアホール１１７は各基本セル１０９に２個ずつ形成されている。
分配回路１０２及び合成回路１０３は、それぞれ入力及び出力の整合回路として機能する。マイクロ波電力増幅器の入力端子１０４から入射したミリ波信号は分配回路１０２を通り、ＦＥＴ１０１に給電される。給電されたマイクロ波信号はＦＥＴ１０１で増幅され、合成回路１０３を介して出力端子１１８に出力される。
第１の分配回路部１１２は、マイクロストリップ線路である第１の信号線路１１９と第２の信号線路１２０とがテーパ部１４９を介して直列に接続され、第２の分配回路部１１３は、マイクロストリップ線路である第３の信号線路１２１と第４の信号線路１２２とがテーパ部１４９を介して直列に接続されている。第１の信号線路１１９及び第３の信号線路１２１の長さは６４０μｍであり、第２の信号線路１２０及び第４の信号線路１２２の長さは１４４０μｍである。なお、第２の信号線路１２０の長さとは図１（ｂ）に示したａ点からｂ点までの距離である。
出力側の誘電体基板１１１上において、第１の信号線路１１９及び第３の信号線路１２１に相当する線路の長さは７６０μｍであり、第２の信号線路１２０及び第４の信号線路１２２に相当する長さは１３０５μｍである。
このような構成においては、図２に示すように２種類のループに起因して、発振が生じるおそれがある。一つ目のループ１は、分配回路１０２と合成回路１０３とを囲む大ループである。ループ２は、隣接する２つの基本セル１０９を介する小ループである。発振は、ループ内における振幅が１以上、且つ位相回転が２πの整数倍となる場合に生じる。実際にＤＣバイアスを印加して、２５ＧＨｚ帯の高周波信号を入力すると、出力側には、周波数で２５ＧＨｚ±ｎ×Ｆ１±ｍ×Ｆ２（但し、ｎ、ｍは整数であり、Ｆ１はループ１に起因する発振周波数であり、Ｆ２はループ２に起因する発振周波数である。）の不要信号が観測される。
例示の電力増幅器においては、ループ１による発振は、１２ＧＨｚ帯において生じる。ループ内において対向する位置に抵抗を装荷して、発振条件を回避することにより、発振を抑制できると期待される。ループ１に起因する発振を抑制するために、図１（ｂ）の第１の信号線路１１９内のＦＥＴ１０１側に形成されている３つのスリット１２３内にタンタルナイトライド（ＴａＮ）又はニッケルクロム（ＮｉＣｒ）等の金属薄膜抵抗からなる抵抗１２４をループ内の対向する位置に装荷する。通常、抵抗値は、２つの基本セル１０９を合わせたパターンの入力インピーダンスのほぼ実抵抗成分に相当し、５Ωから２０Ω程度の間とする。
ループ２に起因する発振を抑制する方法として、第１の信号線路１１９と第３の信号線路１２１との間に形成されるスペース１２５に抵抗を装荷することが考えられる。抵抗をスペース１２５に装荷しない場合、周波数２．５ＧＨｚ付近で発振が生じる。図３は、このループ発振のシミュレーション結果を示している。周波数２．５ＧＨｚ付近（ｆ１）において図３（ａ）に示すように振幅が１を超え、図３（ｂ）に示すように位相回転が３６０°となり、発振条件を満たしている。但し、図中、位相回転は１８０°であるが、これはシミュレーションの周波数のスタート点が十分低くないためであり、実質的に３６０°である。
しかし、ＦＥＴ１０１側のスペース１２５に、第１の抵抗１２６だけを装荷すると周波数２．５ＧＨｚ付近の発振は消えるが、新たに４ＧＨｚ帯で発振が生じてしまう。第１の抵抗１２６を装荷することにより、周波数２．５ＧＨｚ付近の発振電力が第１の抵抗１２６により吸収されて減衰する。しかし、第１の抵抗１２６を装荷することにより、周波数２．５ＧＨｚより高い周波数４ＧＨｚ帯（ｆ２）において新たに発振が生じる。なお、スペース１２５は２０μｍ、抵抗体のシート抵抗は２０Ω／□であり、第１の抵抗１２６の幅は、２０μｍから４０μｍに設定されている。
新たな発振は、図４に示すように、第１の抵抗１２６を装荷することにより、ループ１の周囲長より等価的に短い新たな等価ループ１−２が生じることに起因して生じていると考えられる。新たな発振を抑制するためには、第１の抵抗１２６の装荷位置に対して、ループ１の端の方向（ＦＥＴ１０１から離れる方向）に新たな抵抗を装荷して等価ループ１−２の発振電力を吸収する必要がある。
具体的には、図１（ｂ）に示すように、第１の信号線路１１９と第３の信号線路１２１との間において、第１の信号線路１１９の第１の抵抗１２６を装荷した位置のもう一方の端に第２の抵抗１２７を装荷することにより、４ＧＨｚ帯の発振を抑制することができる。第２の抵抗１２７の幅は、２０μｍから４０μｍに設定されている。
図５は、図１（ｂ）の分配回路部について、隣接する第１の信号線路１１９と第３の信号線路１２１との間に挿入する第１の抵抗１２６、第２の抵抗１２７及び第３の抵抗１２８の位置関係を回路記号により示している。なお、図１（ｂ）に限らず、図８〜図１１等に示した半導体装置においても同様の構成とすることができる。
図６は、シミュレーションにより検証を行った結果を示している。第１の抵抗１２６の装荷により図６（ａ）に示すように４ＧＨｚ帯の振幅が１を超え、図６（ｂ）に示すように位相が３６０°回転し、発振条件を満たしている。但し、図中、位相回転は１８０°であるが、これはシミュレーションの周波数のスタート点が十分低くないためであり、実質的に３６０°である。第２の抵抗１２７を装荷することにより、振幅が１以下に低減され、発振が抑制されていることがわかる。なお、本実施形態においては図１（ｂ）に示すように第１の抵抗１２６と第２の抵抗１２７との間の位置に、さらに第３の抵抗１２８を装荷している。このように第３の抵抗１２８を装荷することにより、さらに発振抑制効果を向上できる。第３の抵抗１２８は必要に応じて設ければよい。第３の抵抗１２８の幅は、２０μｍから４０μｍに設定されている。
図７は、第１の信号線路１１９と第３の信号線路１２１との間のスペース１２５の全領域に抵抗を装荷した場合における、ループ発振のシミュレーション結果であり、抵抗値は、約０．６Ωである。図７（ａ）に示すように４ＧＨｚ帯の振幅が１を超え、図７（ｂ）に示すように位相が３６０°回転し、発振条件を満たしている。但し、図中、位相回転は１８０°であるが、これはシミュレーションの周波数のスタート点が十分低くないためであり、実質的に３６０°である。
このように、スペース１２５の全領域に抵抗を装荷した場合には、ループ発振を抑制することが困難であり、第１の抵抗１２６及び第２の抵抗１２７の位置、さらには第３の抵抗１２８を含めた位置に分割して抵抗装荷することが、ループ発振を抑制するために有効である。これは、第１の信号線路１１９及び第３の信号線路１２１の長さが、使用する周波数帯における４分の１波長のほぼ５分の１の電気長より長い場合に適用される。第１の信号線路１１９及び第３の信号線路１２１の長さが使用する周波数帯における４分の１波長のほぼ５分の１より短い場合は、所望の抵抗値の抵抗を分割して装荷することが実質的に困難となるためである。
また、第１の信号線路１１９及び第３の信号線路１２１は、１段のインピーダンス変成器として整合回路の役割を果たしており、その物理長は、通常、使用する周波数帯における４分の１波長の電気長に設定する。但し、インピーダンス整合によっては、４分の１波長以下の電気長とする場合もある。その場合には、図８に示すように、第１の信号線路１１９と第２の信号線路１２０との間のテーパ部１４９と、第３の信号線路１２１と第４の信号線路１２２との間のテーパ部１４９との間に第４の抵抗１３０を装荷することにより、上記と同様の効果を得ることができる。
本実施形態の構成は、分配回路１０２だけでなく、合成回路１０３に対しても適用可能であり、同様の効果を得ることができる。
さらに、図１（ａ）において、第１のラジアルスタブ１０５及び第２のラジアルスタブ１０６が接続されたマイクロストリップ線路１０７は、ゲートバイアス回路として機能し、ラジアルスタブ側のゲートバイアス端子１４０に所望の電圧を印加して、ＦＥＴ１０１にゲートバイアスを給電することができる。
図９は、この場合のゲートバイアス回路を示している。マイクロストリップ線路１０７の長さは、誘電体基板１１０及び誘電体基板１１１の上の周波数２５ＧＨｚにおける４分の１波長に相当する約１．０ｍｍである。通常、２５ＧＨｚ帯の高周波信号が通過する主線路１２９との接続点においてほぼ開放状態となっている。第１のラジアルスタブ１０５は、通常、周波数が２５ＧＨｚの場合にマイクロストリップ線路１０７との接続領域で短絡状態となるようパターンサイズが決定される。第２のラジアルスタブ１０６は、２５ＧＨｚよりも低い周波数においてマイクロストリップ線路１０７との接続領域においてインピーダンスがほぼ短絡状態となるようにパターンサイズが決定される。これにより、２５ＧＨｚ以下の周波数において主線路１２９側からゲートバイアス端子１４０への高周波信号の漏洩を抑制することができ、発振等の不安定動作を抑制することができる。
ゲートバイアス端子１４０とバイアス用抵抗１３１とを接続し、金ワイヤ１１６によりバイアス用抵抗１３１と誘電体キャパシタ１３２の上部電極とを接続し、誘電体キャパシタ１３２の上部電極と外部端子１３３とを接続すればよい。誘電体キャパシタ１３２は、所望の誘電率及び厚さの誘電体と、上部電極と、接地面に接着された下部電極とを有している。誘電体キャパシタ１３２は、通常、１００ｐＦ以上の容量値となるように選択する。外部端子１３３として、パッケージ又はチップキャリア等のリード端子が適用される。バイアス用抵抗１３１により２５ＧＨｚよりも低い周波数における発振等の不安定動作を抑制することができる。
主線路１２９の線幅方向に対して第１のラジアルスタブ１０５及び第２のラジアルスタブ１０６が接続されたマイクロストリップ線路１０７と同様のパターンが、対称に接続されている。第１のラジアルスタブ１０５及び第２のラジアルスタブ１０６が接続されたマイクロストリップ線路１０７のみを主線路１２９に接続した場合、主線路１２９を伝送する高周波信号の進行波の等位相面がマイクロストリップ線路１０７側からのみ影響を受け、対称性がくずれる。これにより、第１の分配回路部１１２及び第２の分配回路部１１３へ分配される高周波信号の位相がずれてしまい、ＦＥＴ１０１の均一動作に支障を生じてしまう。
第１のラジアルスタブ１０５と第２のラジアルスタブ１０６は、マイクロストリップ線路１０７に対して反対面に接続されているが、同一面に接続されていてもよい。また、２個以上の複数個のラジアルスタブが接続されていてもよい。
なお、第２のラジアルスタブ１０６のパターンサイズ、つまり扇形形状の半径、角度、マイクロストリップ線路１０７との接続部の幅が、第１のラジアルスタブ１０５と同じであってもよい。
図９に示した第１のラジアルスタブ１０５及び第２のラジアルスタブ１０６が接続されたマイクロストリップ線路１０７、バイアス用抵抗１３１及び誘電体キャパシタ１３２の構成を、ゲートバイアス回路として説明した。しかし、ゲートバイアスを入力端子１０４の外部から給電して外部端子１３３から給電しない場合であっても、ゲートバイアス回路とした場合と同様の効果が得られる。
また、ゲートバイアス回路について説明しているが、ドレインバイアス回路については、バイアス用抵抗１３１を除いて、ドレインバイアス端子１３４と金ワイヤ１１６により誘電体キャパシタ１３２の上部電極に電気的に接続し、さらに、誘電体キャパシタ１３２の上部電極と外部端子１３３とを電気的に接続すればよい。発振等の不安定動作を抑制するためには、ドレインバイアス端子１３４と誘電体キャパシタ１３２との間に、抵抗素子とキャパシタとを直列に接続すればよい。
図９では、ゲートバイアス端子１４０、ドレインバイアス端子１３４は、それぞれ、誘電体基板１１０、誘電体基板１１１に対して同一方向に配置されていないが、同一方向に配置してもよい。
図１０は、総ゲート幅５４００μｍの電力増幅器のレイアウトを示している。図１０においてＦＥＴ１０１は基本セル１０９のユニットを１２個並列に接続している。第１の分配回路１３５及び第２の分配回路１３６は、それぞれ先に示した総ゲート幅２７００μｍの場合第１の分配回路部１１２及び第２の分配回路部１１３から構成される分配回路１０２をベースにして形成されている。第１の分配回路部１３５及び第２の分配回路部１３６内には装荷抵抗１３７が形成されている。第１の分配回路部１３５と第２の分配回路部１３６との間には装荷抵抗１３８が形成されている。装荷抵抗１３７及び装荷抵抗１３８は、先に示した総ゲート幅２７００μｍの場合と同様に構成されており、同様の効果を有する。
分配回路１０２及び合成回路１０３が、ＦＥＴ１０１が形成されたシリコン基板とは別の誘電体基板１１０及び誘電体基板１１１上に形成されている例を示した。しかし、分配回路１０２及び合成回路１０３をＦＥＴ１０１が形成されたシリコン基板上に一体に形成されていてもよい。
（第２の実施形態）
図１１は第２の実施形態に係る半導体装置の平面構成を示している。図１１に示すミリ波電力増幅器は、ＦＥＴ２０１と、ＦＥＴ２０１の入出力部にそれぞれ設けた分配回路２０２及び合成回路２０３とを有している。入力端子２０４と分配回路２０２との間には、第１のラジアルスタブ２０５及び第２のラジアルスタブ２０６が接続されたマイクロストリップ線路２０７と、オープンスタブ２０８と、結合線路２０９とが形成されている。出力端子２１０と合成回路２０３との間も同様に構成されている。
ＦＥＴ２０１及びその他の構成素子は、シリコン基板２１１上に形成されている。シリコン基板は高い比抵抗を有していることが好ましく、具体的には比抵抗が１ｋΩ・ｃｍ以上であることが好ましい。シリコン基板の厚さは１００μｍ程度とすればよい。ＦＥＴ２０１は窒化ガリウム（ＧａＮ）系のヘテロ接合トランジスタであり、総ゲート幅は６００μｍである。具体的には、単位フィンガ長が７５μｍの２本のゲートフィンガによりゲート幅が１５０μｍの基本セル２１２が形成され、４個の基本セル２１２からなるユニットが並列に接続されている。ソースはバイアホール２１３を介して裏面電極と接続されている。バイアホール２１３は、ソースインダクタンスを低減するために、２個を対にして形成されている。本実施形態において、伝送周波数は６０ＧＨｚであり、シリコン基板２１１上の４分の１波長は約０．４２ｍｍである。このため、ＦＥＴ２０１の長手方向の寸法は、伝送する信号波の４分の１波長の電気長に対して無視できない。
分配回路２０２は第１の分配回路部２１４及び第２の分配回路部２１５を有している。第１の分配回路部２１４には第３の分配回路部２１６が含まれ、第２の分配回路部２１５には第４の分配回路部２１７が含まれている。
分配回路２０２及び合成回路２０３は、それぞれ入力及び出力の整合回路として機能する。ミリ波電力増幅器の入力端子２０４から入射したミリ波信号は分配回路２０２を通り、ＦＥＴ２０１に給電される。給電されたミリ波信号はＦＥＴ２０１で増幅され、合成回路２０３を介して出力端子２１０に出力される。
第３の分配回路部２１６内及び第４の分配回路部２１７内には、それぞれ抵抗２１８及び抵抗２１９が装荷されている。抵抗２１８及び抵抗２１９は、第１の実施形態において説明したように、ＦＥＴ２０１側及びＦＥＴ２０１から離れる方向の位置に分割して装荷される。これにより、第３の分配回路部２１６内及び第４の分配回路部２１７内においてループ発振が生じることを抑制できる。
第１の分配回路部２１４及び第２の分配回路部２１５の間には抵抗２２０、抵抗２２１及び抵抗２２２が装荷されている。抵抗２２０及び抵抗２２１は、第３の分配回路部２１６と第４の分配回路部２１７との間に、ＦＥＴ２０１側とＦＥＴ２０１から離れる方向の位置に分割して配置されている。抵抗２２２は、第１の分配回路部２１４と第２の分配回路部２１５との間に、ＦＥＴ２０１から離れる方向の端の位置に装荷されている。これにより第１の分配回路部２１４内及び第２の分配回路部２１５内においてループ発振が生じることを抑制できる。
抵抗２２２を装荷するため、抵抗２２２の両端が接続される２本のマイクロストリップ線路の間隔を、ＦＥＴ２０１側から接続される２本のマイクロストリップ線路の間隔よりもベンド素子を用いることにより狭くしている。ＦＥＴ２０１側から接続される第１の分配回路部２１４内及び第２の分配回路部２１５内の２本のマイクロストリップ線路の間隔では、抵抗２２２を接続するためには抵抗２２２の両端にマイクロストリップ線路を付加する必要がある。抵抗２２２の両端に付加したマイクロストリップ線路は主線路に対して並列のオープンスタブとして機能するため、インピーダンス整合に影響を与える。従って、抵抗２２２の両端に接続されるマイクロストリップ線路はできる限り短くすることが好ましい。
なお、抵抗２２２の両端が接続される２本のマイクロストリップ線路間に、抵抗２２２とは別の抵抗を装荷する場合にも同様の効果が得られる。
図１１において、第１のラジアルスタブ２０５及び第２のラジアルスタブ２０６が接続されたマイクロストリップ線路２０７は、ゲートバイアス回路として機能する。ラジアルスタブ側のゲートバイアス端子２２３に所望の電圧を印加することにより、ＦＥＴ２０１にゲートバイアスを給電できる。第１のラジアルスタブ２０５と第２のラジアルスタブ２０６との間及び第２のラジアルスタブ２０６とゲートバイアス端子２２３との間には、それぞれ抵抗２２４及び抵抗２２５が装荷されている。これにより、６０ＧＨｚよりも低い周波数における発振などの不安定動作を抑制することができる。
第１の実施形態と同様に、主線路２２６の線幅方向に対して対称に、第１のラジアルスタブ２０５及び第２のラジアルスタブ２０６が接続されたマイクロストリップ線路２０７と同様のパターンが接続されている。
図９に示したような誘電体キャパシタを外部に設けたゲートバイアス回路を図１１に示した半導体装置に設けることも可能である。この場合において、ゲートバイアスを入力端子２０４の外部から給電する構成としたり、ゲートバイアスを入力端子２０４の外部から給電してゲートバイアス端子２２３から給電しない構成とすることも可能である。
また、本実施形態の構成は、分配回路２０２だけでなく、合成回路２０３に対しても適用可能であり、同様の効果を得ることができる。
本実施形態においては、分配回路２０２及び合成回路２０３が、ＦＥＴ２０１が形成されたシリコン基板の上に一体に形成されているが、分配回路２０２及び合成回路２０３のいずれか一方又は両方がＦＥＴ２０１が形成されたシリコン基板とは異なる誘電体基板等の上に形成されていてもよい。
本開示は、マイクロ波帯及びミリ波帯において用いられる半導体装置に関し、特に高出力且つ高利得な電力増幅器等として有用である。
１０１ ＦＥＴ
１０２ 分配回路
１０３ 合成回路
１０４ 入力端子
１０５ 第１のラジアルスタブ
１０６ 第２のラジアルスタブ
１０７ マイクロストリップ線路
１０８ オープンスタブ
１０９ 基本セル
１１０ 誘電体基板
１１１ 誘電体基板
１１２ 第１の分配回路部
１１３ 第２の分配回路部
１１４ ゲートパッド
１１５ ドレインパッド
１１６ 金ワイヤ
１１７ バイアホール
１１８ 出力端子
１１９ 第１の信号線路
１２０ 第２の信号線路
１２１ 第３の信号線路
１２２ 第４の信号線路
１２３ スリット
１２４ 抵抗
１２５ スペース
１２６ 第１の抵抗
１２７ 第２の抵抗
１２８ 第３の抵抗
１２９ 主線路
１３０ 第４の抵抗
１３１ バイアス用抵抗
１３２ 誘電体キャパシタ
１３３ 外部端子
１３４ ドレインバイアス端子
１３５ 第１の分配回路部
１３６ 第２の分配回路部
１３７ 装荷抵抗
１３８ 装荷抵抗
１３９ 合成回路部
１４０ ゲートバイアス端子
１４９ テーパ部
２０１ ＦＥＴ
２０２ 分配回路
２０３ 合成回路
２０４ 入力端子
２０５ 第１のラジアルスタブ
２０６ 第２のラジアルスタブ
２０７ マイクロストリップ線路
２０８ オープンスタブ
２０９ 結合線路
２１０ 出力端子
２１１ シリコン基板
２１２ 基本セル
２１３ バイアホール
２１４ 第１の分配回路部
２１５ 第２の分配回路部
２１６ 第３の分配回路部
２１７ 第４の分配回路部
２１８ 抵抗
２１９ 抵抗
２２０ 抵抗
２２１ 抵抗
２２２ 抵抗
２２３ ゲートバイアス端子
２２４ 抵抗
２２５ 抵抗
２２６ 主線路

Claims (9)

  1. 半導体素子と、
    前記半導体素子の入力部と接続された分配回路と、
    前記半導体素子の出力部と接続された合成回路と、
    基板の上に形成された入力端子と、
    前記入力端子と前記分配回路とを接続する主線路と、
    前記主線路と交差する方向に延び、複数のラジアルスタブを有するマイクロストリップ線路とを備え、
    前記分配回路は、前記基板の上に形成され、第１の伝送線路及び第２の伝送線路を含む第１の分配回路部と、第３の伝送線路及び第４の伝送線路を含む第２の分配回路部と、前記第１の伝送線路と前記第３の伝送線路との間に接続された第１の抵抗及び第２の抵抗とを有し、
    前記第１の伝送線路は前記第２の伝送線路よりも前記半導体素子側に形成され、
    前記第３の伝送線路は前記第４の伝送線路よりも前記半導体素子側に形成され、
    前記第１の伝送線路と前記第３の伝送線路とは互いに間隔をおいて並行に形成され、
    前記第１の抵抗は、前記第１の伝送線路と前記第３の伝送線路との間のスペースにおける前記半導体素子側の位置に形成され、
    前記第２の抵抗は、前記第１の伝送線路と前記第３の伝送線路との間のスペースにおける前記半導体素子と反対側の位置に形成され、
    前記半導体素子は、ゲート端子を前記入力部とする電界効果トランジスタであり、
    前記分配回路は前記ゲート端子と接続され、
    前記第２の伝送線路及び第４の伝送線路は前記主線路の前記入力端子と反対側の端部と接続され、
    前記マイクロストリップ線路の両端部は、ゲートバイアス端子である、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記分配回路は、前記第１の抵抗と前記第２の抵抗との間の位置に形成された第３の抵抗を有している、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記基板は半導体基板であり、
    前記半導体素子は前記基板の上に前記分配回路と一体に形成されている、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記基板は誘電体基板である、半導体装置。
  5. 請求項１に記載の半導体装置は、
    前記ゲートバイアス端子と接続されたバイアス用抵抗と、
    前記バイアス用抵抗を介して前記ゲートバイアス端子と接続された誘電体キャパシタと
    をさらに備えている、半導体装置。
  6. 半導体素子と、
    前記半導体素子の入力部と接続された分配回路と、
    前記半導体素子の出力部と接続された合成回路と、
    基板の上に形成された出力端子と、
    前記出力端子と前記合成回路とを接続する主線路と、
    前記主線路と交差する方向に延び、複数のラジアルスタブを有するマイクロストリップ線路とを備え、
    前記合成回路は、前記基板の上に形成され、第１の伝送線路及び第２の伝送線路を含む第１の分配回路部と、第３の伝送線路及び第４の伝送線路を含む第２の分配回路部と、前記第１の伝送線路と前記第３の伝送線路との間に接続された第１の抵抗及び第２の抵抗とを有し、
    前記第１の伝送線路は前記第２の伝送線路よりも前記半導体素子側に形成され、
    前記第３の伝送線路は前記第４の伝送線路よりも前記半導体素子側に形成され、
    前記第１の伝送線路と前記第３の伝送線路とは互いに間隔をおいて並行に形成され、
    前記第１の抵抗は、前記第１の伝送線路と前記第３の伝送線路との間のスペースにおける前記半導体素子側の位置に形成され、
    前記第２の抵抗は、前記第１の伝送線路と前記第３の伝送線路との間のスペースにおける前記半導体素子と反対側の位置に形成され、
    前記半導体素子は、ドレイン端子を前記出力部とする電界効果トランジスタであり、
    前記分配回路は前記ドレイン端子と接続され、
    前記第２の伝送線路及び第４の伝送線路は前記主線路の前記出力端子と反対側の端部と接続され、
    前記マイクロストリップ線路の両端部は、ドレインバイアス端子である、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記合成回路は、前記第１の抵抗と前記第２の抵抗との間の位置に形成された第３の抵抗を有している、半導体装置。
  8. 請求項６に記載の半導体装置において、
    前記基板は半導体基板であり、
    前記半導体素子は前記基板の上に前記合成回路と一体に形成されている、半導体装置。
  9. 請求項６に記載の半導体装置において、
    前記基板は誘電体基板である、半導体装置。
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