JPS63246014A - 電力合成形ｆｅｔ増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、超高周波領域における集積回路、更に詳しく
言えば、ＦＥＴを用いたモノリシックマイクロ波ＩＣ（
以下ＭＭＩＣと略す）化高出力増幅器の小形化に好適な
回路構成に関する。

〔従来の技術〕

従来、ＭＭＩＣ電力電成形ＦＥＴの回路構成は合成され
る各ＦＥＴの入出力端にリアクタンス成分および抵抗成
分に対する整合回路を設けていた。

従来の回路構成を第５図に示す。ＦＥＴ３の人出カイン
ピーダンスを線路７，９により抵抗成分のみに変換した
後、−１ｇ　（１ｇ　：伝播波長）の線路２，５および
抵抗４，８からなる分配２合成回路により各々の出力を
合成している。

〔発明が解決しようとする問題点〕

上記従来技術は、リアクタンス成分と抵抗成分の両方を
整合するための回路が必要なため１回路構成が複雑とな
り、ストリップ線路長が長くなることによる回路面積の
増加を招いていた。ＭＭＩＣの場合、チップ面積を減ら
す事が生産性の向上と低価格化に必須の課題であり１回
路の占める面積を極力小さくする必要がある。

本発明の目的は、ＦＥＴの入出力端に設ける整合回路を
簡素化し、もってＭＭＩＣ電力合成形ＦＥＴのチップ面
積を小形化することにある。

〔問題点を解決するための手段〕

上記目的は、合成される各ＦＥＴの入出力インピーダン
スが抵抗成分のみとなるようにし、整合回路のりアクタ
ンス成分整合要素を無くす、ことにより達成される。

ＦＥＴの入出力インピーダンスは、基本的な構造が同じ
場合には主にゲート幅により変化する。

第３図に合成されるべき単位ＦＥＴの構造を示す。ソー
ス電極は島状でバイヤホールによりアースに落ちており
各ソース間に１本のドレイン電極と２本のゲート電極が
櫛状に配置されている。このようなＦＥＴの入出力イン
ピーダンスをゲートパッド端およびドレインパッド端か
ら見た場合を第４図に示す、この図は、ゲート長０．５
　μｍのＦＥＴで全ゲート幅（ゲート本数）を変化させ
た時の３０　Ｇ　Ｈｚにおける入力（Ｓｔｚ）　、出力
（Ｓ　ａｓ）のインピーダンスを計算した結果である。

図よりゲート幅が１．２ＩでＳＩＲは純抵抗となり。

１．７　ｍでＳｘｘが純抵抗となる。なおこの計算例で
は、５１１．　Ｓａｔが同時に純抵抗となる条件はな塾
１゜ 〔作用〕 単位ＦＥＴのゲート幅を目的の周波数で入力インピーダ
ンスＺｉｎが純抵抗となるように設定すれば、入力側の
整合回路は、線路長−１ｇで特性インビーダンＸ　Ｚ　
＝　ｍ　（Ｚｏ　：　外部回路の特性インピーダンス）
のストリップ線路を設ければ良いことになる。またこの
時出力インピーダンスＺ　ｏｕｔも純抵抗になるならば
、出力側の整合回路も同様に、線路長−１ｇで特性イン
ピーダンスＺ＝　　’Ｚｏ−＝Ｚｏのストリップ線路を
設ければ良い、また入出力インピーダンスが同時に純抵
抗とならない時は、単位ＦＥＴの純抵抗とならない端子
側のストリップ線路を増減することにより整合回路を構
成する。

本発明の構成にすれば、少なくとも入出力整合回路の一
方は、単なるーλｇのストリップ線路を設けるだけで整
経回路が実現でき、もって小形化が可能となる。

〔実施例〕

以下、本発明の一実施例を説明する。

第１図は、単位ＦＥＴの出力インピーダンスを純抵抗と
した場合の回路構成を示す。

増幅される高周波信号はゲート入力端子１に加わリスト
リップ線路２，２′に分離された後２ケのＦＥＴ３，３
’のゲートに加わる。ドレインからの出力は、−１ｇの
ストリップ線路５．５′と抵抗４によって構成された電
力合成回路（一般にウィルキンソン形）により合成され
、ドレイン出力端子より外部回路に取り出される。上記
構成において線路２の長さは二λｇより短くなる。また
線路５の特性インピーダンス２はＺ＝　　Ｚｏ譜＝Ｚ６
−となる＊　　（Ｚｏｕｔ　：単位ＦＥＴの出力インピ
ーダンス、Ｚｏ　：外部回路の特性インピーダンス）第
２図は他の実施例を示す図であり、単位ＦＥＴ　　−の
入力インピーダンスを純抵抗とした場合の回路構成を示
す、入力信号は、−１ｇのストリップ線路２，２′と抵
抗８で構成された電力分配回路を経てＦＥＴ３，３’　
に加わる。ドレイン出力側は、出力インピーダンスが純
抵抗になるまでストリップ線路７を設け、その後に抵抗
４と−λぎのストリップ線路５，５′で構成される電力
合成回路を設けている。この場合、線路２，２′の特性
インヒ−ｆ　：／　Ｘ　Ｚ　１　ハＺ　１　＝　２、線
路５　、５　’の特性インピーダンスＺ２はＺ２＝　Ｚ
ｏｕｔ−Ｚｏとなる＊　（Ｚ　ｉｎ：　Ｆ　Ｅ　Ｔの入
力インピーダンス、Ｚ　ｏｕｔ：線路７．７′端よりＦ
ＥＴ側を臓たインピーダンス）また抵抗８の抵抗値Ｒ１
はＲｚ＝２°Ｚｉｎ・抵抗４の抵抗値Ｒ２はＲｚ＝２・
Ｚ　ｏｕｔが最も良い。

また上記実施例は、２ＦＥＴ合成の場合を取り上げたが
本発明の効果は、ＦＥＴの数により限定されるものでは
なくさらに多数のＦＥＴを合成する場合にも適用できる
ものである。

第６図は本発明により合成形ＦＥＴ増幅回路の他の実施
例の構成を示す。

信号は、ゲート入力端子１に入り、−λざの入力線路１
２ａ、２ｂにより２分割されついで前記入力線路１２ａ
、２ｂの他端より各々入力線路■２’　　ａ、２’　　
ｂ、２’　　ｃ、２’　ｄによりＦＥＴ３ａ、３ｂ、３
ｃ、３ｄに加えられる。ＦＥＴ３からの出力は、出力線
路Ｔｌ５ａ、５ｂ、５ｃ。

５ｄにより２つに合成された後−λｇの出力線路ｆ７ａ
、７ｂにより合成されドレイン出力端子より外部回路へ
接続される。

図において入力線路４は素子の入力インピーダンスのり
アクタンス成分を調節し純抵抗成分にするための線路、
出力線路５は素子の出力インピーダンスのリアクタンス
成分を調節し純抵抗成分にするための線路であり、入力
線路■と出力線路■は、外部インピーダンスと素子側を
見た入出力インピーダンスとのインピーダンス変換を行
っていす る。また抵抗ｔ、低抵抗は、−λ１の合成回路をウィル
キンソン形とし１両線路間のアイソレーションと特性の
安全性の改善のために設けたものである。

第７図は、上記等価回路を実際のバタンとした時の図で
、同一個所には同一の番号を付している。

第６図に示した実施例によれば入出力側に設けま た１対の一λ５線路は、信号の分配２合成とインピーダ
ンス変換器を兼ねており、入力側を例にとれば入力側外
部回路インピーダンスＺＣＩ、線路端から素子側を見た
インピーダンスＺａｘとすれば線の線路端から各々の素
子までの線路は同じ長さであり、素子の入力インピーダ
ンスのりアクタンス成分を調節するための配路である。

−λぎの線路端から１個の素子を見た場合の人力インピ
ーダンスは、接続素子数ｎとすればｎＺｄｉとなる。上
記構成では、外部回路につながる入出力端子部は。

線路は、素子の入力インピーダンスが高出力素子の場合
通常数Ω以下と極めて低くなるため比較的幅広なものと
なる。このため、大きな電流容量を有する線路となり、
高出力用素子にも十分対応可能となる。

〔発明の効果〕

本発明によれば、ＭＭ　Ｉ　Ｃ化電力合成形増幅回路に
おいて、合成される各ＦＥＴの入出力回路の少なくとも
一方の整合回路としてリアクタンス成分整合回路が不必
要となり、合成回路全体が簡素化され、ＭＭＩＣチップ
面積を小形化できる。

さらに１合成素子数の増加と外部回路とのインピーダン
ス整合が容易になるとともに大電流の印加が可能となる
ので、超高周波領域の高出力素子において、出力向上が
図れるとともに使い易い素子の実現に効果がある。

【図面の簡単な説明】

第１図は、本発明による増幅回路の一実施例で、ＦＥＴ
の出力インピーダンスを純抵抗とした場合の回路構成図
、第２図は、本発明の他の実施例であり、ＦＥＴの入力
インピーダンスを純抵抗とした場合の回路構成図、第３
図は、ＦＥＴの構造を示す上面図、第４図は、Ｆ　Ｅ　
Ｔのゲート幅に対するＳパラメータを示す図、第５図は
、従来の回路構成図である。第６図は本発明による増幅
回路の他の実施例の構成図、第７図は第６図の具体的構
ｌ戊パターン図である。 １・・・ゲート入力端子、２・・・入力線路、３・・・
ＦＥＴ、４・・・抵抗Ｉ、５・・・出力線路１，６・・
・ドレイン出力端子、７・・・出力線路■、８・・・抵
抗■、９・・・入力線Ｚ１図　　　　冨２図 冨５図

Claims (1)

1. 【特許請求の範囲】 １、複数のＦＥＴ素子と該ＦＥＴ素子の入出力端に各々
   の出力を合成するための回路をマイクロストリツプ線路
   で構成した電力合成形ＦＥＴにおいて、合成されるべき
   各々のＦＥＴ素子のゲート幅を入出力の少なくとも一方
   のインピーダンスが純抵抗となるように設定して構成さ
   れたことを特徴とする電力合成形ＦＥＴ増幅回路。 ２、複数個の素子を合成してなる高出力ＦＥＴにおいて
   、信号の入出力側に一端が互いに接続された一対の１／
   ４λ＿ｇ（λ＿ｇ：伝播波長）の長さを有するストリツ
   プ線路を設け、該ストリツプ線路の他の一端に各々少な
   くとも２ケ以上の素子を同一長さの線路により接続した
   ことを特徴とする電力合成形ＦＥＴ増幅回路。