JPH11145744A - マイクロ波増幅器 - Google Patents
マイクロ波増幅器Info
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- JPH11145744A JPH11145744A JP9304547A JP30454797A JPH11145744A JP H11145744 A JPH11145744 A JP H11145744A JP 9304547 A JP9304547 A JP 9304547A JP 30454797 A JP30454797 A JP 30454797A JP H11145744 A JPH11145744 A JP H11145744A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/494—Connecting portions
- H01L2224/4943—Connecting portions the connecting portions being staggered
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
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- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
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Abstract
(57)【要約】
【課題】 半導体素子を用いたマイクロ波増幅器におい
て、２倍波処理用のキャパシタと基本波整合用のキャパ
シタの配置が競合するために起こる整合条件の制約を解
消し、小型な回路で高効率かつ高出力の増幅器を歩留ま
りよく実現すること。 【解決手段】 半導体素子１の出力端２と出力取り出し
線路１０との間に誘電体を用いた裏面接地のチップキャ
パシタ８を設け、該誘電体基板上に基本波整合用のキャ
パシタ電極７をくし形に形成し、そのくしの間隙に２倍
波処理用のキャパシタ電極６を形成する。金属線５、９
により、半導体素子の出力端２と基本波整合用キャパシ
タ電極７との間、および基本波整合用キャパシタ電極７
と出力取り出し線路１０との間をそれぞれ接続し、該金
属線とは別の金属線４により、半導体素子の出力端２と
２倍波処理用キャパシタ電極６とを接続する。
て、２倍波処理用のキャパシタと基本波整合用のキャパ
シタの配置が競合するために起こる整合条件の制約を解
消し、小型な回路で高効率かつ高出力の増幅器を歩留ま
りよく実現すること。 【解決手段】 半導体素子１の出力端２と出力取り出し
線路１０との間に誘電体を用いた裏面接地のチップキャ
パシタ８を設け、該誘電体基板上に基本波整合用のキャ
パシタ電極７をくし形に形成し、そのくしの間隙に２倍
波処理用のキャパシタ電極６を形成する。金属線５、９
により、半導体素子の出力端２と基本波整合用キャパシ
タ電極７との間、および基本波整合用キャパシタ電極７
と出力取り出し線路１０との間をそれぞれ接続し、該金
属線とは別の金属線４により、半導体素子の出力端２と
２倍波処理用キャパシタ電極６とを接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、高効率で動作する
小型、高出力のマイクロ波増幅器に関する。
小型、高出力のマイクロ波増幅器に関する。
【０００２】
【従来の技術】衛星通信などの通信用マイクロ波（高周
波）増幅器には、増幅素子としてＧaＡs電界効果トラン
ジスタ（以後、ＦＥＴという。）がよく用いられる。と
りわけ、電力増幅器として用いられるマイクロ波増幅器
には、装置の小型化、低消費電力化のために、高出力か
つ高効率な特性が要求される。
波）増幅器には、増幅素子としてＧaＡs電界効果トラン
ジスタ（以後、ＦＥＴという。）がよく用いられる。と
りわけ、電力増幅器として用いられるマイクロ波増幅器
には、装置の小型化、低消費電力化のために、高出力か
つ高効率な特性が要求される。
【０００３】従来、マイクロ波増幅器の高効率化手段と
して、出力側に、高調波インピーダンスを考慮した回路
を設けることが知られている。
して、出力側に、高調波インピーダンスを考慮した回路
を設けることが知られている。
【０００４】図７は、特開平１−２７９６１２号公報に
記載された高周波増幅器の回路図である。ＦＥＴ素子１
の出力端に出力取り出し用線路１０と並列に、インダク
タンスＬ２及びキャパシタＣ２の直列回路から成る集中
定数回路を設け、この直列回路の一端を接地するととも
に、インダクタンスＬ２及びキャパシタＣ２が動作周波
数の２倍の周波数で直列共振を起こすように選定する。
これにより、素子出力端で２次高調波に対するインピー
ダンスを正確に零にし、小型でかつ高効率の高周波増幅
器回路を実現するものである。
記載された高周波増幅器の回路図である。ＦＥＴ素子１
の出力端に出力取り出し用線路１０と並列に、インダク
タンスＬ２及びキャパシタＣ２の直列回路から成る集中
定数回路を設け、この直列回路の一端を接地するととも
に、インダクタンスＬ２及びキャパシタＣ２が動作周波
数の２倍の周波数で直列共振を起こすように選定する。
これにより、素子出力端で２次高調波に対するインピー
ダンスを正確に零にし、小型でかつ高効率の高周波増幅
器回路を実現するものである。
【０００５】図８は、従来技術として図７の回路を具体
化した高周波増幅器の模式的平面図である。トランジス
タチップ１と出力用ストリップ線路１０との間に誘電体
チップ８を設け、その上にキャパシタ６、７を形成する
パッドを２列に並べて配置する。トランジスタチップ１
の出力用ボンディングパッド２に金属線４、５がボンデ
ィングされ、誘電体チップ８上の２列並列のパッドで形
成されたキャパシタ６、７に接続される。なお図８にお
いて、符号３は入力ボンディングパッド、１２は入力側
金属線、１１は出力側のストリップ線路を形成する誘電
体基板である。
化した高周波増幅器の模式的平面図である。トランジス
タチップ１と出力用ストリップ線路１０との間に誘電体
チップ８を設け、その上にキャパシタ６、７を形成する
パッドを２列に並べて配置する。トランジスタチップ１
の出力用ボンディングパッド２に金属線４、５がボンデ
ィングされ、誘電体チップ８上の２列並列のパッドで形
成されたキャパシタ６、７に接続される。なお図８にお
いて、符号３は入力ボンディングパッド、１２は入力側
金属線、１１は出力側のストリップ線路を形成する誘電
体基板である。
【０００６】上記高周波増幅器において、金属線の長さ
と本数およびキャパシタのパッド面積を調整して、２列
並列の一方のキャパシタ６のキャパシタンスとチップの
出力パッドから接続される金属線４のインダクタンスと
を、動作周波数の２倍の周波数で直列共振を起こすよう
に設定する。基本波に対しては、２列並列の他方のキャ
パシタ７とチップの出力パッドから接続される金属線５
のインダクタンスおよび出力用ストリップ線路１０に接
続される金属線９とのインダクタンスにより整合をと
る。
と本数およびキャパシタのパッド面積を調整して、２列
並列の一方のキャパシタ６のキャパシタンスとチップの
出力パッドから接続される金属線４のインダクタンスと
を、動作周波数の２倍の周波数で直列共振を起こすよう
に設定する。基本波に対しては、２列並列の他方のキャ
パシタ７とチップの出力パッドから接続される金属線５
のインダクタンスおよび出力用ストリップ線路１０に接
続される金属線９とのインダクタンスにより整合をと
る。
【０００７】
【発明が解決しようとする課題】上記従来の高周波増幅
は、２倍波処理用のキャパシタと基本波整合用のキャパ
シタとが並置されているために、基本波整合用の金属線
の長さに物理的な制限が生ずる。例えば、２倍波処理用
のキャパシタ６をチップ１の直近に設けた場合には、基
本波整合用の第１の金属線５は２倍波処理用のキャパシ
タ６の上を越えて基本波整合用のキャパシタ７に接続さ
れるため、２倍波処理用のキャパシタ６の幅以上の長さ
に設定せざるを得ない。逆に、基本波整合用のキャパシ
タ７をチップ１の直近に設けた場合には、基本波整合用
の第２の金属線９は２倍波処理用のキャパシタ６の上を
越えて出力用マイクロストリップ線路１０に接続される
ため、２倍波処理用のキャパシタ６の幅以上の長さに設
定せざるを得ない。このように、２倍波処理用のキャパ
シタと基本波整合用のキャパシタの配置が競合するため
に、２倍波処理用のキャパシタの配置により基本波整合
用の金属線の長さに物理的な制限が生じ、整合条件が制
約される。
は、２倍波処理用のキャパシタと基本波整合用のキャパ
シタとが並置されているために、基本波整合用の金属線
の長さに物理的な制限が生ずる。例えば、２倍波処理用
のキャパシタ６をチップ１の直近に設けた場合には、基
本波整合用の第１の金属線５は２倍波処理用のキャパシ
タ６の上を越えて基本波整合用のキャパシタ７に接続さ
れるため、２倍波処理用のキャパシタ６の幅以上の長さ
に設定せざるを得ない。逆に、基本波整合用のキャパシ
タ７をチップ１の直近に設けた場合には、基本波整合用
の第２の金属線９は２倍波処理用のキャパシタ６の上を
越えて出力用マイクロストリップ線路１０に接続される
ため、２倍波処理用のキャパシタ６の幅以上の長さに設
定せざるを得ない。このように、２倍波処理用のキャパ
シタと基本波整合用のキャパシタの配置が競合するため
に、２倍波処理用のキャパシタの配置により基本波整合
用の金属線の長さに物理的な制限が生じ、整合条件が制
約される。
【０００８】したがって、本発明の解決すべき課題は、
半導体素子を用いたマイクロ波増幅器において、２倍波
処理用のキャパシタと基本波整合用のキャパシタの配置
が競合するために起こる整合条件の制約を解消し、小型
で高効率かつ高出力の増幅器を歩留まりよく実現するこ
とである。
半導体素子を用いたマイクロ波増幅器において、２倍波
処理用のキャパシタと基本波整合用のキャパシタの配置
が競合するために起こる整合条件の制約を解消し、小型
で高効率かつ高出力の増幅器を歩留まりよく実現するこ
とである。
【０００９】
【課題を解決するための手段】上記課題は、本発明に従
い、半導体素子の入力端及び／又は出力端と該入力端及
び／又は出力端に接続される電線路との間に配設された
キャパシタを備えるマイクロ波増幅器において、前記キ
ャパシタが第１の電極及び第２の電極を相互に対向して
備え、前記第１の電極はくし形状の第１の電極部分と、
前記くし形状の相互に隣接する歯の部分に挟まれて配設
された複数の第２の電極部分とから成ることを特徴とす
るマイクロ波増幅器によって解決される。
い、半導体素子の入力端及び／又は出力端と該入力端及
び／又は出力端に接続される電線路との間に配設された
キャパシタを備えるマイクロ波増幅器において、前記キ
ャパシタが第１の電極及び第２の電極を相互に対向して
備え、前記第１の電極はくし形状の第１の電極部分と、
前記くし形状の相互に隣接する歯の部分に挟まれて配設
された複数の第２の電極部分とから成ることを特徴とす
るマイクロ波増幅器によって解決される。
【００１０】本発明の好ましい構成のマイクロ波増幅器
では、くし形状に形成した基本波整合用キャパシタ電極
のくしの間隙中に２倍波処理用のキャパシタ電極を設け
る構成とすることにより、それぞれのキャパシタの配置
が競合することがない。つまり、基本波整合用および２
倍波処理用の金属線の長さがキャパシタ相互の配置によ
る制限を受けないので、整合可能なインピーダンス領域
が増す。これにより、２倍波および基本波に対する整合
条件の制約が減り、小型で高効率かつ高出力の高周波増
幅器を歩留まりよく実現することができる。
では、くし形状に形成した基本波整合用キャパシタ電極
のくしの間隙中に２倍波処理用のキャパシタ電極を設け
る構成とすることにより、それぞれのキャパシタの配置
が競合することがない。つまり、基本波整合用および２
倍波処理用の金属線の長さがキャパシタ相互の配置によ
る制限を受けないので、整合可能なインピーダンス領域
が増す。これにより、２倍波および基本波に対する整合
条件の制約が減り、小型で高効率かつ高出力の高周波増
幅器を歩留まりよく実現することができる。
【００１１】
【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図１
は本発明の第１の実施形態例のマイクロ波増幅器の模式
的平面図、図２はその等価回路図である。本実施形態例
のマイクロ波増幅器は、出力側に基本波整合用と２倍波
処理用の整合回路を設ける例である。
施形態例に基づいて本発明を更に詳細に説明する。図１
は本発明の第１の実施形態例のマイクロ波増幅器の模式
的平面図、図２はその等価回路図である。本実施形態例
のマイクロ波増幅器は、出力側に基本波整合用と２倍波
処理用の整合回路を設ける例である。
【００１２】図１において、半導体素子１の出力端２と
出力取り出し線路１０との間に誘電体を用いた裏面接地
のチップキャパシタ８を設け、該誘電体基板上に基本波
整合用のキャパシタ電極７をくし形に形成し、そのくし
の間隙に２倍波処理用のキャパシタ電極６を形成し、金
属線５、９により、半導体素子の出力端２と基本波整合
用キャパシタ電極７との間、および基本波整合用キャパ
シタ電極７と出力取り出し線路１０との間をそれぞれを
接続し、該金属線とは別の金属線４により、半導体素子
の出力端２と２倍波処理用キャパシタ電極６とを接続す
る。
出力取り出し線路１０との間に誘電体を用いた裏面接地
のチップキャパシタ８を設け、該誘電体基板上に基本波
整合用のキャパシタ電極７をくし形に形成し、そのくし
の間隙に２倍波処理用のキャパシタ電極６を形成し、金
属線５、９により、半導体素子の出力端２と基本波整合
用キャパシタ電極７との間、および基本波整合用キャパ
シタ電極７と出力取り出し線路１０との間をそれぞれを
接続し、該金属線とは別の金属線４により、半導体素子
の出力端２と２倍波処理用キャパシタ電極６とを接続す
る。
【００１３】図１の従来の増幅器では、基本波整合用キ
ャパシタ電極７および２倍波処理用のキャパシタ電極６
がＦＥＴチップ１に対して並列に２列に並ぶように配置
されているが、本実施形態のマイクロ波増幅器では、基
本波整合用キャパシタ電極７をくし形に形成し、そのく
しの間隙に２倍波処理用のキャパシタ電極６を形成して
いる点において本実施形態のマイクロ増幅器は従来のも
のと異なる。また、図１の従来例では、ＦＥＴの出力端
２において金属線４のインダクタンスとチップキャパシ
タ６の容量値を２倍波で直列共振条件を満たすように設
定しているため、２倍波が短絡されるが、本実施形態で
は金属線４の長さとチップキャパシタ６の面積を調整し
て、最適な２倍波インピーダンスで２倍波をＦＥＴの出
力端２で短絡する。なお、くしのピッチ（間隔）は、例
えばＦＥＴのソースバイホール電極１３で区切られる領
域を単位セルとして、この幅程に設定される。
ャパシタ電極７および２倍波処理用のキャパシタ電極６
がＦＥＴチップ１に対して並列に２列に並ぶように配置
されているが、本実施形態のマイクロ波増幅器では、基
本波整合用キャパシタ電極７をくし形に形成し、そのく
しの間隙に２倍波処理用のキャパシタ電極６を形成して
いる点において本実施形態のマイクロ増幅器は従来のも
のと異なる。また、図１の従来例では、ＦＥＴの出力端
２において金属線４のインダクタンスとチップキャパシ
タ６の容量値を２倍波で直列共振条件を満たすように設
定しているため、２倍波が短絡されるが、本実施形態で
は金属線４の長さとチップキャパシタ６の面積を調整し
て、最適な２倍波インピーダンスで２倍波をＦＥＴの出
力端２で短絡する。なお、くしのピッチ（間隔）は、例
えばＦＥＴのソースバイホール電極１３で区切られる領
域を単位セルとして、この幅程に設定される。
【００１４】本実施形態のマイクロ波増幅器では、くし
形に形成した基本波整合用キャパシタ電極７のくしの間
隙中に２倍波処理用のキャパシタ電極６を設ける構成と
したので、それぞれのキャパシタの配置が競合すること
がない。このため、基本波整合用および２倍波処理用の
金属線の長さがキャパシタ相互の配置による制限を受け
ず、整合可能なインピーダンス領域が増す。さらに、現
実のＦＥＴではリアクタンス成分および非線形性が存在
するため、最適な高周波終端条件が理想的な場合（M.
D. Snider, IEEE Trans. Electron Devices, Vol. ED-1
4, No. 12, pp851-857, Dec. 1967）とは異なる可能性
がある。したがって、本実施形態においては、金属線４
の長さとチップキャパシタ６の面積を調整して、最適な
２倍波インピーダンスで２倍波をＦＥＴの出力端で終端
する。その結果、小型で高効率かつ高出力の高周波増幅
器が歩留まりよく実現できる。
形に形成した基本波整合用キャパシタ電極７のくしの間
隙中に２倍波処理用のキャパシタ電極６を設ける構成と
したので、それぞれのキャパシタの配置が競合すること
がない。このため、基本波整合用および２倍波処理用の
金属線の長さがキャパシタ相互の配置による制限を受け
ず、整合可能なインピーダンス領域が増す。さらに、現
実のＦＥＴではリアクタンス成分および非線形性が存在
するため、最適な高周波終端条件が理想的な場合（M.
D. Snider, IEEE Trans. Electron Devices, Vol. ED-1
4, No. 12, pp851-857, Dec. 1967）とは異なる可能性
がある。したがって、本実施形態においては、金属線４
の長さとチップキャパシタ６の面積を調整して、最適な
２倍波インピーダンスで２倍波をＦＥＴの出力端で終端
する。その結果、小型で高効率かつ高出力の高周波増幅
器が歩留まりよく実現できる。
【００１５】図３は本発明の第２の実施形態のマイクロ
波増幅器の模式的平面図、図４はその等価回路図であ
る。本実施形態のマイクロ波増幅器は、入力側に基本波
整合用と２倍波処理用の整合回路を設ける例である。
波増幅器の模式的平面図、図４はその等価回路図であ
る。本実施形態のマイクロ波増幅器は、入力側に基本波
整合用と２倍波処理用の整合回路を設ける例である。
【００１６】図３において、半導体素子１の入力端３と
信号入力線路２７との間に誘電体を用いた裏面接地のチ
ップキャパシタ２５を設け、該誘電体基板上に入力側基
本波整合用のキャパシタ電極２４をくし形に形成し、そ
のくしの間隙に入力側２倍波処理用のキャパシタ電極２
３を形成し、金属線２２、２６により、半導体素子の入
力端３と入力側基本波整合用キャパシタ電極２４との
間、および入力側基本波整合用キャパシタ電極２４と信
号入力線路２７との間をそれぞれを接続し、該金属線と
は別の金属線２１により、半導体素子の入力端３と入力
側２倍波処理用キャパシタ電極２４とを接続する。
信号入力線路２７との間に誘電体を用いた裏面接地のチ
ップキャパシタ２５を設け、該誘電体基板上に入力側基
本波整合用のキャパシタ電極２４をくし形に形成し、そ
のくしの間隙に入力側２倍波処理用のキャパシタ電極２
３を形成し、金属線２２、２６により、半導体素子の入
力端３と入力側基本波整合用キャパシタ電極２４との
間、および入力側基本波整合用キャパシタ電極２４と信
号入力線路２７との間をそれぞれを接続し、該金属線と
は別の金属線２１により、半導体素子の入力端３と入力
側２倍波処理用キャパシタ電極２４とを接続する。
【００１７】M. Maeda et al., IEEE MTT-S Digest, pp
579-582, 1995には、ＦＥＴの入力側端子において２倍
周波数のインピーダンスを制御することにより、飛躍的
に増幅器の効率及び出力が改善できる旨が報告されてい
る。入力側の２倍波処理の効果は主にＦＥＴのゲート・
ソース間容量の非線形性によるものと考えられるが、増
幅器の特性向上に有効である。本実施形態では、入力側
の２倍波処理用のキャパシタ電極を、くし形に形成した
入力側基本波整合用のキャパシタ電極の、そのくしの間
隙に設けた構成としたので、入力側についても、それぞ
れのキャパシタの配置が競合することがない。したがっ
て、入力側の基本波整合用および入力側の２倍波処理用
の金属線の長さは、キャパシタ相互の配置による制限を
受けなくて済み、整合可能なインピーダンス領域が増
す。すなわち、本実施形態においては、入力回路の金属
線の長さとチップキャパシタの面積とを調整して、最適
な２倍波インピーダンスで２倍波をＦＥＴの入力端で終
端することができる。
579-582, 1995には、ＦＥＴの入力側端子において２倍
周波数のインピーダンスを制御することにより、飛躍的
に増幅器の効率及び出力が改善できる旨が報告されてい
る。入力側の２倍波処理の効果は主にＦＥＴのゲート・
ソース間容量の非線形性によるものと考えられるが、増
幅器の特性向上に有効である。本実施形態では、入力側
の２倍波処理用のキャパシタ電極を、くし形に形成した
入力側基本波整合用のキャパシタ電極の、そのくしの間
隙に設けた構成としたので、入力側についても、それぞ
れのキャパシタの配置が競合することがない。したがっ
て、入力側の基本波整合用および入力側の２倍波処理用
の金属線の長さは、キャパシタ相互の配置による制限を
受けなくて済み、整合可能なインピーダンス領域が増
す。すなわち、本実施形態においては、入力回路の金属
線の長さとチップキャパシタの面積とを調整して、最適
な２倍波インピーダンスで２倍波をＦＥＴの入力端で終
端することができる。
【００１８】図５は本発明の第３の実施形態例のマイク
ロ波増幅回路の模式的平面図、図６はその等価回路図で
ある。本実施形態例は、マイクロ波増幅器の入力側、出
力側の双方に基本波整合用と２倍波処理用の整合回路を
設ける例である。
ロ波増幅回路の模式的平面図、図６はその等価回路図で
ある。本実施形態例は、マイクロ波増幅器の入力側、出
力側の双方に基本波整合用と２倍波処理用の整合回路を
設ける例である。
【００１９】半導体素子１の入力端３と信号入力線路２
７との間に誘電体を用いた裏面接地のチップキャパシタ
２５を設け、該誘電体基板上に入力側基本波整合用のキ
ャパシタ電極２４をくし形に形成し、そのくしの間隙に
入力側２倍波処理用のキャパシタ電極２３を形成し、金
属線２２、２６により半導体素子の入力端３と入力側基
本波整合用キャパシタ電極２４との間および入力側基本
波整合用キャパシタ電極２４と信号入力線路２７との間
をそれぞれを接続し、該金属線とは別の金属線２１によ
り、半導体素子の入力端３と入力側２倍波処理用キャパ
シタ電極２４とを接続し、さらに、半導体素子１の出力
端２と出力取り出し線路１０の間に誘電体を用いた裏面
接地のチップキャパシタ８を設け、該誘電体基板上に基
本波整合用のキャパシタ電極７をくし形に形成し、その
くしの間隙に２倍波処理用のキャパシタ電極６を形成
し、金属線５、９により、半導体素子の出力端２と基本
波整合用キャパシタ電極７との間および基本波整合用キ
ャパシタ電極７と出力取り出し線路１０との間をそれぞ
れを接続し、該金属線とは別の金属線４により、半導体
素子の出力端２と２倍波処理用キャパシタ電極６とを接
続する。
７との間に誘電体を用いた裏面接地のチップキャパシタ
２５を設け、該誘電体基板上に入力側基本波整合用のキ
ャパシタ電極２４をくし形に形成し、そのくしの間隙に
入力側２倍波処理用のキャパシタ電極２３を形成し、金
属線２２、２６により半導体素子の入力端３と入力側基
本波整合用キャパシタ電極２４との間および入力側基本
波整合用キャパシタ電極２４と信号入力線路２７との間
をそれぞれを接続し、該金属線とは別の金属線２１によ
り、半導体素子の入力端３と入力側２倍波処理用キャパ
シタ電極２４とを接続し、さらに、半導体素子１の出力
端２と出力取り出し線路１０の間に誘電体を用いた裏面
接地のチップキャパシタ８を設け、該誘電体基板上に基
本波整合用のキャパシタ電極７をくし形に形成し、その
くしの間隙に２倍波処理用のキャパシタ電極６を形成
し、金属線５、９により、半導体素子の出力端２と基本
波整合用キャパシタ電極７との間および基本波整合用キ
ャパシタ電極７と出力取り出し線路１０との間をそれぞ
れを接続し、該金属線とは別の金属線４により、半導体
素子の出力端２と２倍波処理用キャパシタ電極６とを接
続する。
【００２０】本実施形態により、半導体素子の入力端お
よび出力端の双方において、接続用金属線の長さがキャ
パシタ相互の配置による制限を受けなくて済み、整合可
能なインピーダンス領域が増す。したがって、入力端お
よび出力端の双方において金属線の長さとチップキャパ
シタの面積を調整して、最適な２倍波インピーダンスで
２倍波をＦＥＴの入出力端で終端することができる。
よび出力端の双方において、接続用金属線の長さがキャ
パシタ相互の配置による制限を受けなくて済み、整合可
能なインピーダンス領域が増す。したがって、入力端お
よび出力端の双方において金属線の長さとチップキャパ
シタの面積を調整して、最適な２倍波インピーダンスで
２倍波をＦＥＴの入出力端で終端することができる。
【００２１】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のマイクロ波増幅回路は、上
記実施形態例の構成にのみ限定されるものではなく、上
記実施形態例の構成から種々の修正及び変更を施したも
のも、本発明の範囲に含まれる。例えば、前記くし形状
に代えて、くしの歯の部分のみから成る短冊状の第１の
電極部分と、該第１の電極部分と相互に並列に配列され
る短冊状の第２の電極部分とを第１の電極としてもよ
い。
づいて説明したが、本発明のマイクロ波増幅回路は、上
記実施形態例の構成にのみ限定されるものではなく、上
記実施形態例の構成から種々の修正及び変更を施したも
のも、本発明の範囲に含まれる。例えば、前記くし形状
に代えて、くしの歯の部分のみから成る短冊状の第１の
電極部分と、該第１の電極部分と相互に並列に配列され
る短冊状の第２の電極部分とを第１の電極としてもよ
い。
【００２２】
【発明の効果】本発明によれば、くし形状に形成した基
本波整合用のキャパシタ電極のくしの間隙に２倍波処理
用のキャパシタ電極を設けた構成とすることにより、そ
れぞれのキャパシタの配置が競合することがなくなる。
したがって、入力側基本波整合用および入力側２倍波処
理用の金属線の長さがキャパシタ相互の配置による制限
を受けなくて済み、整合可能なインピーダンス領域が増
す。これにより、２倍波および基本波に対する整合条件
の制約が解消され、小型で高効率かつ高出力の高周波増
幅器を歩留まりよく実現することができる。
本波整合用のキャパシタ電極のくしの間隙に２倍波処理
用のキャパシタ電極を設けた構成とすることにより、そ
れぞれのキャパシタの配置が競合することがなくなる。
したがって、入力側基本波整合用および入力側２倍波処
理用の金属線の長さがキャパシタ相互の配置による制限
を受けなくて済み、整合可能なインピーダンス領域が増
す。これにより、２倍波および基本波に対する整合条件
の制約が解消され、小型で高効率かつ高出力の高周波増
幅器を歩留まりよく実現することができる。
【図１】本発明の第１の実施形態のマイクロは増幅器の
模式的平面図。
模式的平面図。
【図２】第１の実施形態のマイクロ波増幅器の等価回路
図。
図。
【図３】本発明の第２の実施形態のマイクロ波増幅器の
模式的平面図。
模式的平面図。
【図４】第２の実施形態のマイクロ波増幅器の等価回路
図。
図。
【図５】本発明の第３の実施形態のマイクロは増幅器の
模式的平面図。
模式的平面図。
【図６】第３の実施形態のマイクロ波増幅器の等価回路
図。
図。
【図７】従来のマイクロ波増幅器の模式的平面図。
【図８】従来のマイクロ波増幅器の等価回路図。
１…トランジスタチップ ２…出力端ボンディングパッド ３…入力端ボンディングパッド ４…出力側金属線（２倍波処理用） ５、９…出力側金属線 ６、７…出力側キャパシタ ８…出力側誘電体チップ １０…出力用ストリップ線路 １１…出力側誘電体基板 １２…入力側金属線 １３…ソースバイホール電極 ２１…入力側金属線（２倍波処理用） ２２，２６…入力側金属線 ２３，２４…入力側キャパシタ ２５…入力側誘電体チップ ２７…入力用ストリップ線路 Ｌ１、Ｌ２、Ｌ１’、Ｌ１１、Ｌ２２、Ｌ１１’…イン
ダクタンス Ｃ１、Ｃ２、Ｃ１１、Ｃ２２…キャパシタンス
ダクタンス Ｃ１、Ｃ２、Ｃ１１、Ｃ２２…キャパシタンス
Claims (4)
- 【請求項１】 半導体素子の入力端又は出力端と該入力
端又は出力端に接続される電線路との間に配設されたキ
ャパシタを備えるマイクロ波増幅器において、 前記キャパシタが第１の電極及び第２の電極を相互に対
向して備え、前記第１の電極はくし形状の第１の電極部
分と、前記くし形状の相互に隣接する歯の部分に挟まれ
て配設された複数の第２の電極部分とから成ることを特
徴とするマイクロ波増幅回路。 - 【請求項２】 半導体素子の入力端及び出力端と該入力
端及び出力端に夫々接続される電線路との間に夫々配設
された第１及び第２のキャパシタを備えるマイクロ波増
幅器において、 前記第１及び第２のキャパシタの少なくとも一方が、第
１の電極及び第２の電極を相互に対向して備え、前記第
１の電極はくし形状の第１の電極部分と、前記くし形状
の歯の部分に挟まれて配設され夫々が前記半導体素子に
接続される複数の第２の電極部分とから成ることを特徴
とするマイクロ波増幅回路。 - 【請求項３】 前記第１の電極部分がマイクロ波増幅器
の基本波を通過させるフィルタを構成し、前記第２の電
極部分が基本波の２倍の周波数を通過させるフィルタを
構成する、請求項１又は２に記載のマイクロ波増幅回
路。 - 【請求項４】 前記キャパシタが、チップキャパシタで
ある、請求項１乃至３の何れか一に記載のマイクロ波増
幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9304547A JPH11145744A (ja) | 1997-11-06 | 1997-11-06 | マイクロ波増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9304547A JPH11145744A (ja) | 1997-11-06 | 1997-11-06 | マイクロ波増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145744A true JPH11145744A (ja) | 1999-05-28 |
Family
ID=17934319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9304547A Pending JPH11145744A (ja) | 1997-11-06 | 1997-11-06 | マイクロ波増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145744A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006197021A (ja) * | 2005-01-11 | 2006-07-27 | Mitsubishi Electric Corp | 半導体装置 |
| JP2007060616A (ja) * | 2005-07-29 | 2007-03-08 | Mitsubishi Electric Corp | 高周波電力増幅器 |
| EP2162914A2 (en) * | 2007-06-22 | 2010-03-17 | Cree, Inc. | Rf power transistor packages with internal harmonic frequency reduction and methods of forming rf power transistor packages with internal harmonic frequency reduction |
| WO2011161890A1 (ja) * | 2010-06-21 | 2011-12-29 | パナソニック株式会社 | 高周波増幅回路 |
| JP2016063360A (ja) * | 2014-09-17 | 2016-04-25 | 三菱電機株式会社 | 高周波増幅器 |
-
1997
- 1997-11-06 JP JP9304547A patent/JPH11145744A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006197021A (ja) * | 2005-01-11 | 2006-07-27 | Mitsubishi Electric Corp | 半導体装置 |
| JP4494223B2 (ja) * | 2005-01-11 | 2010-06-30 | 三菱電機株式会社 | 半導体装置 |
| JP2007060616A (ja) * | 2005-07-29 | 2007-03-08 | Mitsubishi Electric Corp | 高周波電力増幅器 |
| EP2162914A2 (en) * | 2007-06-22 | 2010-03-17 | Cree, Inc. | Rf power transistor packages with internal harmonic frequency reduction and methods of forming rf power transistor packages with internal harmonic frequency reduction |
| WO2011161890A1 (ja) * | 2010-06-21 | 2011-12-29 | パナソニック株式会社 | 高周波増幅回路 |
| JP4948683B2 (ja) * | 2010-06-21 | 2012-06-06 | パナソニック株式会社 | 高周波増幅回路 |
| US8525594B2 (en) | 2010-06-21 | 2013-09-03 | Panasonic Corporation | Radio frequency amplifier circuit |
| JP2016063360A (ja) * | 2014-09-17 | 2016-04-25 | 三菱電機株式会社 | 高周波増幅器 |
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