JPH05110355A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05110355A JPH05110355A JP3265691A JP26569191A JPH05110355A JP H05110355 A JPH05110355 A JP H05110355A JP 3265691 A JP3265691 A JP 3265691A JP 26569191 A JP26569191 A JP 26569191A JP H05110355 A JPH05110355 A JP H05110355A
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Abstract
(57)【要約】
【目的】 高周波高出力半導体装置の構造に関し、単位
トランジスタ間及び、トランジスタチップ間の高周波的
分離を容易に且つ完全に行い相互干渉による利得及び出
力電力の低下を防止することを目的とする。 【構成】 同一半導体チップ１上に同一仕様の複数の単
位トランジスタ2A，2Bまたは複数の単位トランジスタ群
を有し、該単位トランジスタ2A，2Bまたは単位トランジ
スタ群の中の隣合う２個の単位トランジスタ2A，2Bまた
は単位トランジスタ群の入力用電極3A,3B 及び出力用電
極9A,9B が、入力側抵抗8A及び出力側抵抗8Bを介して相
互に接続されると共に、入力整合回路６及び出力整合回
路10を介して相互に接続されることにより該単位トラン
ジスタ2A，2B間または単位トランジスタ群間が高周波的
に分離され、且つ該入力整合回路６及び出力整合回路10
の中点からそれぞれ入力端子6T及び出力端子10T が導出
されてなる構成を有する。
トランジスタ間及び、トランジスタチップ間の高周波的
分離を容易に且つ完全に行い相互干渉による利得及び出
力電力の低下を防止することを目的とする。 【構成】 同一半導体チップ１上に同一仕様の複数の単
位トランジスタ2A，2Bまたは複数の単位トランジスタ群
を有し、該単位トランジスタ2A，2Bまたは単位トランジ
スタ群の中の隣合う２個の単位トランジスタ2A，2Bまた
は単位トランジスタ群の入力用電極3A,3B 及び出力用電
極9A,9B が、入力側抵抗8A及び出力側抵抗8Bを介して相
互に接続されると共に、入力整合回路６及び出力整合回
路10を介して相互に接続されることにより該単位トラン
ジスタ2A，2B間または単位トランジスタ群間が高周波的
に分離され、且つ該入力整合回路６及び出力整合回路10
の中点からそれぞれ入力端子6T及び出力端子10T が導出
されてなる構成を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に高周波
高出力半導体装置の構造に関する。近年、マイクロ波通
信用増幅器の高出力化に伴い、高出力を有する高周波ト
ランジスタが要求されている。
高出力半導体装置の構造に関する。近年、マイクロ波通
信用増幅器の高出力化に伴い、高出力を有する高周波ト
ランジスタが要求されている。
【０００２】そのため、一半導体チップ上に電極が櫛形
構造をなすような複数の単位トランジスタが配列されて
なる高出力トランジスタや、上記半導体チップが複数個
並列に接続されてなる高出力トランジスタが提供されて
いるが、かかる高出力トランジスタでは高周波動作にお
いて、単位トランジスタ間、或いはトランジスタチップ
間の相互干渉による利得や出力の低下が問題になってお
り、上記単位トランジスタ間及びチップ間のアイソレー
ション手段が必要になる。
構造をなすような複数の単位トランジスタが配列されて
なる高出力トランジスタや、上記半導体チップが複数個
並列に接続されてなる高出力トランジスタが提供されて
いるが、かかる高出力トランジスタでは高周波動作にお
いて、単位トランジスタ間、或いはトランジスタチップ
間の相互干渉による利得や出力の低下が問題になってお
り、上記単位トランジスタ間及びチップ間のアイソレー
ション手段が必要になる。
【０００３】
【従来の技術】従来の１チップ構造の高周波高出力トラ
ンジスタは、図３(a) の模式平面図に示すように、例え
ば２個の単位トランジスタ54A 、54B が並んで形成され
た半導体チップ51と、入力整合回路57が形成された第１
の誘電体チップ52と、出力整合回路58が形成された第２
の誘電体チップ53とを有し、２個の単位トランジスタ54
A 、54B の入力パッド55A 、55B と入力整合回路57とが
それぞれボンディングワイヤ59により最短距離で接続さ
れ、同トランジスタ54A 、54B の出力パッド56A、56B
と出力整合回路58とがそれぞれボンディングワイヤ59に
より最短距離で接続された構造を有していた。
ンジスタは、図３(a) の模式平面図に示すように、例え
ば２個の単位トランジスタ54A 、54B が並んで形成され
た半導体チップ51と、入力整合回路57が形成された第１
の誘電体チップ52と、出力整合回路58が形成された第２
の誘電体チップ53とを有し、２個の単位トランジスタ54
A 、54B の入力パッド55A 、55B と入力整合回路57とが
それぞれボンディングワイヤ59により最短距離で接続さ
れ、同トランジスタ54A 、54B の出力パッド56A、56B
と出力整合回路58とがそれぞれボンディングワイヤ59に
より最短距離で接続された構造を有していた。
【０００４】そして、単位トランジスタ54A 、54B 相互
間を高周波的に分離（アイソレーション）する手段は何
等具備していなかった。また、従来の複数チップ構造の
高周波高出力トランジスタは、図３(b) の模式平面図に
示すように、入力整合回路60及び出力整合回路61を個々
の誘電体チップ62及び63上にマイクロストリップ線路の
４分の１波長（λ／４）線路60A 、60B及び61A 、61B
によって構成し、入力整合回路60のλ／４線路60A 、60
B 端間及び出力整合回路61のλ／４線路61A 、61B 端間
に抵抗62A 、62B をそれぞれ接続することによりトラン
ジスタチップ63A 、63B 間の高周波的分離がなされてい
た。なおこの図において、64A 、64B はトランジスタチ
ップ63A 、63B 上にそれぞれ形成されている単位トラン
ジスタ群、65A 、65B は上記トランジスタ群の入力パッ
ド、66A 、66B が同出力パッド、67は入力整合回路60の
λ／４線路60A 、60B 端と前記トランジスタ群64A 、64
B の入力パッド65A 、65B 及び出力パッド66A 、66B と
前記入力整合回路60のλ／４線路60A 、60B 端及び出力
整合回路61のλ／４線路61A 、61B 端をそれぞれ接続す
るボンディングワイヤを示す。
間を高周波的に分離（アイソレーション）する手段は何
等具備していなかった。また、従来の複数チップ構造の
高周波高出力トランジスタは、図３(b) の模式平面図に
示すように、入力整合回路60及び出力整合回路61を個々
の誘電体チップ62及び63上にマイクロストリップ線路の
４分の１波長（λ／４）線路60A 、60B及び61A 、61B
によって構成し、入力整合回路60のλ／４線路60A 、60
B 端間及び出力整合回路61のλ／４線路61A 、61B 端間
に抵抗62A 、62B をそれぞれ接続することによりトラン
ジスタチップ63A 、63B 間の高周波的分離がなされてい
た。なおこの図において、64A 、64B はトランジスタチ
ップ63A 、63B 上にそれぞれ形成されている単位トラン
ジスタ群、65A 、65B は上記トランジスタ群の入力パッ
ド、66A 、66B が同出力パッド、67は入力整合回路60の
λ／４線路60A 、60B 端と前記トランジスタ群64A 、64
B の入力パッド65A 、65B 及び出力パッド66A 、66B と
前記入力整合回路60のλ／４線路60A 、60B 端及び出力
整合回路61のλ／４線路61A 、61B 端をそれぞれ接続す
るボンディングワイヤを示す。
【０００５】
【発明が解決しようとする課題】しかし上記１チップ構
成の高周波高出力トランジスタ及び複数チップ構成の高
周波高出力トランジスタには、それぞれ次のような問題
があった。
成の高周波高出力トランジスタ及び複数チップ構成の高
周波高出力トランジスタには、それぞれ次のような問題
があった。
【０００６】即ち、図３(a) に示した１チップ構造の高
周波高出力トランジスタにおいては、隣合う単位トラン
ジスタ54A 、54B 間の高周波的分離がなされていなかっ
たために、単位トランジスタ54A と54B 間に振幅、位相
等の高周波特性の不均一性があった場合、信号の相互干
渉によって、本来、得られるべき利得或いは出力電力が
得られないという問題があった。
周波高出力トランジスタにおいては、隣合う単位トラン
ジスタ54A 、54B 間の高周波的分離がなされていなかっ
たために、単位トランジスタ54A と54B 間に振幅、位相
等の高周波特性の不均一性があった場合、信号の相互干
渉によって、本来、得られるべき利得或いは出力電力が
得られないという問題があった。
【０００７】また、図３(b) に示した複数チップ構造の
高周波高出力トランジスタにおいては、２個のトランジ
スタチップ63A 、63B間の高周波的分離を完全に行うた
めにはλ／４線路60A 、60B 及び61A 、61B 端と抵抗62
A 、62B をそれぞれ接続する線路（若しくはワイヤ）70
は出来るだけ短い方がよいにも係わらず、トランジスタ
チップの大きさによって、パッド65A 、65Bまたは66A
、66B の間隔、つまり抵抗62A または62B が接続され
るλ／４線路端の間隔が離れるために、それらの線路端
と抵抗62A 、62B とをそれぞれ接続する線路（若しくは
ワイヤ）70がかなり長くなり、その部分の位相遅れによ
って十分なチップ間の高周波的分離がなされず、トラン
ジスタチップ63A 、63B 間に前記高周波特性の不均一が
あった場合、信号の相互干渉によって利得や出力電力の
低下を招くという問題があった。
高周波高出力トランジスタにおいては、２個のトランジ
スタチップ63A 、63B間の高周波的分離を完全に行うた
めにはλ／４線路60A 、60B 及び61A 、61B 端と抵抗62
A 、62B をそれぞれ接続する線路（若しくはワイヤ）70
は出来るだけ短い方がよいにも係わらず、トランジスタ
チップの大きさによって、パッド65A 、65Bまたは66A
、66B の間隔、つまり抵抗62A または62B が接続され
るλ／４線路端の間隔が離れるために、それらの線路端
と抵抗62A 、62B とをそれぞれ接続する線路（若しくは
ワイヤ）70がかなり長くなり、その部分の位相遅れによ
って十分なチップ間の高周波的分離がなされず、トラン
ジスタチップ63A 、63B 間に前記高周波特性の不均一が
あった場合、信号の相互干渉によって利得や出力電力の
低下を招くという問題があった。
【０００８】そこで本発明は、１個のトランジスタチッ
プ上に形成される単位トランジスタ間及び、単位トラン
ジスタ群の形成されたトランジスタチップ間の高周波的
分離を容易に且つ完全に行う構造を提供し、１チップ構
成及び多チップ構成の高周波高出力トランジスタの内部
トランジスタの相互干渉による利得及び出力電力の低下
を防止することを目的とする。
プ上に形成される単位トランジスタ間及び、単位トラン
ジスタ群の形成されたトランジスタチップ間の高周波的
分離を容易に且つ完全に行う構造を提供し、１チップ構
成及び多チップ構成の高周波高出力トランジスタの内部
トランジスタの相互干渉による利得及び出力電力の低下
を防止することを目的とする。
【０００９】
【課題を解決するための手段】上記課題の解決は、同一
半導体チップ上に同一仕様の複数の単位トランジスタま
たは複数の単位トランジスタ群を有し、該複数の単位ト
ランジスタまたは単位トランジスタ群の中の隣合う２個
の単位トランジスタまたは単位トランジスタ群相互の入
力用電極及び出力用電極が、入力側抵抗及び出力側抵抗
を介して並列に接続されると共に、入力整合回路及び出
力整合回路を介して並列に接続されることにより該単位
トランジスタ間または単位トランジスタ群間が高周波的
に分離され、且つ該入力整合回路及び出力整合回路の中
点からそれぞれ入力端子及び出力端子が導出されてなる
本発明による半導体装置、若しくは、同一仕様の単位ト
ランジスタまたは単位トランジスタ群を有する複数の半
導体チップを有し、該複数の半導体チップの中の隣合う
２個の半導体チップ上の単位トランジスタまたは単位ト
ランジスタ群相互の入力用電極及び出力用電極が、それ
ぞれの単位トランジスタまたは単位トランジスタ群の入
力用電極及び出力用電極からそれぞれの半導体チップ上
に導出された入力側抵抗及び出力側抵抗を介して並列に
接続されると共に、入力整合回路及び出力整合回路を介
して並列に接続されることにより該半導体チップ相互間
が高周波的に分離され、且つ該入力整合回路及び出力整
合回路の中点からそれぞれ入力端子及び出力端子が導出
されてなる本発明による半導体装置によって達成され
る。
半導体チップ上に同一仕様の複数の単位トランジスタま
たは複数の単位トランジスタ群を有し、該複数の単位ト
ランジスタまたは単位トランジスタ群の中の隣合う２個
の単位トランジスタまたは単位トランジスタ群相互の入
力用電極及び出力用電極が、入力側抵抗及び出力側抵抗
を介して並列に接続されると共に、入力整合回路及び出
力整合回路を介して並列に接続されることにより該単位
トランジスタ間または単位トランジスタ群間が高周波的
に分離され、且つ該入力整合回路及び出力整合回路の中
点からそれぞれ入力端子及び出力端子が導出されてなる
本発明による半導体装置、若しくは、同一仕様の単位ト
ランジスタまたは単位トランジスタ群を有する複数の半
導体チップを有し、該複数の半導体チップの中の隣合う
２個の半導体チップ上の単位トランジスタまたは単位ト
ランジスタ群相互の入力用電極及び出力用電極が、それ
ぞれの単位トランジスタまたは単位トランジスタ群の入
力用電極及び出力用電極からそれぞれの半導体チップ上
に導出された入力側抵抗及び出力側抵抗を介して並列に
接続されると共に、入力整合回路及び出力整合回路を介
して並列に接続されることにより該半導体チップ相互間
が高周波的に分離され、且つ該入力整合回路及び出力整
合回路の中点からそれぞれ入力端子及び出力端子が導出
されてなる本発明による半導体装置によって達成され
る。
【００１０】
【作用】図１は本発明に係る第１の構造の原理説明図
（トランジスタ間分離構造）で、(a) は模式平面図、
(b) は等価回路図、図２は本発明に係る第２の構造の原
理説明図（チップ間分離構造）で、(a) は模式平面図、
(b) は等価回路図である。
（トランジスタ間分離構造）で、(a) は模式平面図、
(b) は等価回路図、図２は本発明に係る第２の構造の原
理説明図（チップ間分離構造）で、(a) は模式平面図、
(b) は等価回路図である。
【００１１】本発明に係る単位トランジスタ間の分離
（アイソレーション）構造においては、図１(a) に示す
ように、例えば１個の半導体チップ１上に並んで形成さ
れている櫛形電極を有する２個の単位トランジスタ2A及
び2Bの入力用電極（ゲート電極）3A及び3Bが、そのパッ
ド部4A及び4Bを介し、誘電体チップ5A上に２本のλ／４
線路6A及び6Bの一端部を接続して形成された入力整合回
路６のλ／４線路6A及び6Bの他端部にボンディングワイ
ヤ７により接続され、且つ単位トランジスタ2A及び2Bの
入力用電極3A及び3Bの対抗する端部が抵抗8Aにより接続
され、更に上記単位トランジスタ2A及び2Bの出力用電極
（ドレイン電極）9A及び9Bが、そのパッド部4C及び4Dを
介し、誘電体チップ5B上に２本のλ／４線路10A 及び10
B の一端部を接続して形成された出力整合回路10のλ／
４線路10A 及び10B の他端部にボンディングワイヤ７に
より接続され、且つ単位トランジスタ2A及び2Bの出力用
電極9A及び9Bの対抗する端部が抵抗8Bにより接続されて
構成される。なお、6Tは入力端子、10T は出力端子を示
す。
（アイソレーション）構造においては、図１(a) に示す
ように、例えば１個の半導体チップ１上に並んで形成さ
れている櫛形電極を有する２個の単位トランジスタ2A及
び2Bの入力用電極（ゲート電極）3A及び3Bが、そのパッ
ド部4A及び4Bを介し、誘電体チップ5A上に２本のλ／４
線路6A及び6Bの一端部を接続して形成された入力整合回
路６のλ／４線路6A及び6Bの他端部にボンディングワイ
ヤ７により接続され、且つ単位トランジスタ2A及び2Bの
入力用電極3A及び3Bの対抗する端部が抵抗8Aにより接続
され、更に上記単位トランジスタ2A及び2Bの出力用電極
（ドレイン電極）9A及び9Bが、そのパッド部4C及び4Dを
介し、誘電体チップ5B上に２本のλ／４線路10A 及び10
B の一端部を接続して形成された出力整合回路10のλ／
４線路10A 及び10B の他端部にボンディングワイヤ７に
より接続され、且つ単位トランジスタ2A及び2Bの出力用
電極9A及び9Bの対抗する端部が抵抗8Bにより接続されて
構成される。なお、6Tは入力端子、10T は出力端子を示
す。
【００１２】このように構成すると、同図(b) の等価回
路図に示すように、入力端子6Tから入力した信号の例え
ば単位トランジスタ2Aの入力用電極3A側から単位トラン
ジスタ2Bの入力用電極3B側へλ／４線路6A＋6B（λ／２
線路）を介して帰還される電流 i1 が、抵抗8Aを介して
帰還される位相の 180度異なる電流 i2 と打ち消し合
い、両帰還電流 i1 と i2の振幅が等しくなるように抵
抗8Aの抵抗値を選ぶことにより両単位トランジスタ2A、
2Bの入力側の相互干渉を回避することができる。
路図に示すように、入力端子6Tから入力した信号の例え
ば単位トランジスタ2Aの入力用電極3A側から単位トラン
ジスタ2Bの入力用電極3B側へλ／４線路6A＋6B（λ／２
線路）を介して帰還される電流 i1 が、抵抗8Aを介して
帰還される位相の 180度異なる電流 i2 と打ち消し合
い、両帰還電流 i1 と i2の振幅が等しくなるように抵
抗8Aの抵抗値を選ぶことにより両単位トランジスタ2A、
2Bの入力側の相互干渉を回避することができる。
【００１３】そして、同様な作用により出力側での相互
干渉も回避されるので、上記本発明の構成によれば、上
記１チップ構造の高周波高出力トランジスタの単位トラ
ンジスタ間の高周波的分離が完全に行われ、単位トラン
ジスタ間に高周波特性の不均一性があった場合でも、単
位トランジスタ間の相互干渉による利得や出力電力の低
下は防止される。
干渉も回避されるので、上記本発明の構成によれば、上
記１チップ構造の高周波高出力トランジスタの単位トラ
ンジスタ間の高周波的分離が完全に行われ、単位トラン
ジスタ間に高周波特性の不均一性があった場合でも、単
位トランジスタ間の相互干渉による利得や出力電力の低
下は防止される。
【００１４】また本発明に係るチップ間の分離構造にお
いては、図２(a) に示すように、例えば２個の半導体チ
ップ11A 、11B 上に形成される単位トランジスタ12A と
12Bの入力用電極（ゲート電極）13A 及び13B の対向す
る端部にそれぞれのチップの端部に向かって延在する抵
抗18A1及び18A2が設けられ、この抵抗18A1と18A2の端部
がパッドを介しボンディングワイヤ21により最短距離で
相互に接続され、且つ上記単位トランジスタ12A と12B
の入力用電極13A 及び13B がそのパッド部14A及び14B
を介し、誘電体チップ15A 上に２本のλ／４線路16A 及
び16B の一端部を接続して形成された入力整合回路16の
λ／４線路16A 及び16B の他端部にボンディングワイヤ
17により接続される。そして更に、上記単位トランジス
タ12A と12B の出力用電極（ドレイン電極）19A 及び19
B の対向する端部にそれぞれのチップの端部に向かって
延在する抵抗18B1と18B2が設けられ、この抵抗18B1と18
B2の端部がパッドを介しボンディングワイヤ21により相
互に接続され、且つ上記単位トランジスタ12A と12B の
出力用電極（ドレイン電極）19A 及び19B がそのパッド
部14C 及び14D を介し、誘電体チップ15B 上に２本のλ
／４線路20A及び20B の一端部を接続して形成された入
力整合回路20のλ／４線路20A 及び20B の他端部にボン
ディングワイヤ21により最短距離で接続されて構成され
る。なお16Tは入力端子、20T は出力端子を示す。
いては、図２(a) に示すように、例えば２個の半導体チ
ップ11A 、11B 上に形成される単位トランジスタ12A と
12Bの入力用電極（ゲート電極）13A 及び13B の対向す
る端部にそれぞれのチップの端部に向かって延在する抵
抗18A1及び18A2が設けられ、この抵抗18A1と18A2の端部
がパッドを介しボンディングワイヤ21により最短距離で
相互に接続され、且つ上記単位トランジスタ12A と12B
の入力用電極13A 及び13B がそのパッド部14A及び14B
を介し、誘電体チップ15A 上に２本のλ／４線路16A 及
び16B の一端部を接続して形成された入力整合回路16の
λ／４線路16A 及び16B の他端部にボンディングワイヤ
17により接続される。そして更に、上記単位トランジス
タ12A と12B の出力用電極（ドレイン電極）19A 及び19
B の対向する端部にそれぞれのチップの端部に向かって
延在する抵抗18B1と18B2が設けられ、この抵抗18B1と18
B2の端部がパッドを介しボンディングワイヤ21により相
互に接続され、且つ上記単位トランジスタ12A と12B の
出力用電極（ドレイン電極）19A 及び19B がそのパッド
部14C 及び14D を介し、誘電体チップ15B 上に２本のλ
／４線路20A及び20B の一端部を接続して形成された入
力整合回路20のλ／４線路20A 及び20B の他端部にボン
ディングワイヤ21により最短距離で接続されて構成され
る。なお16Tは入力端子、20T は出力端子を示す。
【００１５】このように構成すると、同図(b) の等価回
路図に示すように、入力端子16T から入力した信号の、
例えば半導体チップ15A 上の単位トランジスタ12A の入
力用電極13A 側から半導体チップ15B 上の単位トランジ
スタ12B の入力用電極13B側へλ／４線路16A ＋16B
（λ／２線路）を介して帰還される電流 i3 が、抵抗18
A1及び18A2を介して帰還される位相の 180度異なる電流
i4 と打ち消し合い、両帰還電流 i3 と i4 の振幅が等
しくなるように抵抗（18A1＋18A2）の抵抗値を選ぶこと
により両単位トランジスタ12A 、12B 間の入力側の相互
干渉は回避されるが、本発明の構造においては、抵抗18
A1及び18A2がトランジスタの形成されている半導体チッ
プ11A 及び11B 上に形成されていて、抵抗間を接続する
ボンディングワイヤ21の長さを高周波インピーダンスが
殆ど無視できる程度に短く形成できるので、上記抵抗
（18A1＋18A2）の抵抗値が正確に形成できる。従って上
記両単位トランジスタ12A 、12B 間の入力側の相互干渉
はほぼ完全に回避される。
路図に示すように、入力端子16T から入力した信号の、
例えば半導体チップ15A 上の単位トランジスタ12A の入
力用電極13A 側から半導体チップ15B 上の単位トランジ
スタ12B の入力用電極13B側へλ／４線路16A ＋16B
（λ／２線路）を介して帰還される電流 i3 が、抵抗18
A1及び18A2を介して帰還される位相の 180度異なる電流
i4 と打ち消し合い、両帰還電流 i3 と i4 の振幅が等
しくなるように抵抗（18A1＋18A2）の抵抗値を選ぶこと
により両単位トランジスタ12A 、12B 間の入力側の相互
干渉は回避されるが、本発明の構造においては、抵抗18
A1及び18A2がトランジスタの形成されている半導体チッ
プ11A 及び11B 上に形成されていて、抵抗間を接続する
ボンディングワイヤ21の長さを高周波インピーダンスが
殆ど無視できる程度に短く形成できるので、上記抵抗
（18A1＋18A2）の抵抗値が正確に形成できる。従って上
記両単位トランジスタ12A 、12B 間の入力側の相互干渉
はほぼ完全に回避される。
【００１６】そして、同様の作用により出力側での相互
干渉もほぼ完全に回避されるので、上記本発明の構成に
よれば、複数チップ構成の高周波高出力トランジスタに
おいてチップ間に高周波特性の不均一性があった場合で
も、チップ間の相互干渉による利得や出力電力の減少は
防止される。
干渉もほぼ完全に回避されるので、上記本発明の構成に
よれば、複数チップ構成の高周波高出力トランジスタに
おいてチップ間に高周波特性の不均一性があった場合で
も、チップ間の相互干渉による利得や出力電力の減少は
防止される。
【００１７】
【実施例】以下、実施例について、図１、図２の原理説
明図を参照して説明する。先ず、図１に示す１チップ構
成の単位トランジスタ間の分離（アイソレーション）構
造をＧａＡｓＭＥＳＦＥＴに適用した例について示す。
明図を参照して説明する。先ず、図１に示す１チップ構
成の単位トランジスタ間の分離（アイソレーション）構
造をＧａＡｓＭＥＳＦＥＴに適用した例について示す。
【００１８】適用された単位ＭＥＳＦＥＴの総ゲート幅
は９ mm 、Ｃ帯（４〜８GHz ）における入力インピーダ
ンスは約２Ω、出力インピーダンスは約10Ωである。か
かる単位ＭＥＳＦＥＴ（図１の2A、2Bに対応）をＧａＡ
ｓ半絶縁性基板（図１の１に対応）上に並べて形成し、
両ＦＥＴの入力用電極（図１の3A、3Bに対応）間を入力
インピーダンスの２倍の４Ωのシート抵抗（図１の8Aに
対応）で接続し、且つ両ＦＥＴの出力電極（図１の9A、
9Bに対応）間を出力インピーダンスの２倍の20Ωのシー
ト抵抗（図１の8Bに対応）で接続した。そして入出力整
合回路（図１の６、10に対応）はアルミナチップ（図１
の5A、5Bに対応）上にλ／４の長さを有するマイクロス
トリップ線路（図１の6A、6B及び10A 、10B に対応）に
より形成し、このマイクロストリップ線路の端部と前記
両ＦＥＴの入力用電極と出力用電極とを、それぞれパッ
ドを介し、インダクタンスが無視できるような例えば直
径25μｍの金線により最短距離で接続し、１チップ構成
の高出力ＧａＡｓＭＥＳＦＥＴ即ち高周波高出力トラン
ジスタ（半導体装置）を形成した。
は９ mm 、Ｃ帯（４〜８GHz ）における入力インピーダ
ンスは約２Ω、出力インピーダンスは約10Ωである。か
かる単位ＭＥＳＦＥＴ（図１の2A、2Bに対応）をＧａＡ
ｓ半絶縁性基板（図１の１に対応）上に並べて形成し、
両ＦＥＴの入力用電極（図１の3A、3Bに対応）間を入力
インピーダンスの２倍の４Ωのシート抵抗（図１の8Aに
対応）で接続し、且つ両ＦＥＴの出力電極（図１の9A、
9Bに対応）間を出力インピーダンスの２倍の20Ωのシー
ト抵抗（図１の8Bに対応）で接続した。そして入出力整
合回路（図１の６、10に対応）はアルミナチップ（図１
の5A、5Bに対応）上にλ／４の長さを有するマイクロス
トリップ線路（図１の6A、6B及び10A 、10B に対応）に
より形成し、このマイクロストリップ線路の端部と前記
両ＦＥＴの入力用電極と出力用電極とを、それぞれパッ
ドを介し、インダクタンスが無視できるような例えば直
径25μｍの金線により最短距離で接続し、１チップ構成
の高出力ＧａＡｓＭＥＳＦＥＴ即ち高周波高出力トラン
ジスタ（半導体装置）を形成した。
【００１９】この構成において、利得 10 dB 、出力
３Ｗ の単位ＦＥＴを用いて、利得10 dB 、出力 ６Ｗ
の高周波高出力ＦＥＴが得られた。この値は、従来構
造において得られていた利得 ９ dB 、出力 ５Ｗ に
比べて大幅に改善された値であり、本発明の構造により
複数の単位ＦＥＴが１チップ上に並べて形成される高出
力ＦＥＴにおいて、隣合う単位ＦＥＴ間の相互干渉が防
止されたことを示している。
３Ｗ の単位ＦＥＴを用いて、利得10 dB 、出力 ６Ｗ
の高周波高出力ＦＥＴが得られた。この値は、従来構
造において得られていた利得 ９ dB 、出力 ５Ｗ に
比べて大幅に改善された値であり、本発明の構造により
複数の単位ＦＥＴが１チップ上に並べて形成される高出
力ＦＥＴにおいて、隣合う単位ＦＥＴ間の相互干渉が防
止されたことを示している。
【００２０】次に、図２に示す複数チップ構成のチップ
間分離（アイソレーション）構造を２チップ構成のＧａ
ＡｓＭＥＳＦＥＴに適用した例について示す。用いられ
たＧａＡｓチップに形成されているＭＥＳＦＥＴの総ゲ
ート幅は18 mm 、Ｃ帯（４〜８GHz ）における入力イン
ピーダンスは約１Ω、出力インピーダンスは約５Ωであ
る。そして入力用電極（図２の13A 、13B に対応）の対
向する端部とチップ端部の間の半絶縁性ＧａＡｓチップ
（図２の11A 、11B に対応）上にはそれぞれ一端が入力
用電極に接する１Ωのシート抵抗（図２の18A1、18A2に
対応）が形成され、出力用電極（図２の19A 、19B に対
応）の対向する端部とチップ端部の間のチップ（図２の
11A 、11B に対応）上にはそれぞれ一端が出力用電極に
接する５Ωのシート抵抗（図２の18B1、18B2に対応）が
形成される。 そして上記２個のＧａＡｓチップを接近
して並べ、上記入力用電極側のシート抵抗（図２の18
A1、18A2に対応）の先端部同士をインダクタンスが無視
できる例えば直径25μｍ程度の金線（図２の21に対応）
により最短距離で接続し、且つ上記出力用電極側のシー
ト抵抗（図２の18B1、18B2に対応）の先端部同士をイン
ダクタンスが無視できる例えば直径25μｍ程度の金線
（図２の21に対応）により最短距離で接続する。
間分離（アイソレーション）構造を２チップ構成のＧａ
ＡｓＭＥＳＦＥＴに適用した例について示す。用いられ
たＧａＡｓチップに形成されているＭＥＳＦＥＴの総ゲ
ート幅は18 mm 、Ｃ帯（４〜８GHz ）における入力イン
ピーダンスは約１Ω、出力インピーダンスは約５Ωであ
る。そして入力用電極（図２の13A 、13B に対応）の対
向する端部とチップ端部の間の半絶縁性ＧａＡｓチップ
（図２の11A 、11B に対応）上にはそれぞれ一端が入力
用電極に接する１Ωのシート抵抗（図２の18A1、18A2に
対応）が形成され、出力用電極（図２の19A 、19B に対
応）の対向する端部とチップ端部の間のチップ（図２の
11A 、11B に対応）上にはそれぞれ一端が出力用電極に
接する５Ωのシート抵抗（図２の18B1、18B2に対応）が
形成される。 そして上記２個のＧａＡｓチップを接近
して並べ、上記入力用電極側のシート抵抗（図２の18
A1、18A2に対応）の先端部同士をインダクタンスが無視
できる例えば直径25μｍ程度の金線（図２の21に対応）
により最短距離で接続し、且つ上記出力用電極側のシー
ト抵抗（図２の18B1、18B2に対応）の先端部同士をイン
ダクタンスが無視できる例えば直径25μｍ程度の金線
（図２の21に対応）により最短距離で接続する。
【００２１】また、入出力整合回路（図２の16、20に対
応）はアルミナチップ（図２の15A、15B に対応）上に
λ／４の長さを有するマイクロストリップ線路（図２の
16A、16B 及び20A 、20B に対応）により形成し、この
マイクロストリップ線路の端部と前記２個のチップ上の
ＦＥＴの入力側電極（図２の13A 、13B に対応）と出力
側電極（図２の19A 、19B に対応）とを、それぞれパッ
ドを介し、インダクタンスが無視できるような例えば直
径25μｍの金線により最短距離で接続し、２チップ構成
の高出力ＧａＡｓＭＥＳＦＥＴ即ち高周波高出力トラン
ジスタ（半導体装置）を形成した。
応）はアルミナチップ（図２の15A、15B に対応）上に
λ／４の長さを有するマイクロストリップ線路（図２の
16A、16B 及び20A 、20B に対応）により形成し、この
マイクロストリップ線路の端部と前記２個のチップ上の
ＦＥＴの入力側電極（図２の13A 、13B に対応）と出力
側電極（図２の19A 、19B に対応）とを、それぞれパッ
ドを介し、インダクタンスが無視できるような例えば直
径25μｍの金線により最短距離で接続し、２チップ構成
の高出力ＧａＡｓＭＥＳＦＥＴ即ち高周波高出力トラン
ジスタ（半導体装置）を形成した。
【００２２】そしてこの構成において、利得 10 dB 、
出力 ６ＷのＭＥＳＦＥＴを用いて、利得 10dB 、出力
12 Ｗ の高周波高出力ＦＥＴが得られた。この値は、
従来構造において得られていた利得 ９ dB 、出力 10
Ｗ に比べて大幅に改善された値であり、本発明の構造
によ複数チップ構成のＧａＡｓＦＥＴにおいて、隣合う
チップ間の相互干渉が防止されたことを示している。
出力 ６ＷのＭＥＳＦＥＴを用いて、利得 10dB 、出力
12 Ｗ の高周波高出力ＦＥＴが得られた。この値は、
従来構造において得られていた利得 ９ dB 、出力 10
Ｗ に比べて大幅に改善された値であり、本発明の構造
によ複数チップ構成のＧａＡｓＦＥＴにおいて、隣合う
チップ間の相互干渉が防止されたことを示している。
【００２３】なお本発明は、ＧａＡｓＭＥＳＦＥＴに限
らず、ＳｉＭＯＳＦＥＴにも適用され、またバイポーラ
トランジスタにも適用し得る。
らず、ＳｉＭＯＳＦＥＴにも適用され、またバイポーラ
トランジスタにも適用し得る。
【００２４】
【発明の効果】以上説明のように本発明によれば、１つ
のトランジスタチップを構成する複数の単位トランジス
タ間の高周波特性が不均一な場合、及び複数のトランジ
スタチップで構成されるトランジスタにおけるトランジ
スタチップ間の高周波特性が不均一な場合にも、上記単
位トランジスタ間、及びチップ間の高周波的分離（アイ
ソレーション）が十分に且つ容易になし得て、単位トラ
ンジスタ間及びチップ間の相互干渉による利得や出力電
力の低下を防止することができる。従って本発明は、高
周波高出力トランジスタの性能向上に寄与するところが
大きい。
のトランジスタチップを構成する複数の単位トランジス
タ間の高周波特性が不均一な場合、及び複数のトランジ
スタチップで構成されるトランジスタにおけるトランジ
スタチップ間の高周波特性が不均一な場合にも、上記単
位トランジスタ間、及びチップ間の高周波的分離（アイ
ソレーション）が十分に且つ容易になし得て、単位トラ
ンジスタ間及びチップ間の相互干渉による利得や出力電
力の低下を防止することができる。従って本発明は、高
周波高出力トランジスタの性能向上に寄与するところが
大きい。
【図１】 本発明に係る第１の構造の原理説明図
【図２】 本発明に係る第２の構造の原理説明図
【図３】 従来構造の模式平面図
１ 半導体チップ 2A、2B 単位トランジスタ 3A、3B 入力用電極 4A、4B、4C、4D パッド部 5A、5B 誘電体チップ ６ 入力整合回路 6A、6B λ／４線路 ７ ボンディングワイヤ 8A、8B 抵抗 9A、9B 出力用電極 10 出力整合回路 10A 、10B λ／４線路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｆ 3/68 Ｂ 7328−5Ｊ
Claims (2)
- 【請求項１】 同一半導体チップ上に同一仕様の複数の
単位トランジスタまたは複数の単位トランジスタ群を有
し、該複数の単位トランジスタまたは単位トランジスタ
群の中の隣合う２個の単位トランジスタまたは単位トラ
ンジスタ群相互の入力用電極及び出力用電極が、 入力側抵抗及び出力側抵抗を介して並列に接続されると
共に、入力整合回路及び出力整合回路を介して並列に接
続されることにより該単位トランジスタ間または単位ト
ランジスタ群間が高周波的に分離され、 且つ該入力整合回路及び出力整合回路の中点からそれぞ
れ入力端子及び出力端子が導出されてなることを特徴と
する半導体装置。 - 【請求項２】 同一仕様の単位トランジスタまたは単位
トランジスタ群を有する複数の半導体チップを有し、 該複数の半導体チップの中の隣合う２個の半導体チップ
上の単位トランジスタまたは単位トランジスタ群相互の
入力用電極及び出力用電極が、 それぞれの単位トランジスタまたは単位トランジスタ群
の入力用電極及び出力用電極からそれぞれの半導体チッ
プ上に導出された入力側抵抗及び出力側抵抗を介して並
列に接続されると共に、入力整合回路及び出力整合回路
を介して並列に接続されることにより該半導体チップ相
互間が高周波的に分離され、 且つ該入力整合回路及び出力整合回路の中点からそれぞ
れ入力端子及び出力端子が導出されてなることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265691A JPH05110355A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265691A JPH05110355A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110355A true JPH05110355A (ja) | 1993-04-30 |
Family
ID=17420672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3265691A Pending JPH05110355A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110355A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08340227A (ja) * | 1995-06-13 | 1996-12-24 | Saitama Nippon Denki Kk | 無線増幅器 |
| JP2006093773A (ja) * | 2004-09-21 | 2006-04-06 | Renesas Technology Corp | 高周波電力増幅モジュール |
| JP2012114785A (ja) * | 2010-11-26 | 2012-06-14 | Toshiba Corp | 高周波処理回路 |
| US8698564B2 (en) | 2011-05-24 | 2014-04-15 | Panasonic Corporation | Radio frequency amplifier circuit |
-
1991
- 1991-10-15 JP JP3265691A patent/JPH05110355A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08340227A (ja) * | 1995-06-13 | 1996-12-24 | Saitama Nippon Denki Kk | 無線増幅器 |
| JP2006093773A (ja) * | 2004-09-21 | 2006-04-06 | Renesas Technology Corp | 高周波電力増幅モジュール |
| JP2012114785A (ja) * | 2010-11-26 | 2012-06-14 | Toshiba Corp | 高周波処理回路 |
| US8698564B2 (en) | 2011-05-24 | 2014-04-15 | Panasonic Corporation | Radio frequency amplifier circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010612 |