JP2001007139A - 半導体素子の実装構造 - Google Patents
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Abstract
(57)【要約】
【課題】 従来に比して接続導体のインダクタンスを低
減できる半導体素子の実装構造を提供する。 【解決手段】 半導体素子１０に形成された電極１４が
パッケージの電極１１に複数本の接続導体１２Ａ，１２
Ｂ，…，１２Ｇによって電気的に接続されている。各接
続導体１２Ａ，１２Ｂ，…，１２Ｇに関するインダクタ
ンスが実質的に同じ値になるように、隣り合う接続導体
間の間隔が可変して設定されている。
減できる半導体素子の実装構造を提供する。 【解決手段】 半導体素子１０に形成された電極１４が
パッケージの電極１１に複数本の接続導体１２Ａ，１２
Ｂ，…，１２Ｇによって電気的に接続されている。各接
続導体１２Ａ，１２Ｂ，…，１２Ｇに関するインダクタ
ンスが実質的に同じ値になるように、隣り合う接続導体
間の間隔が可変して設定されている。
Description
【０００１】
【発明の属する技術分野】この発明は半導体素子の実装
構造に関し、より詳しくは、半導体素子に形成された電
極がパッケージの電極に複数本の接続導体によって電気
的に接続されている実装構造に関する。
構造に関し、より詳しくは、半導体素子に形成された電
極がパッケージの電極に複数本の接続導体によって電気
的に接続されている実装構造に関する。
【０００２】
【従来の技術】携帯電話などで高周波信号を増幅するた
めに用いられる増幅素子は、半導体基板表面に比較的小
さなトランジスタを複数個形成し、それらを並列に接続
して構成されていることが多い。このような増幅素子を
実装する場合、例えば図９に示すように、増幅素子（半
導体チップ）８０がパッケージの接地面８１上に搭載さ
れ、各トランジスタに共通の入力電極８２および一対の
出力電極８３，８３がそれぞれ入力端子８５、一対の出
力端子８６，８６にボンディングワイヤ８７，８８，８
８によって電気的に接続される。また、各トランジスタ
に共通の接地されるべき電極（これを「接地電極」と称
する。）８４がパッケージの接地面８１に、等間隔に配
列された複数のボンディングワイヤ８９，８９，…，８
９によって電気的に接続される（アプライド・マイクロ
ウェーブ・アンド・ワイヤレス（Applied Microwave &
Wireless）pp.84-88,10月号(1998)）。
めに用いられる増幅素子は、半導体基板表面に比較的小
さなトランジスタを複数個形成し、それらを並列に接続
して構成されていることが多い。このような増幅素子を
実装する場合、例えば図９に示すように、増幅素子（半
導体チップ）８０がパッケージの接地面８１上に搭載さ
れ、各トランジスタに共通の入力電極８２および一対の
出力電極８３，８３がそれぞれ入力端子８５、一対の出
力端子８６，８６にボンディングワイヤ８７，８８，８
８によって電気的に接続される。また、各トランジスタ
に共通の接地されるべき電極（これを「接地電極」と称
する。）８４がパッケージの接地面８１に、等間隔に配
列された複数のボンディングワイヤ８９，８９，…，８
９によって電気的に接続される（アプライド・マイクロ
ウェーブ・アンド・ワイヤレス（Applied Microwave &
Wireless）pp.84-88,10月号(1998)）。
【０００３】
【発明が解決しようとする課題】上の例で、各ユニット
トランジスタに共通の接地電極８４とパッケージの接地
面８１とを接続するために複数のボンディングワイヤ８
９，８９，…，８９を用いている理由は、トランジスタ
の接地電極８４とパッケージの接地面８１との間のイン
ダクタンス（以下「接地インダクタンス」と称する。）
によるインピーダンスを小さくするためである。
トランジスタに共通の接地電極８４とパッケージの接地
面８１とを接続するために複数のボンディングワイヤ８
９，８９，…，８９を用いている理由は、トランジスタ
の接地電極８４とパッケージの接地面８１との間のイン
ダクタンス（以下「接地インダクタンス」と称する。）
によるインピーダンスを小さくするためである。
【０００４】知られているように、この種の増幅素子８
０の利得低下は接地インダクタンスによるインピーダン
スが、そのトランジスタの入出力インピーダンスに対し
て無視できないほど大きくなったときに生ずる。
０の利得低下は接地インダクタンスによるインピーダン
スが、そのトランジスタの入出力インピーダンスに対し
て無視できないほど大きくなったときに生ずる。
【０００５】詳しくは、交流の信号電流が増幅素子の接
地電極とパッケージの接地面との間の接続導体（上の例
ではボンディングワイヤ８９）に流れると、その接続導
体のインダクタンスによるインピーダンスによって、そ
の接続導体に電圧降下が発生する。このため、見かけ
上、増幅素子の接地電位が上昇して、負帰還として作用
する。この結果、増幅素子の利得が低下することにな
る。また、その負帰還量は並列動作するトランジスタの
個数が増加するほど、つまりトランジスタの相互コンダ
クタンスが大きいほど、あるいはトランジスタの接地端
からトランジスタ側を見たインピーダンスが低いほど大
きくなる。
地電極とパッケージの接地面との間の接続導体（上の例
ではボンディングワイヤ８９）に流れると、その接続導
体のインダクタンスによるインピーダンスによって、そ
の接続導体に電圧降下が発生する。このため、見かけ
上、増幅素子の接地電位が上昇して、負帰還として作用
する。この結果、増幅素子の利得が低下することにな
る。また、その負帰還量は並列動作するトランジスタの
個数が増加するほど、つまりトランジスタの相互コンダ
クタンスが大きいほど、あるいはトランジスタの接地端
からトランジスタ側を見たインピーダンスが低いほど大
きくなる。
【０００６】インダクタンスによるインピーダンスは周
波数が高いほど大きくなるため、この接地インダクタン
スによる電圧降下も周波数が高くなるにつれて大きくな
る。このため、上記利得低下の問題は、高周波信号を増
幅する半導体素子に関して特に顕著になる。
波数が高いほど大きくなるため、この接地インダクタン
スによる電圧降下も周波数が高くなるにつれて大きくな
る。このため、上記利得低下の問題は、高周波信号を増
幅する半導体素子に関して特に顕著になる。
【０００７】図９に示した実装構造では、複数のボンデ
ィングワイヤ８９，８９，…，８９を用いることによっ
て接地インダクタンスの低減を図っているが、なお改善
の余地があると考えられる。
ィングワイヤ８９，８９，…，８９を用いることによっ
て接地インダクタンスの低減を図っているが、なお改善
の余地があると考えられる。
【０００８】そこで、この発明の目的は、従来に比して
接続導体のインダクタンスを低減できる半導体素子の実
装構造を提供することにある。
接続導体のインダクタンスを低減できる半導体素子の実
装構造を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の半導体素子の実装構造は、半導体
素子に形成された電極がパッケージの電極に複数本の接
続導体によって電気的に接続されている半導体素子の実
装構造において、上記各接続導体に関するインダクタン
スが実質的に同じ値になるように、隣り合う接続導体間
の間隔が可変して設定されていることを特徴とする。
め、請求項１に記載の半導体素子の実装構造は、半導体
素子に形成された電極がパッケージの電極に複数本の接
続導体によって電気的に接続されている半導体素子の実
装構造において、上記各接続導体に関するインダクタン
スが実質的に同じ値になるように、隣り合う接続導体間
の間隔が可変して設定されていることを特徴とする。
【００１０】ここで、「半導体素子に形成された電極」
とは、半導体素子の接地されるべき電極（接地電極）お
よびその他の入力電極、出力電極を含む。
とは、半導体素子の接地されるべき電極（接地電極）お
よびその他の入力電極、出力電極を含む。
【００１１】また、「パッケージの電極」とは、半導体
素子を搭載すべき接地面およびその他の入力端子、出力
端子を含む。
素子を搭載すべき接地面およびその他の入力端子、出力
端子を含む。
【００１２】また、「各接続導体に関するインダクタン
ス」とは、その接続導体の自己インダクタンスだけでな
く、その接続導体と他の接続導体との間の相互インダク
タンスも含む。
ス」とは、その接続導体の自己インダクタンスだけでな
く、その接続導体と他の接続導体との間の相互インダク
タンスも含む。
【００１３】本発明者は半導体素子の接地電極とパッケ
ージの接地面とを接続する接続導体のインダクタンスに
ついての解析を行った。詳しくは、モーメント法を用い
た電磁界シミュレーションによって個々の接続導体を流
れる電流分布と接続導体全体の接地インダクタンスにつ
いて解析した。その結果、従来例のように複数本の接続
導体が等間隔で配列された場合、中央部に配列された接
続導体に比して周辺部に配列された接続導体により多く
の電流が流れることが判った。この理由は、接続導体間
の相互インダクタンスの影響により、中央部に配列され
た各接続導体のインダクタンスが周辺部に配列された各
接続導体のインダクタンスに比して実効的に大きくなる
ためである。このため、従来例では、半導体素子の接地
電極とパッケージの接地面とを複数本の接続導体によっ
て接続しているにもかかわらず、接地インダクタンスを
有効に低減しているとは言えない。また、中央部に配列
された接続導体に比して周辺部に配列された接続導体に
より多くの電流が流れるため、接続導体における抵抗損
が大きくなる。
ージの接地面とを接続する接続導体のインダクタンスに
ついての解析を行った。詳しくは、モーメント法を用い
た電磁界シミュレーションによって個々の接続導体を流
れる電流分布と接続導体全体の接地インダクタンスにつ
いて解析した。その結果、従来例のように複数本の接続
導体が等間隔で配列された場合、中央部に配列された接
続導体に比して周辺部に配列された接続導体により多く
の電流が流れることが判った。この理由は、接続導体間
の相互インダクタンスの影響により、中央部に配列され
た各接続導体のインダクタンスが周辺部に配列された各
接続導体のインダクタンスに比して実効的に大きくなる
ためである。このため、従来例では、半導体素子の接地
電極とパッケージの接地面とを複数本の接続導体によっ
て接続しているにもかかわらず、接地インダクタンスを
有効に低減しているとは言えない。また、中央部に配列
された接続導体に比して周辺部に配列された接続導体に
より多くの電流が流れるため、接続導体における抵抗損
が大きくなる。
【００１４】これに対して、請求項１の半導体素子の実
装構造では、上記各接続導体に関するインダクタンスが
実質的に同じ値になるように、隣り合う接続導体間の間
隔が可変して設定されている。したがって、交流の信号
電流が半導体素子の電極とパッケージの電極との間に流
れる場合、複数の接続導体に電流が均等に流れる。した
がって、従来例（接続導体が等間隔で配列されたもの）
に比して、接続導体全体としてのインダクタンス、すな
わち半導体素子の電極とパッケージの電極との間のイン
ダクタンスが低減される。また、複数の接続導体に流れ
る電流が均等になるので、接続導体における抵抗損が小
さくなる。この結果、上記半導体素子が高周波信号を増
幅する場合の利得低下が有効に防止される。
装構造では、上記各接続導体に関するインダクタンスが
実質的に同じ値になるように、隣り合う接続導体間の間
隔が可変して設定されている。したがって、交流の信号
電流が半導体素子の電極とパッケージの電極との間に流
れる場合、複数の接続導体に電流が均等に流れる。した
がって、従来例（接続導体が等間隔で配列されたもの）
に比して、接続導体全体としてのインダクタンス、すな
わち半導体素子の電極とパッケージの電極との間のイン
ダクタンスが低減される。また、複数の接続導体に流れ
る電流が均等になるので、接続導体における抵抗損が小
さくなる。この結果、上記半導体素子が高周波信号を増
幅する場合の利得低下が有効に防止される。
【００１５】請求項２に記載の半導体素子の実装構造
は、請求項１に記載の半導体素子の実装構造において、
上記接続導体は４本以上互いに並行に配列され、列方向
中央部に配列された接続導体間の間隔が列方向周辺部に
配列された接続導体間の間隔よりも広くなっていること
を特徴とする。
は、請求項１に記載の半導体素子の実装構造において、
上記接続導体は４本以上互いに並行に配列され、列方向
中央部に配列された接続導体間の間隔が列方向周辺部に
配列された接続導体間の間隔よりも広くなっていること
を特徴とする。
【００１６】この請求項２の半導体素子の実装構造で
は、列方向中央部に配列された接続導体間の間隔が列方
向周辺部に配列された接続導体間の間隔よりも広くなっ
ているので、従来例（接続導体が等間隔で配列されたも
の）に比して、列方向中央部に配列された接続導体間の
相互インダクタンスの大きさが小さくなる。この結果、
接続導体の配列が占める範囲（列方向の長さ）を共通に
して比較した場合、従来例に比して、接続導体全体とし
てのインダクタンスが低減される。また、複数の接続導
体に流れる電流が従来例に比して均等になるので、接続
導体における抵抗損が小さくなる。
は、列方向中央部に配列された接続導体間の間隔が列方
向周辺部に配列された接続導体間の間隔よりも広くなっ
ているので、従来例（接続導体が等間隔で配列されたも
の）に比して、列方向中央部に配列された接続導体間の
相互インダクタンスの大きさが小さくなる。この結果、
接続導体の配列が占める範囲（列方向の長さ）を共通に
して比較した場合、従来例に比して、接続導体全体とし
てのインダクタンスが低減される。また、複数の接続導
体に流れる電流が従来例に比して均等になるので、接続
導体における抵抗損が小さくなる。
【００１７】請求項３に記載の半導体素子の実装構造
は、請求項１に記載の半導体素子の実装構造において、
上記接続導体は６本以上互いに並行に配列され、列方向
周辺部から列方向中央部へ移るにつれて、接続導体間の
間隔が徐々に広くなっていることを特徴とする。
は、請求項１に記載の半導体素子の実装構造において、
上記接続導体は６本以上互いに並行に配列され、列方向
周辺部から列方向中央部へ移るにつれて、接続導体間の
間隔が徐々に広くなっていることを特徴とする。
【００１８】この請求項３の半導体素子の実装構造で
は、列方向周辺部から列方向中央部へ移るにつれて、接
続導体間の間隔が徐々に広くなっているので、従来例
（接続導体が等間隔で配列されたもの）に比して、列方
向中央部に配列された接続導体間の相互インダクタンス
の大きさが小さくなるとともに、列方向に関して接続導
体のインダクタンスが均等になる。この結果、接続導体
の配列が占める範囲（列方向の長さ）を共通にして比較
した場合、従来例に比して、接続導体全体としてのイン
ダクタンスが低減される。また、複数の接続導体に流れ
る電流が従来例に比して均等になるので、接続導体にお
ける抵抗損が小さくなる。
は、列方向周辺部から列方向中央部へ移るにつれて、接
続導体間の間隔が徐々に広くなっているので、従来例
（接続導体が等間隔で配列されたもの）に比して、列方
向中央部に配列された接続導体間の相互インダクタンス
の大きさが小さくなるとともに、列方向に関して接続導
体のインダクタンスが均等になる。この結果、接続導体
の配列が占める範囲（列方向の長さ）を共通にして比較
した場合、従来例に比して、接続導体全体としてのイン
ダクタンスが低減される。また、複数の接続導体に流れ
る電流が従来例に比して均等になるので、接続導体にお
ける抵抗損が小さくなる。
【００１９】請求項４に記載の半導体素子の実装構造
は、請求項１、２または３に記載の半導体素子の実装構
造において、上記接続導体はボンディングワイヤからな
ることを特徴とする。
は、請求項１、２または３に記載の半導体素子の実装構
造において、上記接続導体はボンディングワイヤからな
ることを特徴とする。
【００２０】この請求項４の半導体素子の実装構造で
は、上記接続導体はボンディングワイヤからなるので、
断面積に比して長さが長いものである。したがって、接
続導体全体としてのインダクタンス低減の効果が顕著に
現れる。
は、上記接続導体はボンディングワイヤからなるので、
断面積に比して長さが長いものである。したがって、接
続導体全体としてのインダクタンス低減の効果が顕著に
現れる。
【００２１】
【発明の実施の形態】以下、この発明の半導体素子の実
装構造を図示の実施の形態により詳細に説明する。
装構造を図示の実施の形態により詳細に説明する。
【００２２】図１は一実施形態の半導体素子の実装構造
を示している。実装された半導体素子は、携帯電話など
で高周波信号を増幅するために用いられる増幅素子であ
って、半導体基板表面に比較的小さなトランジスタを複
数個形成し、それらを並列に接続して構成されたもので
ある。この実装構造では、増幅素子（半導体基板）１０
がパッケージの接地面１１上に搭載され、各トランジス
タに共通の入力電極１２および一対の出力電極１３，１
３がそれぞれ入力端子１５、一対の出力端子１６，１６
にボンディングワイヤ１７，１８，１８によって電気的
に接続されている。また、各トランジスタに共通の接地
されるべき電極（これを「接地電極」と称する。）１４
がパッケージの接地面１１に、７本の互いに並行に配列
された接続導体としてのボンディングワイヤ１２Ａ，１
２Ｂ，…，１２Ｇによって電気的に接続されている。こ
の例では、列方向中央部に配列されたボンディングワイ
ヤ１２Ｃ，１２Ｄ間、１２Ｄ，１２Ｅ間の間隔（これら
間隔は互いに等しい）が、列方向周辺部に配列されたボ
ンディングワイヤ１２Ａ，１２Ｂ間、１２Ｂ，１２Ｃ
間、１２Ｅ，１２Ｆ間、１２Ｆ，１２Ｇ間の間隔（これ
らの間隔は互いに等しい）よりも広く設定されている。
この理由は、各ボンディングワイヤ１２Ａ，１２Ｂ，
…，１２Ｇのインダクタンス（そのボンディングワイヤ
の自己インダクタンスだけでなく、そのボンディングワ
イヤと他のボンディングワイヤとの間の相互インダクタ
ンスも含む。）をできるだけ同じ値にするためである。
を示している。実装された半導体素子は、携帯電話など
で高周波信号を増幅するために用いられる増幅素子であ
って、半導体基板表面に比較的小さなトランジスタを複
数個形成し、それらを並列に接続して構成されたもので
ある。この実装構造では、増幅素子（半導体基板）１０
がパッケージの接地面１１上に搭載され、各トランジス
タに共通の入力電極１２および一対の出力電極１３，１
３がそれぞれ入力端子１５、一対の出力端子１６，１６
にボンディングワイヤ１７，１８，１８によって電気的
に接続されている。また、各トランジスタに共通の接地
されるべき電極（これを「接地電極」と称する。）１４
がパッケージの接地面１１に、７本の互いに並行に配列
された接続導体としてのボンディングワイヤ１２Ａ，１
２Ｂ，…，１２Ｇによって電気的に接続されている。こ
の例では、列方向中央部に配列されたボンディングワイ
ヤ１２Ｃ，１２Ｄ間、１２Ｄ，１２Ｅ間の間隔（これら
間隔は互いに等しい）が、列方向周辺部に配列されたボ
ンディングワイヤ１２Ａ，１２Ｂ間、１２Ｂ，１２Ｃ
間、１２Ｅ，１２Ｆ間、１２Ｆ，１２Ｇ間の間隔（これ
らの間隔は互いに等しい）よりも広く設定されている。
この理由は、各ボンディングワイヤ１２Ａ，１２Ｂ，
…，１２Ｇのインダクタンス（そのボンディングワイヤ
の自己インダクタンスだけでなく、そのボンディングワ
イヤと他のボンディングワイヤとの間の相互インダクタ
ンスも含む。）をできるだけ同じ値にするためである。
【００２３】この実装構造でのボンディングワイヤ１２
Ａ，１２Ｂ，…，１２Ｇによる増幅素子１０の接地電極
１４とパッケージの接地面１１との間の接地インダクタ
ンスを評価するために、図３（ａ），（ｂ）に示す試料
を用いることとする（図３（ａ）は試料を上方から見た
ところ、図３（ｂ）は図３（ａ）におけるＢ−Ｂ′線矢
視断面を示している。）。
Ａ，１２Ｂ，…，１２Ｇによる増幅素子１０の接地電極
１４とパッケージの接地面１１との間の接地インダクタ
ンスを評価するために、図３（ａ），（ｂ）に示す試料
を用いることとする（図３（ａ）は試料を上方から見た
ところ、図３（ｂ）は図３（ａ）におけるＢ−Ｂ′線矢
視断面を示している。）。
【００２４】すなわち、図３（ａ），（ｂ）に示すよう
に、上記接地インダクタンスを評価するために、増幅素
子１０に代えて、半絶縁性ＧａＡｓ基板２０Ｂの表面に
チタン・金をこの順に蒸着して電極（膜厚０．１μｍ）
２０Ａを形成してなるダミー素子（面方向寸法０．９０
ｍｍ×０．４４ｍｍ）２０を用いる。そして、このダミ
ー素子２０をセラミック製パッケージの接地面２１上に
基板２０Ｂ側を下にして接着し、電極２０Ａとパッケー
ジの接地面２１の間を、７本の互いに並行に配列された
ボンディングワイヤ２２Ａ，２２Ｂ，…，２２Ｇによっ
て電気的に接続する。ここで、７本のボンディングワイ
ヤ２２Ａ，２２Ｂ，…，２２Ｇの長さ（ワイヤ長）はい
ずれも０．８ｍｍに設定されている。また、列方向（図
３（ａ）における左右方向）中央部に配列されたボンデ
ィングワイヤ２２Ｃ，２２Ｄ間、２２Ｄ，２２Ｅ間の間
隔はｄ20＝０．２６ｍｍに設定され、列方向周辺部に配
列されたボンディングワイヤ２２Ａ，２２Ｂ間、２２
Ｂ，２２Ｃ間、２２Ｅ，２２Ｆ間、２２Ｆ，２２Ｇ間の
間隔はｄ21＝０．０５ｍｍに設定されている。すなわ
ち、ｄ20＞ｄ21に設定されている。また、入力端子２
５、出力端子２６は、それぞれパッケージの接地面２１
の左右近傍に離間して配置され、それぞれボンディング
ワイヤ２７、２８によって電極２０Ａの最寄りの左端
部、右端部に接続されている。
に、上記接地インダクタンスを評価するために、増幅素
子１０に代えて、半絶縁性ＧａＡｓ基板２０Ｂの表面に
チタン・金をこの順に蒸着して電極（膜厚０．１μｍ）
２０Ａを形成してなるダミー素子（面方向寸法０．９０
ｍｍ×０．４４ｍｍ）２０を用いる。そして、このダミ
ー素子２０をセラミック製パッケージの接地面２１上に
基板２０Ｂ側を下にして接着し、電極２０Ａとパッケー
ジの接地面２１の間を、７本の互いに並行に配列された
ボンディングワイヤ２２Ａ，２２Ｂ，…，２２Ｇによっ
て電気的に接続する。ここで、７本のボンディングワイ
ヤ２２Ａ，２２Ｂ，…，２２Ｇの長さ（ワイヤ長）はい
ずれも０．８ｍｍに設定されている。また、列方向（図
３（ａ）における左右方向）中央部に配列されたボンデ
ィングワイヤ２２Ｃ，２２Ｄ間、２２Ｄ，２２Ｅ間の間
隔はｄ20＝０．２６ｍｍに設定され、列方向周辺部に配
列されたボンディングワイヤ２２Ａ，２２Ｂ間、２２
Ｂ，２２Ｃ間、２２Ｅ，２２Ｆ間、２２Ｆ，２２Ｇ間の
間隔はｄ21＝０．０５ｍｍに設定されている。すなわ
ち、ｄ20＞ｄ21に設定されている。また、入力端子２
５、出力端子２６は、それぞれパッケージの接地面２１
の左右近傍に離間して配置され、それぞれボンディング
ワイヤ２７、２８によって電極２０Ａの最寄りの左端
部、右端部に接続されている。
【００２５】実際に、この試料の高周波信号伝達特性
を、ベクトルネットワークアナライザを用いて周波数ν
＝１００ＭＨｚ〜３ＧＨｚの範囲で測定して、入力端子
２５から出力端子２６への順方向複素伝達係数Ｓ21の絶
対値を求めた。そして、図２に示す入力端子１，２と出
力端子３、４との間にインダクタンス２２のみが存在す
る等価回路を用いて、ボンディングワイヤ２２Ａ，２２
Ｂ，…，２２Ｇ全体のインダクタンス、すなわち電極２
０Ａとパッケージの接地面２１との間の接地インダクタ
ンスを求めた。図５中に示すように、この図３の試料の
接地インダクタンス値は１１９ｐＨと算出された。
を、ベクトルネットワークアナライザを用いて周波数ν
＝１００ＭＨｚ〜３ＧＨｚの範囲で測定して、入力端子
２５から出力端子２６への順方向複素伝達係数Ｓ21の絶
対値を求めた。そして、図２に示す入力端子１，２と出
力端子３、４との間にインダクタンス２２のみが存在す
る等価回路を用いて、ボンディングワイヤ２２Ａ，２２
Ｂ，…，２２Ｇ全体のインダクタンス、すなわち電極２
０Ａとパッケージの接地面２１との間の接地インダクタ
ンスを求めた。図５中に示すように、この図３の試料の
接地インダクタンス値は１１９ｐＨと算出された。
【００２６】なお、入力用ボンディングワイヤ２７、出
力用ボンディングワイヤ２８のインダクタンスと抵抗
は、順方向複素伝達係数Ｓ21の絶対値に殆ど影響を与え
ない。また、ボンディングワイヤ２２Ａ，２２Ｂ，…，
２２Ｇの抵抗も順方向複素伝達係数Ｓ21の絶対値に殆ど
影響を与えない。このため、図２の等価回路ではそれら
が省略されている。
力用ボンディングワイヤ２８のインダクタンスと抵抗
は、順方向複素伝達係数Ｓ21の絶対値に殆ど影響を与え
ない。また、ボンディングワイヤ２２Ａ，２２Ｂ，…，
２２Ｇの抵抗も順方向複素伝達係数Ｓ21の絶対値に殆ど
影響を与えない。このため、図２の等価回路ではそれら
が省略されている。
【００２７】次に、求めた接地インダクタンスを用い
て、増幅素子１０の高周波における利得を評価する。す
なわち、増幅素子１０を構成する各トランジスタの共通
のエミッタ電極とパッケージの接地面との間に、求めた
接地インダクタンスを付加してシミュレーションを行
い、増幅素子１０全体の利得を導出する。そのようにし
た場合、増幅素子本来の利得ばらつきの影響を受けるこ
となく、接地インダクタンスが利得に与える影響を評価
できるからである。
て、増幅素子１０の高周波における利得を評価する。す
なわち、増幅素子１０を構成する各トランジスタの共通
のエミッタ電極とパッケージの接地面との間に、求めた
接地インダクタンスを付加してシミュレーションを行
い、増幅素子１０全体の利得を導出する。そのようにし
た場合、増幅素子本来の利得ばらつきの影響を受けるこ
となく、接地インダクタンスが利得に与える影響を評価
できるからである。
【００２８】ここでは、増幅素子１０として、エミッタ
サイズが６．４μｍ×２０μｍのＨＢＴ（ヘテロ接合バ
イポーラトランジスタ）が９６個並列に接続され一段を
構成しているものを設定した。その増幅素子１０につい
て、バイポーラ・トランジスタのモデルとしては一般的
なガンメル・プーン（Ｇｕｍｍｅｌ−Ｐｏｏｎ）モデル
によりモデル化された等価回路によって高周波信号を増
幅する場合のシミュレーションを行った。増幅素子１０
を構成する各トランジスタの共通のエミッタ電極とパッ
ケージの接地面との間に付加する接地インダクタンス値
は、上述のシミュレーションで求めた１１９ｐＨとし
た。バイアス条件として、コレクタ・エミッタ間電圧を
３．４Ｖ、アイドル電流を１．１Ａとした。この条件の
下で、動作周波数ν＝２ＧＨｚにおける最大有能電力利
得ＭＡＧ（マキシマム・アベイラブル・パワー・ゲイ
ン）を求めたところ、図５中に示すように、１７．４ｄ
Ｂと算出された。
サイズが６．４μｍ×２０μｍのＨＢＴ（ヘテロ接合バ
イポーラトランジスタ）が９６個並列に接続され一段を
構成しているものを設定した。その増幅素子１０につい
て、バイポーラ・トランジスタのモデルとしては一般的
なガンメル・プーン（Ｇｕｍｍｅｌ−Ｐｏｏｎ）モデル
によりモデル化された等価回路によって高周波信号を増
幅する場合のシミュレーションを行った。増幅素子１０
を構成する各トランジスタの共通のエミッタ電極とパッ
ケージの接地面との間に付加する接地インダクタンス値
は、上述のシミュレーションで求めた１１９ｐＨとし
た。バイアス条件として、コレクタ・エミッタ間電圧を
３．４Ｖ、アイドル電流を１．１Ａとした。この条件の
下で、動作周波数ν＝２ＧＨｚにおける最大有能電力利
得ＭＡＧ（マキシマム・アベイラブル・パワー・ゲイ
ン）を求めたところ、図５中に示すように、１７．４ｄ
Ｂと算出された。
【００２９】図４（ａ）は図３記載の試料（本発明の実
施例）と比較するために設定した試料（従来例）を上方
から見たところ、図４（ｂ）は図４（ａ）におけるＢ−
Ｂ′線矢視断面を示している。この図４記載の試料は、
図３記載の試料のものと同じダミー素子２０を同じパッ
ケージの接地面２１上に基板２０Ｂ側を下にして接着
し、電極２０Ａとパッケージの接地面２１の間を、互い
に並行に配列されたボンディングワイヤ２３Ａ，２３
Ｂ，…，２３Ｇによって電気的に接続したものであり、
図３記載の試料に対して、７本のボンディングワイヤ２
３Ａ，２３Ｂ，…，２３Ｇが等間隔ｄ22＝０．１２ｍｍ
に配列されている点のみが異なっている。
施例）と比較するために設定した試料（従来例）を上方
から見たところ、図４（ｂ）は図４（ａ）におけるＢ−
Ｂ′線矢視断面を示している。この図４記載の試料は、
図３記載の試料のものと同じダミー素子２０を同じパッ
ケージの接地面２１上に基板２０Ｂ側を下にして接着
し、電極２０Ａとパッケージの接地面２１の間を、互い
に並行に配列されたボンディングワイヤ２３Ａ，２３
Ｂ，…，２３Ｇによって電気的に接続したものであり、
図３記載の試料に対して、７本のボンディングワイヤ２
３Ａ，２３Ｂ，…，２３Ｇが等間隔ｄ22＝０．１２ｍｍ
に配列されている点のみが異なっている。
【００３０】図３記載の試料の場合と同様な測定によっ
て求めたところ、この図４記載の試料の接地インダクタ
ンスは、図５中に示すように１３３ｐＨであった。ま
た、この図４記載の試料の動作周波数ν＝２ＧＨｚにお
ける最大有能電力利得ＭＡＧは１６．９ｄＢであった。
て求めたところ、この図４記載の試料の接地インダクタ
ンスは、図５中に示すように１３３ｐＨであった。ま
た、この図４記載の試料の動作周波数ν＝２ＧＨｚにお
ける最大有能電力利得ＭＡＧは１６．９ｄＢであった。
【００３１】両者を比較すると、図３記載の試料（本発
明の実施例）は、図４記載の試料（従来例）に比べて、
接地インダクタンスがｌ０％ほど低下している。これに
伴なって、動作周波数ν＝２ＧＨｚにおける最大有能電
力利得ＭＡＧが０．５ｄＢほど向上している。この結
果、本発明により、増幅素子が高周波信号を増幅する場
合の利得低下を有効に防止できることが分かる。
明の実施例）は、図４記載の試料（従来例）に比べて、
接地インダクタンスがｌ０％ほど低下している。これに
伴なって、動作周波数ν＝２ＧＨｚにおける最大有能電
力利得ＭＡＧが０．５ｄＢほど向上している。この結
果、本発明により、増幅素子が高周波信号を増幅する場
合の利得低下を有効に防止できることが分かる。
【００３２】この理由は次のように説明される。つま
り、図３記載の試料（本発明の実施例）では、列方向中
央部に配列されたボンディングワイヤ２２Ｃ，２２Ｄ
間、２２Ｄ，２２Ｅ間の間隔ｄ20が列方向周辺部に配列
された列方向周辺部に配列されたボンディングワイヤ２
２Ａ，２２Ｂ間、２２Ｂ，２２Ｃ間、２２Ｅ，２２Ｆ
間、２２Ｆ，２２Ｇ間の間隔ｄ21よりも広くなっている
ので、図４記載の試料（接続導体が等間隔で配列された
もの）に比して、列方向中央部に配列されたボンディン
グワイヤ２２Ｃ，２２Ｄ間、２２Ｄ，２２Ｅ間の相互イ
ンダクタンスの大きさが小さくなる。この結果、ボンデ
ィングワイヤの配列が占める範囲（列方向の長さ）を共
通にして比較した場合、図４記載の試料（従来例）に比
して、ボンディングワイヤ全体としてのインダクタンス
が低減される。また、７本のボンディングワイヤ２３
Ａ，２３Ｂ，…，２３Ｇに流れる電流が、図４記載の試
料（比較例）に比して均等になって、ボンディングワイ
ヤにおける抵抗損が減少する。この結果、本発明によ
り、増幅素子が高周波信号を増幅する場合の利得低下を
有効に防止できるのである。
り、図３記載の試料（本発明の実施例）では、列方向中
央部に配列されたボンディングワイヤ２２Ｃ，２２Ｄ
間、２２Ｄ，２２Ｅ間の間隔ｄ20が列方向周辺部に配列
された列方向周辺部に配列されたボンディングワイヤ２
２Ａ，２２Ｂ間、２２Ｂ，２２Ｃ間、２２Ｅ，２２Ｆ
間、２２Ｆ，２２Ｇ間の間隔ｄ21よりも広くなっている
ので、図４記載の試料（接続導体が等間隔で配列された
もの）に比して、列方向中央部に配列されたボンディン
グワイヤ２２Ｃ，２２Ｄ間、２２Ｄ，２２Ｅ間の相互イ
ンダクタンスの大きさが小さくなる。この結果、ボンデ
ィングワイヤの配列が占める範囲（列方向の長さ）を共
通にして比較した場合、図４記載の試料（従来例）に比
して、ボンディングワイヤ全体としてのインダクタンス
が低減される。また、７本のボンディングワイヤ２３
Ａ，２３Ｂ，…，２３Ｇに流れる電流が、図４記載の試
料（比較例）に比して均等になって、ボンディングワイ
ヤにおける抵抗損が減少する。この結果、本発明によ
り、増幅素子が高周波信号を増幅する場合の利得低下を
有効に防止できるのである。
【００３３】図６に示すように、本発明の考え方にした
がって、ボンディングワイヤ２２Ａ，２２Ｂ，…，２２
Ｇの配列の列方向周辺部から列方向中央部へ移るにつれ
て、ボンディングワイヤ間の間隔が徐々に広くなる構成
としても良い。この例では、列方向周辺部に配列された
ボンディングワイヤ２２Ａ，２２Ｂ間、２２Ｆ，２２Ｇ
間の間隔ｄ32と、その内側に配列されたボンディングワ
イヤ２２Ｂ，２２Ｃ間、２２Ｅ，２２Ｆ間の間隔ｄ
31と、列方向中央部に配列されたボンディングワイヤ２
２Ｃ，２２Ｄ間、２２Ｄ，２２Ｅ間の間隔ｄ30とは、ｄ
32＜ｄ31＜ｄ30なる関係を満たすように設定されてい
る。
がって、ボンディングワイヤ２２Ａ，２２Ｂ，…，２２
Ｇの配列の列方向周辺部から列方向中央部へ移るにつれ
て、ボンディングワイヤ間の間隔が徐々に広くなる構成
としても良い。この例では、列方向周辺部に配列された
ボンディングワイヤ２２Ａ，２２Ｂ間、２２Ｆ，２２Ｇ
間の間隔ｄ32と、その内側に配列されたボンディングワ
イヤ２２Ｂ，２２Ｃ間、２２Ｅ，２２Ｆ間の間隔ｄ
31と、列方向中央部に配列されたボンディングワイヤ２
２Ｃ，２２Ｄ間、２２Ｄ，２２Ｅ間の間隔ｄ30とは、ｄ
32＜ｄ31＜ｄ30なる関係を満たすように設定されてい
る。
【００３４】この構成によれば、図３記載の試料に比し
て、列方向に関して複数のボンディングワイヤのインダ
クタンスがさらに均等になる。この結果、ボンディング
ワイヤ全体としてのインダクタンスがさらに低減され
る。したがって、増幅素子が高周波信号を増幅する場合
の利得低下を有効に防止できる。このことは電磁界シミ
ュレーションにより確認できた。
て、列方向に関して複数のボンディングワイヤのインダ
クタンスがさらに均等になる。この結果、ボンディング
ワイヤ全体としてのインダクタンスがさらに低減され
る。したがって、増幅素子が高周波信号を増幅する場合
の利得低下を有効に防止できる。このことは電磁界シミ
ュレーションにより確認できた。
【００３５】電磁界シミュレーションによる考察では、
本発明は、ボンディングワイヤの長さが約０．４ｍｍ以
上になる場合や、接続導体が等間隔に配列されたときボ
ンディングワイヤ間の間隔が２００μｍ以下になる場合
に、適用の効果が大きくなる。したがって、接続導体の
長さおよび間隔が上記のように設定される限り、ボンデ
ィングワイヤの代わりにリボンワイヤを用いた場合であ
っても、同様の効果を奏することができる。また、本発
明によりボンディングワイヤの抵抗損が減少するので、
増幅素子が出力電流の大きい高出力である場合に、適用
の効果が大きくなる。
本発明は、ボンディングワイヤの長さが約０．４ｍｍ以
上になる場合や、接続導体が等間隔に配列されたときボ
ンディングワイヤ間の間隔が２００μｍ以下になる場合
に、適用の効果が大きくなる。したがって、接続導体の
長さおよび間隔が上記のように設定される限り、ボンデ
ィングワイヤの代わりにリボンワイヤを用いた場合であ
っても、同様の効果を奏することができる。また、本発
明によりボンディングワイヤの抵抗損が減少するので、
増幅素子が出力電流の大きい高出力である場合に、適用
の効果が大きくなる。
【００３６】なお、図３、図６の例では、増幅素子の接
地電極とパッケージの接地面とを接続する複数のボンデ
ィングワイヤの間隔を可変して設定したが、これに限ら
れるものではない。パッケージの入力端子と増幅素子の
入力電極との間や、パッケージの出力端子と増幅素子の
出力電極との間をそれぞれ複数の接続導体（ボンディン
グワイヤ等）で接続し、各接続導体に関するインダクタ
ンスが実質的に同じ値になるように、隣り合う接続導体
間の間隔を可変して設定しても良い。
地電極とパッケージの接地面とを接続する複数のボンデ
ィングワイヤの間隔を可変して設定したが、これに限ら
れるものではない。パッケージの入力端子と増幅素子の
入力電極との間や、パッケージの出力端子と増幅素子の
出力電極との間をそれぞれ複数の接続導体（ボンディン
グワイヤ等）で接続し、各接続導体に関するインダクタ
ンスが実質的に同じ値になるように、隣り合う接続導体
間の間隔を可変して設定しても良い。
【００３７】図７および図８は、フリップチップ実装の
ように接続導体がバンプである場合の実施形態を示して
いる。図７に示す実装構造では、増幅素子の接地電極パ
ッド６２とパッケージの接地電極６０とが、互いに並行
に一次元配列された７本のバンプ６１Ａ，６１Ｂ，…，
６１Ｇで接続されている。列方向中央部に配列されたバ
ンプ６１Ｃ，６１Ｄ間、６１Ｄ，６１Ｅ間の間隔ｄ
40が、列方向周辺部に配列されたバンプ６１Ａ，６１Ｂ
間、６１Ｂ，６１Ｃ間、６１Ｅ，６１Ｆ間、６１Ｆ，６
１Ｇ間の間隔ｄ41よりも広く設定されている。図８に示
す実施構造では、増幅素子の接地電極パッド７２とパッ
ケージの接地電極７０とが、互いに並行に二次元配列さ
れた１３本のバンプ７１Ａ，７１Ｂ，…，７１Ｍで接続
されている。これらのうちパッド中央部に配置されたバ
ンプ７１Ａと残りのバンプ７１Ｂ，…，７１Ｍとの間隔
ｄ50，ｄ51が、パッド周辺部に配列されたバンプ７１
Ｂ，…，７１Ｍの互いに隣り合う間隔ｄ52よりも広く設
定されている。これらの場合も、バンプが等間隔に配列
されている場合に比して、接地インダクタンスを低減で
き、増幅素子が高周波信号を増幅する場合の利得低下を
防止できる。ただし、一般的に言って、ボンディングワ
イヤの長さの方がバンプの長さよりも長いので、本発明
を適用した場合の利得改善効果は、バンプを用いた実装
構造よりもボンディングワイヤを用いた実装構造に適用
した場合の方が大きい。
ように接続導体がバンプである場合の実施形態を示して
いる。図７に示す実装構造では、増幅素子の接地電極パ
ッド６２とパッケージの接地電極６０とが、互いに並行
に一次元配列された７本のバンプ６１Ａ，６１Ｂ，…，
６１Ｇで接続されている。列方向中央部に配列されたバ
ンプ６１Ｃ，６１Ｄ間、６１Ｄ，６１Ｅ間の間隔ｄ
40が、列方向周辺部に配列されたバンプ６１Ａ，６１Ｂ
間、６１Ｂ，６１Ｃ間、６１Ｅ，６１Ｆ間、６１Ｆ，６
１Ｇ間の間隔ｄ41よりも広く設定されている。図８に示
す実施構造では、増幅素子の接地電極パッド７２とパッ
ケージの接地電極７０とが、互いに並行に二次元配列さ
れた１３本のバンプ７１Ａ，７１Ｂ，…，７１Ｍで接続
されている。これらのうちパッド中央部に配置されたバ
ンプ７１Ａと残りのバンプ７１Ｂ，…，７１Ｍとの間隔
ｄ50，ｄ51が、パッド周辺部に配列されたバンプ７１
Ｂ，…，７１Ｍの互いに隣り合う間隔ｄ52よりも広く設
定されている。これらの場合も、バンプが等間隔に配列
されている場合に比して、接地インダクタンスを低減で
き、増幅素子が高周波信号を増幅する場合の利得低下を
防止できる。ただし、一般的に言って、ボンディングワ
イヤの長さの方がバンプの長さよりも長いので、本発明
を適用した場合の利得改善効果は、バンプを用いた実装
構造よりもボンディングワイヤを用いた実装構造に適用
した場合の方が大きい。
【００３８】
【発明の効果】以上より明らかなように、請求項１の半
導体素子の実装構造では、上記各接続導体に関するイン
ダクタンスが実質的に同じ値になるように、隣り合う接
続導体間の間隔が可変して設定されているので、接続導
体全体としてのインダクタンス、すなわち半導体素子の
電極とパッケージの電極との間のインダクタンスを低減
できるとともに、接続導体における抵抗損を小さくでき
る。この結果、上記半導体素子が高周波信号を増幅する
場合の利得低下を有効に防止できる。
導体素子の実装構造では、上記各接続導体に関するイン
ダクタンスが実質的に同じ値になるように、隣り合う接
続導体間の間隔が可変して設定されているので、接続導
体全体としてのインダクタンス、すなわち半導体素子の
電極とパッケージの電極との間のインダクタンスを低減
できるとともに、接続導体における抵抗損を小さくでき
る。この結果、上記半導体素子が高周波信号を増幅する
場合の利得低下を有効に防止できる。
【００３９】請求項２の半導体素子の実装構造では、列
方向中央部に配列された接続導体間の間隔が列方向周辺
部に配列された接続導体間の間隔よりも広くなっている
ので、従来例（接続導体が等間隔で配列されたもの）に
比して、列方向中央部に配列された接続導体間の相互イ
ンダクタンスの大きさが小さくなる。この結果、接続導
体全体としてのインダクタンスを低減できるとともに、
接続導体における抵抗損を小さくできる。
方向中央部に配列された接続導体間の間隔が列方向周辺
部に配列された接続導体間の間隔よりも広くなっている
ので、従来例（接続導体が等間隔で配列されたもの）に
比して、列方向中央部に配列された接続導体間の相互イ
ンダクタンスの大きさが小さくなる。この結果、接続導
体全体としてのインダクタンスを低減できるとともに、
接続導体における抵抗損を小さくできる。
【００４０】請求項３の半導体素子の実装構造では、列
方向周辺部から列方向中央部へ移るにつれて、接続導体
間の間隔が徐々に広くなっているので、従来例（接続導
体が等間隔で配列されたもの）に比して、列方向中央部
に配列された接続導体間の相互インダクタンスの大きさ
が小さくなるとともに、列方向に関して接続導体のイン
ダクタンスが均等になる。この結果、接続導体全体とし
てのインダクタンスを低減できるとともに、接続導体に
おける抵抗損を小さくできる。
方向周辺部から列方向中央部へ移るにつれて、接続導体
間の間隔が徐々に広くなっているので、従来例（接続導
体が等間隔で配列されたもの）に比して、列方向中央部
に配列された接続導体間の相互インダクタンスの大きさ
が小さくなるとともに、列方向に関して接続導体のイン
ダクタンスが均等になる。この結果、接続導体全体とし
てのインダクタンスを低減できるとともに、接続導体に
おける抵抗損を小さくできる。
【００４１】請求項４の半導体素子の実装構造では、上
記接続導体はボンディングワイヤからなるので、接続導
体全体としてのインダクタンス低減の効果が顕著に現れ
る。
記接続導体はボンディングワイヤからなるので、接続導
体全体としてのインダクタンス低減の効果が顕著に現れ
る。
【図１】 この発明の一実施形態の半導体素子の実装構
造を示す図である。
造を示す図である。
【図２】 接地インダクタンスの等価回路を示す図であ
る。
る。
【図３】 本発明の実装構造における増幅素子の高周波
動作をシミュレーションするために設定したモデルを示
す図である。
動作をシミュレーションするために設定したモデルを示
す図である。
【図４】 比較のために設定した従来例の実装構造のモ
デルを示す図である。
デルを示す図である。
【図５】 本発明の実装構造と従来例の実装構造とにつ
いて増幅素子の高周波動作のシミュレーション結果を対
比して示す図である。
いて増幅素子の高周波動作のシミュレーション結果を対
比して示す図である。
【図６】 図３のモデルの本発明に従う変形例を示す図
である。
である。
【図７】 一次元配列されたバンプを用いた実装構造に
本発明を適用した実施形態を示す図である。
本発明を適用した実施形態を示す図である。
【図８】 一次元配列されたバンプを用いた実装構造に
本発明を適用した実施形態を示す図である。
本発明を適用した実施形態を示す図である。
【図９】 従来の半導体素子の実装構造を示す図であ
る。
る。
１０ 増幅素子 １１，２１ パッケージの接地面 １２Ａ，１２Ｂ，…，１２Ｇ，１７，１８，２２Ａ，２
２Ｂ，…，２２Ｇ，２７，２８ ボンディングワイヤ １４ 接地電極 ２０ ダミー素子 ２０Ａ 電極 ２０Ｂ 半絶縁性ＧａＡｓ基板 ６１Ａ，６１Ｂ，…，６１Ｇ，７１Ａ，７１Ｂ，…，７
１Ｍ バンプ
２Ｂ，…，２２Ｇ，２７，２８ ボンディングワイヤ １４ 接地電極 ２０ ダミー素子 ２０Ａ 電極 ２０Ｂ 半絶縁性ＧａＡｓ基板 ６１Ａ，６１Ｂ，…，６１Ｇ，７１Ａ，７１Ｂ，…，７
１Ｍ バンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川村 博史 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F044 AA05 AA07 AA18 AA19 AA20 QQ04
Claims (4)
- 【請求項１】 半導体素子に形成された電極がパッケー
ジの電極に複数本の接続導体によって電気的に接続され
ている半導体素子の実装構造において、 上記各接続導体に関するインダクタンスが実質的に同じ
値になるように、隣り合う接続導体間の間隔が可変して
設定されていることを特徴とする半導体素子の実装構
造。 - 【請求項２】 請求項１に記載の半導体素子の実装構造
において、 上記接続導体は４本以上互いに並行に配列され、列方向
中央部に配列された接続導体間の間隔が列方向周辺部に
配列された接続導体間の間隔よりも広くなっていること
を特徴とする半導体素子の実装構造。 - 【請求項３】 請求項１に記載の半導体素子の実装構造
において、 上記接続導体は６本以上互いに並行に配列され、列方向
周辺部から列方向中央部へ移るにつれて、接続導体間の
間隔が徐々に広くなっていることを特徴とする半導体素
子の実装構造。 - 【請求項４】 請求項１、２または３に記載の半導体素
子の実装構造において、 上記接続導体はボンディングワイヤからなることを特徴
とする半導体素子の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17387499A JP3482356B2 (ja) | 1999-06-21 | 1999-06-21 | 半導体素子の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17387499A JP3482356B2 (ja) | 1999-06-21 | 1999-06-21 | 半導体素子の実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001007139A true JP2001007139A (ja) | 2001-01-12 |
| JP3482356B2 JP3482356B2 (ja) | 2003-12-22 |
Family
ID=15968741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17387499A Expired - Fee Related JP3482356B2 (ja) | 1999-06-21 | 1999-06-21 | 半導体素子の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3482356B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011004218A (ja) * | 2009-06-19 | 2011-01-06 | Mitsubishi Electric Corp | マイクロ波電力増幅器 |
| JP2013017075A (ja) * | 2011-07-05 | 2013-01-24 | Mitsubishi Electric Corp | 高周波電力増幅器 |
-
1999
- 1999-06-21 JP JP17387499A patent/JP3482356B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011004218A (ja) * | 2009-06-19 | 2011-01-06 | Mitsubishi Electric Corp | マイクロ波電力増幅器 |
| JP2013017075A (ja) * | 2011-07-05 | 2013-01-24 | Mitsubishi Electric Corp | 高周波電力増幅器 |
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| Publication number | Publication date |
|---|---|
| JP3482356B2 (ja) | 2003-12-22 |
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